KR100453176B1 - 액정표시장치의제조방법 - Google Patents

액정표시장치의제조방법 Download PDF

Info

Publication number
KR100453176B1
KR100453176B1 KR10-1998-0022163A KR19980022163A KR100453176B1 KR 100453176 B1 KR100453176 B1 KR 100453176B1 KR 19980022163 A KR19980022163 A KR 19980022163A KR 100453176 B1 KR100453176 B1 KR 100453176B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
drain electrode
electrode
film
Prior art date
Application number
KR10-1998-0022163A
Other languages
English (en)
Other versions
KR20000001758A (ko
Inventor
황광조
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR10-1998-0022163A priority Critical patent/KR100453176B1/ko
Priority to US09/215,002 priority patent/US6156583A/en
Publication of KR20000001758A publication Critical patent/KR20000001758A/ko
Application granted granted Critical
Publication of KR100453176B1 publication Critical patent/KR100453176B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nonlinear Science (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 TFT가 구성된 액정표시장치의 기판을 4마스크공정으로 구성하는 방법에 관한 것으로써, 제3마스크공정에서 보호막 및 반도체층과 게이트절연막이 적층된 구조물을 동시에 식각할 때 반도체층이 언더컷되지 않는 식각방법을 제공하는데 목적이 있다.
본 발명은 제3마스크공정에서 무기물질이나 유기물질로 된 보호막(155), 어몰퍼스 실리콘으로 된 반도체층(80a), 무기물질이나 유기물질로 된 게이트절연막(55)의 적층 구조물을 동시에 순차식각할 때 CF4/He 가스를 이용하고, 상기 각 가스의 유량비율은 4:1 정도가 되도록 한다.

Description

액정표시장치의 제조방법
본 발명은 퍼스널컴퓨터, AV(audio visual), 모빌컴퓨터(mobile computer) 등의 휴대형 정보통신기기, 게임기나 시뮬레이션기기 등에 이용되는 액정표시장치에 관련된 것으로써, 특히, 4마스크 공정으로 액정표시장치의 일방의 기판을 구성하는 제조방법에 있어서, 그 기판에 형성되는 TFT의 반도체층의 언더컷을 방지하는 제조방법에 관련된 것이다.
일반적으로 액정표시장치의 일방의 기판에는 도 1과 같이 게이트버스라인(70) 및 데이터버스라인(60)이 매트릭스 상으로 형성되고, 상기 게이트버스라인(70)과 데이터버스라인(60)의 전기적 신호에 의하여 구동되는 스위칭소자 즉, TFT(40)가 상기 게이트버스라인(70)과 상기 데이터버스라인(60)의 교차영역 부분에 형성되고, 상기 TFT(40)의 출력단자(드레인전극:60b)와 접촉되는 화소전극(190a)이 형성된다.
상기 게이트버스라인(70)에서 분기하는 게이트전극(70a)과, 상기 데이터버스라인(60)에서 분기하는 소스전극(60a)은 반도체층(80)을 개재하여 일부가 서로 중첩되고, 상기 소스전극(60a)과 같은 층에서 상기 소스전극(60a)과 일정한 간격을 두고 대향 배치됨과 아울러 상기 반도체층(80)을 개재하여 상기 게이트전극(70a)과 서로 일부가 중첩되는 드레인전극(60b)이 형성된다.
상기와 같이 게이트전극(70a), 반도체층(80), 소스전극(60a) 및 드레인전극(60b)이 형성됨으로써, 상기 게이트버스라인(70)과 상기 데이터버스라인(60)의 전기적 신호에 의하여 구동되는 TFT(40)가 완성되고, 그 TFT(40)의 출력단자(드레인전극)는 콘택홀(45)을 통하여 화소전극(109a)과 접촉되도록 형성된다. 또, 화소전극(190a)의 용량을 보조하는 보조용량전극(35)이 절연막을 개재하여 이웃하는 게이트버스라인(70)의 일부와 중첩되도록 형성된다.
한편, 게이트버스라인(70) 및 데이터버스라인(60)의 단부에는 구동드라이버(IC)의 단자와 접촉되는 게이트패드(170)와, 데이터패드(160)가 형성된다.
그런데, 상기 기판의 TFT와 화소전극 등은 미세패턴으로 형성되기 때문에 그 작업과정이 매우 복잡하고, 특히 각각의 패턴을 형성하는 과정에서 포토리소그래피 공정을 거치게 된다.
상기 각각의 포토리소그래피 공정은 포토레지스트를 소망하는 패턴에 따라 경화시키기 위하여 반드시 노광마스크가 필요하고, 그 노광마스크를 이용하여 노광 한 후에는 경화되지 않은 포토레지스트 부분을 제거하기 위하여 현상하고, 그 현상된 패턴에 따라 하층에 형성된 막을 에칭한다. 상기 에칭 후에는 기판 위에 남아있는 포토레지스트를 제거한다.
상기와 같이 여러 과정을 거치는 포토리소그래피 공정을 본 발명에서는 마스크공정이라 약칭하는바, 각 마스크공정에서 마스크의 정렬오차 불량, 패턴의 단선 및 핀홀, 과다에칭 등 많은 불량이 발생하기 때문에 마스크공정 횟수가 많으면 많을 수록 기판의 제조 수율이 현저히 저하한다.
따라서, 최소한의 마스크공정 횟수로 기판을 구성하기 위한 노력과 연구가 활발히 진행되고 있고, 그러한 취지에서 8마스크공정, 6마스크공정, 5마스크공정, 4마스크공정 등으로 마스크공정 회수가 점점 적어지는 추세에 있다.
본 발명은 4마스크공정에 관련된 것으로써, 본 발명의 4마스크공정의 설명에 앞서서 종래의 4마스크공정을 첨부된 도면을 참고하여 설명한다.
투명기판(100) 위에 Al, Mo, Cr 등으로 된 제1금속막(150)을 증착하고, 상기 제1금속막 위에 포토레지스트(600)를 도포하고, 제1노광마스크(501)를 위치 맞춤한 후 노광한다(도 2a). 포지티브(Positive)형의 포토레지스트(600)를 사용할 경우에는 상기 도 2a에서와 같이 UV광이 제1노광마스크(501)의 글래스판(500b)를 통과하는 부분은 포토레지스트가 현상액에 녹도록 변화되고, UV광이 제1노광마스크(501)의 광차단 Cr패턴막(500a)에 의하여 차단되는 부분은 현상액에 불용성인 상태로 남아 있게 된다.
즉, 제1노광마스크(501)의 패턴에 따라 포토레지스트(600)가 현상액에 불용성인 부분은 (600a)이고, 포토레지스트가 현상액에 녹는 부분은 (600b)가 된다.
상기와 같은 노광과정을 거친후 현상액으로 포토레지스트(600)를 현상하면 도 2b와 같이 포토레지스트의 패턴(600a)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, 드라이(dry)에칭이나 웹(wet)에칭 등의 방법을 이용하여 제1금속막(150)을 식각하고, 남아있는 포토레지스트의 패턴(600a)을 스트립하면 도 2c와 같이 게이트패드(170)와, 게이트버스라인(70) 및 게이트전극(70a)의 패턴이 형성된다.
이어서, SiNx,SiOx 등의 무기물질이나 벤조싸이클로부텐 등의 유기물질로 된게이트절연막(55)과, a-Si층(80a)과, n+이온이 도핑된 a-Si층(80b)과, Cr 등의 금속으로 된 제2금속막(180)을 연속증착하여 형성하고, 제2금속막 위에 포토레지스트(600)를 도포하고, 제2노광마스크(502)를 위치 맞춤한 후 노광한다(도 2d).
제1노광마스크(501)의 노광공정과 마찬가지로 제2노광마스크(502)를 이용하여 노광하고, 포토레지스트(600)를 현상하면 제2금속막(180) 위에 도 2e와 같은 포토레지스트의 패턴(600a)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, 드라이에칭이나 웹에칭 등의 방법을 이용하여 제2금속막(180)과, n+이온이 도핑된 a-Si층(80b)을 동시에 식각하고, 남아있는 포토레지스트의 패턴(600a)을 스트립하면 도 2f와 같이 데이터버스라인(60)과, 데이터버스라인(60)에서 분기하는 소스전극(60a)과, 드레인전극(60b)이 형성되고, 소스전극(60a)과 드레인전극(60b) 등의 패턴과 같은 모양으로 그 하층에 n+이온이 도핑된 a-Si층(80b)이 각각 형성된다. 또, 도면에는 도시되지 않았지만 상기 제2금속막을 패턴하는 과정에서 데이터버스라인(60)의 단부에 데이터패드가 형성되도록 한다.
이어서, 상기 소스전극(60a)과 드레인전극(60b)이 형성된 기판 위에 SiNx,SiOx 등의 무기물질이나 벤조싸이클로부텐 등의 유기물질로 된 보호막(155)을 형성하고, 보호막(155) 위에 포토레지스트(600)를 도포하고, 제3노광마스크(503)를 위치 맞춤한 후 노광한다(도 2g).
그리고, 제2노광마스크(502)의 노광공정과 마찬가지로 제3노광마스크(503)를 이용하여 노광하고, 포토레지스트(600)를 현상하면 보호막(155) 위에 도 2h와 같은 포토레지스트의 패턴(600a)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, SF6/O2 등의 할로겐가스를 이용하여 보호막(155)과,a-Si층(8Oa)과, 게이트절연막(55)을 동시에 식각하고, 남아있는 포토레지스트의 패턴(6OOa)을 스트립하면 도 2i
와 같이TFT가 형성되고, 게이트버스라인(70) 및 게이트패드(170)가 보호막(155)이
나 게이트절연막(55)으로부터 완전히 노출된다.
상기 TFT의 구조에 있어서, 드레인전극(60b)의 일부가 노출되어 콘택홀(45)이 형성되도록 포토레지스트의 패턴(600a)를 형성하고, 상기 포토레지스트의 패턴에 따라 보호막(155), a-Si층(80a), 게이트절연막(55)을 동시에 에칭 하더라도 보호막(155) 식각후 노출되는 금속성의 드레인전극(6Ob)은 보호막(155) 등에 비하여 에칭 선택비의 차이가 커서 쉽게 에칭되지 않는다.
이어서, TFT등이 형성된 기판 위에 ITO(Indium Tin Oxide)막(190)을 증착하고, ITO막(190) 위에 포토레지스트(600)를 도포하고, 제4노광마스크(504)를 위치 맞춤한 후 노광한다(도 2j).
그리고, 제3노광마스크(503)의 노광공정과 마찬가지로 제4노광마스크(504)를 이용하여 노광하고, 포토레지스트(600)를 현상하면 ITO막(190) 위에 도 2k와 같은 포토레지스트의 패턴(6OOa)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, 드라이에칭이나 웹에칭 등의 방법을 이용하여 ITO막(190)을 식각하고, 남아있는 포토레지스트의 패턴(600a)을 스트립하면 도 2l과 같이 화소전극(190a)과, 게이트패드 위에 보호ITO막(190b)이 형성된다. 상기 ITO막을 패턴하는 과정에서 데이터버스라인(60)의 단부에 형성되는 데이터패드 위에도 데이터패드 보호ITO막(도시되지 않음)이 형성된다.
상기 종래의 4마스크공정으로 기판을 구성한 구조에 있어서는 제3노광마스크를 이용하여 노광한 후, 보호막(155)과, a-Si층(80a)과, 게이트절연막(55)을 동시에 식각할 때 도 3과 같이 반도체층(80a)이 언더컷되는데, 그 것에 대한 가장 큰 이유는 SF6/O2 등의 할로겐 가스의 에천트에 기판이 장시간 노출되고, a-Si층(80a)의 에칭선택비가 보호막(155)이나 게이트절연막(55)의 에칭선택비와 다르기 때문이다.
상기 SF6/O2의 할로겐 가스는 에칭마스크 역할을 하는 포토레지스트(600a),보호막(155),반도체층(80a), 게이트절연막(55)를 동시에 등방성 에칭하므로 ①,②,③,④로 표시되는 측벽부가 상당부분 언더컷되고, 그 과정에서 게이트절연막이나 보호막의 에칭선택비보다 큰 반도체층은 더 깊은 영역까지 언더컷된다. 상기 식각 후에 보호막의 표면에 남아있는 포토레지스트는 별도의 공정으로 스트립한다.
상기에서와 같이 종래의 4마스크공정으로 기판을 구성하는 방법은 반도체층 즉, a-Si층(80a)이 언더컷되므로 TFT를 완성하였을 때 TFT의 특성이 저하되거나 TFT로서 기능하지 못하는 문제가 발생한다.
본 발명은 종래의 4마스크공정으로 제조되는 기판의 구조에서 무기물질 또는 유기물질로 이루어진 보호막(155)과, a-Si층(80a)과, 무기물질 또는 유기물질로 이루어진 게이트절연막(55)을 동시에 식각할 때, 즉, 3층으로 이루어진 두꺼운 막을 장시간동안 식각하는 과정에서 보호막이나 게이트절연막에 비하여 비교적 얇게 형성되고 에칭 선택비가 큰 반도체층이 언더컷되지 않도록 CF4/He의 에천트를 이용하고, 특히, He 가스의 유량비율(Flow rate)은 15%～35%가 되도록 조정한다.
따라서, 본 발명의 목적은 4마스크공정을 이용하여 기판을 구성하는 방법에 있어서, 반도체층이 언더컷되지 않는 상태로 보호막과 반도체층과 게이트절연막이 적층된 구조물을 동시에 식각하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 4마스크공정을 이용하여 기판을 구성하더라도, 안정된 특성을 갖는 TFT가 형성되도록 하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 제조방법은 제1마스크공정으로 제1금속막을 식각하여 게이트버스라인, 게이트전극으로 형성하는 단계와; 상기 게이트전극이 형성된 기판의 전면에 게이트절연막, 제1반도체층, 제2반도체층, 제2금속막이 연속 적층되도록 형성하는 단계와; 제2마스크공정으로 상기 제2금속막과 상기 제2반도체층을 동시에 식각하여 상기 제2금속막을 적어도 데이터버스라인, 상기 데이터버스라인과 접속된 소스전극, 상기 소스전극과 소정의 간격을 두고 대향하는 드레인전극으로 형성하고, 상기 제2반도체층을 상기 데이터버스라인, 상기 소스전극, 상기 드레인전극의 패턴 형상으로 형성하는 단계와; 상기 드레인전극이 형성된 기판의 전면에 보호막을 형성하는 단계와; 제3마스크공정으로 상기 보호막, 상기 제1반도체층, 상기 게이트절연막을 CF4/He의 에천트로 동시에 식각하여 상기 보호막을 적어도 상기 소스전극, 상기 드레인전극, 상기 소스전극 및 드레인전극 사이의 제1반도체층 위에 남도록 형성하고, 상기 제1반도체층과 상기 게이트절연막을 상기 보호막의 패턴 형상으로 형성하고, 동시에 상기 드레인전극의 일부가 노출되도록 형성하는 단계와; 상기 드레인전극의 일부가 노출된 기판의 전면에 제3금속막을 형성하는 단계와; 제4마스크공정으로 상기 제3금속막을 적어도 상기 드레인전극과 접촉되는 화소전극으로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 본 발명의 액정표시장치의 기판의 제조과정에 대하여 첨부된 도면을 참고하여 상세히 설명한다.
투명기판(100) 위에 제1금속막을 형성한 후 패터닝하여 게이트패드(170), 게이버스라인(70) 및 게이트전극(70a)을 일체형으로 형성하고, 이어서 SiNx,SiOx 등의 무기물질로 된 게이트절연막(55)과, 반도체층(80: a-Si층(80a)과, n+이온이 도핑된 a-Si층(80b)로 이루어짐)과, 제2금속막을 연속증착하여 형성하고, 이어서 상기 제2금속막을 패터닝하여 데이터패드(160), 데이터버스라인(60), 상기 데이터버스라인(60)에서 분기하는 소스전극(60a), 상기 소스전극(60a)과 소정의 간격을 두고 대향하는 드레인전극(60b)으로 형성하고, 상기 데이터패드, 상기 데이터버스라인(60) 및 소스전극(60a), 상기 드레인전극(60b)의 형상을 따라 상기 n+이온이 도핑된 a-Si층(80b)을 제거하는 공정 즉, 제2노광마스크 등을 이용하여 도 2f 구조를 구성하는 방법까지는 종래의 제조방법과 동일하므로 반복 설명을 생략하고, 본 발명은 그 다음 공정부터 설명한다.
소스전극(60a)과 드레인전극(60b)이 형성된 기판(100) 위에 SiNx, SiOx 등의 무기막이나 벤조싸이클로부텐 등의 유기막으로 된 보호막(155)을 형성하고, 보호막(155) 위에 한 예로 포지형의 포토레지스트(600)를 도포하고, 제3노광마스크(513)를 위치 맞춤한 후 노광한다(도 4a).
상기와 같은 제3노광마스크를 이용하여 포토레지스트를 노광한 후 현상하면, 도 3b와 같이 상기 데이터버스라인(60), 상기 소스전극(60a), 상기 드레인전극(60b)의 일부, 상기 소스전극(60a) 및 드레인전극(60b) 사이의 a-Si층(80a)의 영역을 덮도록 상기 보호막(155) 위에 포토레지스트의 패턴(600a)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, 상기 포토레지스트의 패턴(600a)이 형성된 기판을 CF4/He(≒4/1 유량비율)의 에천트에 노출시켜 상기 포토레지스트의 패턴(600a) 표면에서부터 상기 보호막(155), 상기 반도체층(80a), 상기 게이트절연막(55)의 적층 구조물이 순차 식각되도록 하여 상기 보호막(155)은 적어도 상기 소스전극(60a),상기 드레인전극(60b), 상기 소스전극 및 드레인전극 사이의 반도체층(80a) 위에 남도록 형성하고, 상기 반도체층(80a)과 상기 게이트절연막(55)은 상기 보호막(155)의 패턴 형상으로 형성하고, 동시에 상기 드레인전극(60b)의 일부가 노출되도록 형성한 상태에서 상기 게이트패드(170) 및 상기 게이트버스라인(70)이 노출되도록 한다.
상기 CF4/He(≒4/1 유량비율)의 에천트를 이용하여 상기 보호막(155), 상기 반도체층(80a), 상기 게이트절연막(55)의 적층 구조물을 동시에 식각하면, 도 5와 같이 ①,②,③,④로 표시되는 각 층의 측벽부에서 언더컷은 거의 발생하지 않고, 반도체층(80a)도 게이트버스라인(70) 및 보호막(155)의 식각 단선부에 대략 일치하도록 형성된다.
상기 에칭으로 TFT가 완성되고, TFT의 드레인전극(60b) 일부 노출부(콘택홀(45) 및 게이트 금속막은 보호막(155), 반도체층(80a), 게이트절연막(55)과 비교하여 에칭선택비의 차이가 크기 때문에 CF4/He의 에천트로는 거의 식각되지 않는다.
이어서, 상기와 같이 TFT등이 형성된 기판(100) 위에 ITO(Indium Tin Oxide)막(190)을 증착하고, ITO막(190) 위에 포토레지스트(600)를 도포하고, 제4노광마스크(514)를 위치 맞춤한 후 노광한다(도 3d).
그리고, 제3노광마스크(513)의 노광공정과 마찬가지로 제4노광마스크(514)를 이용하여 노광하고, 포토레지스트(600)를 현상하면 ITO막(190) 위에 도 3e와 같은 포토레지스트의 패턴(600a)이 형성된다.
이어서, 포토레지스트의 패턴(600a)을 소정의 온도로 하드베이킹하고, 드라이에칭이나 웹에칭 등의 방법을 이용하여 ITO막(190)을 식각하고, 남아있는 포토레지스트의 패턴(600a)을 스트립하면 도 3f와 같이 화소전극(190a)과 게이트패드위에 보호ITO막(190b)이 형성된다. 상기 ITO막을 패턴하는 과정에서 데이터버스라인의 단부에 형성되는 데이터패드 위에도 데이터패드 보호ITO막(도시되지 않음)이 형성된다.
본 발명은 제3마스크공정에서 보호막(155), 반도체층(80a), 게이트절연막(55)의 적층 구조물을 동시에 순차식각할 때 반도체층의 언더컷을 방지하기 위하여 CF4/He(≒4/1 유량비율)가스의 에천트를 이용하는 것을 특징으로한다.
따라서, 본 발명은 보호막(155), 반도체층(80a), 게이트절연막(55)의 식각단부가 거의 일치하도록 식각함으로써 같은 4마스크공정을 이용하더라도 TFT의 기능불량이 발생되지 않고, 안정된 특성을 갖도록 하는 효과가 있다.
도 1은 일반적인 액정표시장치의 기판의 평면도이고,
도 2a 내지 도 2l은 도 1의 A-A´선을 따라 절단하여 나타내는 제조공정 단면도이고,
도 3은 종래의 방법에 있어서, 보호막, 반도체층, 게이트절연막의 적층 구조물을 에칭하였을 때 그 상태를 설명하기 위한 도면이고,
도 4a 내지 도 4f는 본 발명의 제조공정 단면도이고,
도 5는 본 발명의 방법에 있어서, 보호막, 반도체층, 게이트절연막의 적층 구조물을 에칭하였을 때 그 상태를 설명하기 위한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
35 - 보조용량전극. 45 - 콘택홀.
55, - 게이트절연막. 60 - 데이터버스라인.
60a - 소스전극. 60b - 드레인전극.
70 - 게이트버스라인. 70a - 게이트전극.
80 - 반도체층. 80a - 제1반도체층(a-Si층).
80b - 제2반도체층(n+이온이 도핑된 a-Si층).
100 - 투명기판. 155 - 보호막.
160 - 데이터패드. 170 - 게이트패드.
190 - ITO막. 190a - 화소전극.
190b - 게이트패드의 보호ITO막.

Claims (3)

  1. 제1마스크공정으로 제1금속막을 식각하여 게이트버스라인, 게이트전극을 형성하는 단계와;
    상기 게이트전극이 형성된 기판의 전면에 게이트절연막, 제1반도체층, 제2반도체층, 제2금속막이 연속적층되도록 형성하는 단계와;
    제2마스크공정으로 상기 제2금속막과 상기 제2반도체층을 동시에 식각하여 상기 제2금속막을 적어도 데이터버스라인, 상기 데이터버스라인과 접속된 소스전극, 상기 소스전극과 소정의 간격을 두고 대향하는 드레인전극으로 형성하고, 상기 제2반도체층을 상기 데이터버스라인, 상기 소스전극, 상기 드레인전극의 패턴 형상으로 형성하는 단계와;
    상기 드레인전극이 형성된 기판의 전면에 보호막을 형성하는 단계와;
    제3마스크공정으로 상기 보호막, 상기 제1반도체층, 상기 게이트절연막을 CF4/He의 에천트로 동시에 식각하여 상기 보호막을 적어도 상기 소스전극, 상기 드레인전극, 상기 소스전극 및 드레인전극 사이의 제1반도체층 위에 남도록 형성하고, 상기 제1반도체층과 상기 게이트절연막을 상기 보호막의 패턴 형상으로 형성하고, 동시에 상기 드레인전극의 일부가 노출되도록 형성하는 단계와;
    상기 드레인전극의 일부가 노출된 기판의 전면에 제3금속막을 형성하는 단계,
    제4마스크공정으로 상기 제3금속막을 적어도 상기 드레인전극과 접촉되는 화소전극으로 형성하는 단계를 포함하는 액정표시장치의 기판의 제조방법.
  2. 제1항에 있어서,
    상기 CF4/He의 He가스 유량비율(Flow rate)은 15%～35% 이내인 것을 특징으로하는 액정표시장치의 제조방법.
  3. 제 1 항 및 제 2 항 중 어느 한 항에 있어서,
    상기 보호막과 상기 게이트절연막은 무기물질 및 유기물질 중 적어도 어느 하나의 물질로 이루어지는 것을 특징으로하는 액정표시장치의 제조방법.
KR10-1998-0022163A 1998-06-13 1998-06-13 액정표시장치의제조방법 KR100453176B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-1998-0022163A KR100453176B1 (ko) 1998-06-13 1998-06-13 액정표시장치의제조방법
US09/215,002 US6156583A (en) 1998-06-13 1998-12-17 Method for manufacturing a liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0022163A KR100453176B1 (ko) 1998-06-13 1998-06-13 액정표시장치의제조방법

Publications (2)

Publication Number Publication Date
KR20000001758A KR20000001758A (ko) 2000-01-15
KR100453176B1 true KR100453176B1 (ko) 2005-04-08

Family

ID=19539366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0022163A KR100453176B1 (ko) 1998-06-13 1998-06-13 액정표시장치의제조방법

Country Status (2)

Country Link
US (1) US6156583A (ko)
KR (1) KR100453176B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
KR100486719B1 (ko) * 1998-12-12 2005-08-17 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
US6261880B1 (en) * 1999-05-24 2001-07-17 Chi Mei Electronics Corp Process for manufacturing thin film transistors
US6568978B2 (en) * 2000-03-31 2003-05-27 Sharp Kabushiki Kaisha Electrode substrate, method for producing the same, and display device including the same
KR100825907B1 (ko) 2000-05-13 2008-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
JP2002141512A (ja) * 2000-11-06 2002-05-17 Advanced Display Inc 薄膜のパターニング方法およびそれを用いたｔｆｔアレイ基板およびその製造方法
KR100704510B1 (ko) * 2001-02-12 2007-04-09 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치용 하부 기판 및 그의 제조방법
KR20020080866A (ko) * 2001-04-18 2002-10-26 주식회사 현대 디스플레이 테크놀로지 박막 트랜지스터 액정표시장치의 제조방법
KR100707016B1 (ko) * 2001-05-31 2007-04-11 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치의 제조방법
KR100720099B1 (ko) 2001-06-21 2007-05-18 삼성전자주식회사 박막 트랜지스터 기판 및 그의 제조 방법
KR100811643B1 (ko) * 2002-03-06 2008-03-11 엘지.필립스 엘시디 주식회사 다중층 구조 절연막의 일괄식각 방법
KR100853220B1 (ko) * 2002-04-04 2008-08-20 삼성전자주식회사 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
US7098091B2 (en) * 2004-02-20 2006-08-29 Au Optronics Corporation Method for fabricating thin film transistors
US7527994B2 (en) * 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
US7291522B2 (en) * 2004-10-28 2007-11-06 Hewlett-Packard Development Company, L.P. Semiconductor devices and methods of making
KR101880721B1 (ko) 2011-06-21 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 유기 발광 디스플레이 장치의 제조 방법, 및 상기 방법에 의해 제조된 유기 발광 디스플레이 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188422A (ja) * 1992-12-18 1994-07-08 Fuji Xerox Co Ltd 薄膜トランジスタ
KR950029820A (ko) * 1994-04-18 1995-11-24 이헌조 액정표시소자 제조방법
JPH0887030A (ja) * 1994-09-16 1996-04-02 Hitachi Ltd 液晶表示装置の製造方法
JPH10116991A (ja) * 1996-10-14 1998-05-06 Advanced Display:Kk 薄膜トランジスタの製造方法
KR19990017658A (ko) * 1997-08-25 1999-03-15 윤종용 몰리브덴 또는 몰리브덴 합금을 이용한 반도체 장치의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
JP2910546B2 (ja) * 1993-12-28 1999-06-23 日本電気株式会社 反射板の製造方法
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5926735A (en) * 1996-02-22 1999-07-20 Semiconductor Energy Laboratory Co., Ltd. Method of forming semiconductor device
KR100212284B1 (ko) * 1996-11-13 1999-08-02 윤종용 채널 보호형 박막 트랜지스터 기판
KR100612984B1 (ko) * 1998-01-30 2006-10-31 삼성전자주식회사 박막 트랜지스터의 제조 방법
US6004179A (en) * 1998-10-26 1999-12-21 Micron Technology, Inc. Methods of fabricating flat panel evacuated displays

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188422A (ja) * 1992-12-18 1994-07-08 Fuji Xerox Co Ltd 薄膜トランジスタ
KR950029820A (ko) * 1994-04-18 1995-11-24 이헌조 액정표시소자 제조방법
JPH0887030A (ja) * 1994-09-16 1996-04-02 Hitachi Ltd 液晶表示装置の製造方法
JPH10116991A (ja) * 1996-10-14 1998-05-06 Advanced Display:Kk 薄膜トランジスタの製造方法
KR19990017658A (ko) * 1997-08-25 1999-03-15 윤종용 몰리브덴 또는 몰리브덴 합금을 이용한 반도체 장치의 제조방법

Also Published As

Publication number Publication date
KR20000001758A (ko) 2000-01-15
US6156583A (en) 2000-12-05

Similar Documents

Publication Publication Date Title
KR100453176B1 (ko) 액정표시장치의제조방법
US7241648B2 (en) Array substrates for use in liquid crystal displays and fabrication methods thereof
KR100443840B1 (ko) 액정표시장치의제조방법
KR101241129B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US20050270467A1 (en) Substrate for liquid crystal display device and fabricating method thereof
KR100500779B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
US8703510B2 (en) Array substrate and a manufacturing method thereof
KR20080059889A (ko) 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR100528883B1 (ko) 액정표시장치의 제조방법
KR101228538B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR100325668B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
US20090068801A1 (en) Method of manufacturing array substrate of liquid crystal display device
KR100737626B1 (ko) 액정표시장치의 제조방법
KR20060021530A (ko) 박막트랜지스터 액정표시장치의 어레이 기판 제조방법
KR100529513B1 (ko) 액정표시장치의 제조방법 및 그 구조
KR100663288B1 (ko) 박막 트랜지스터 액정표시장치의 제조방법
KR101180273B1 (ko) 액정표시장치용 어레이 기판의 제조방법
KR100780711B1 (ko) 박막 트랜지스터 표시소자 및 그 제조방법
US6462793B1 (en) Liquid crystal display device and method of fabricating the same
KR100619160B1 (ko) 박막 트랜지스터 액정표시장치의 제조방법
KR100417915B1 (ko) 액정표시장치용 어레이 기판 및 그의 제조방법
KR100694576B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR20080000752A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR100476048B1 (ko) 박막 트랜지스터 액정표시소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee