KR100476048B1 - 박막 트랜지스터 액정표시소자의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 마스크 공정 수를 줄일 수 있는 박막 트랜지스터 액정표시소자의 제조방법에 관한 것이다.
이를 위한 본 발명은, 박막 트랜지스터 영역 및 화소 영역을 구비하는 투명성 유리 기판을 제공하는 단계; 상기 유리 기판 전면에 화소 전극용 도전막, 소오스/드레인용 금속막 및 도핑된 비정질 실리콘막을 차례로 형성하는 단계; 상기 도핑된 비정질 실리콘막 상부에 박막 트랜지스터 구조를 한정하는 제1 감광막 패턴을 형성하고, 동시에 상기 화소 영역 상부에는 상기 제1 감광막 패턴보다 두께가 얇은 제2 감광막 패턴을 형성하는 단계: 상기 제1 감광막 패턴을 식각 장벽으로 상기 도핑된 비정질 실리콘막 및 상기 소오스/드레인용 금속막을 패터닝하는 단계; 상기 제1, 제2 감광막 패턴을 에싱(ashing)하여 상기 제2 감광막 패턴을 제거함과 동시에, 상기 제1 감광막 패턴을 소정부분 에싱하여 제3 감광막 패턴을 형성하는 단계; 상기 제3 감광막 패턴을 식각 장벽으로 상기 화소 전극용 도전막을 식각하고, 이어서 상기 화소 영역 상부의 도핑된 비정질 실리콘막 및 소오스/드레인용 금속막을 차례로 식각하는 단계; 상기 제3 감광막 패턴을 제거하는 단계; 상기 단계까지의 결과물 전면상에 비도핑된 비정질 실리콘막과 게이트 절연막 및 게이트용 금속막을 차례로 형성하는 단계; 상기 박막 트랜지스터 영역의 게이트용 금속막 상부에 박막 트랜지스터 구조를 한정하는 이중 두께를 갖는 제4 감광막 패턴을 형성하는 단계; 상기 제4 감광막 패턴을 식각장벽으로 상기 게이트용 금속막을 식각하고, 동시에 상기 제4 감광막 패턴의 얇은 두께를 갖는 패턴을 제거하면서 상기 제4 감광막 패턴의 두꺼운 두께를 갖는 패턴을 소정부분 제거하여 제5 감광막 패턴을 형성하는 단계; 상기 식각된 게이트용 금속막을 식각장벽으로 상기 게이트 절연막 및 비도핑된 비정질 실리콘막을 차례로 제거하여 화소 영역상의 화소전극용 도전막을 노출시키는 단계: 상기 제5 감광막 패턴을 식각 장벽으로 상기 게이트용 금속막을 식각하여 게이트 전극을 형성하는 단계; 상기 제5 감광막 패턴을 제거하는 단계: 및 상기 단계까지의 결과물 전면에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 액정표시소자의 제조방법을 제공하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 보다 구체적으로는 다단계 감광막 패턴을 이용하여 마스크 공정 수를 줄일 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시 소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 (Thin Film Transistor Liquid Crystal Display : 이하, TFT-LCD)는 고속 응답 특성과 고화소수에 적합한 잇점을 갖기 때문에, 상기 CRT에 필적할만한 표시 화면의 대형화 및 고화질화를 실현할 수 있다. 이와 같은, TFT-LCD는 TFT 및 화소전극이 구비된 TFT 어레이 기판과 컬러필터 및 상대전극이 구비된 컬러필터 기판 사이에 액정층이 개재된 구조를 갖는다.
한편, 현재 대부분의 LCD 제조업체에서는 제조 공정이 상대적으로 쉽고 별도의 TFT 광차단막 형성이 필요없는 역 스태거형(Inverted Staggered) 구조의 TFT를 채용하고 있다. 이러한 역 스태거형 구조의 TFT는 채널 형성 공정에 따라 백 채녈 에치(Back Channel Etch; 이하, BCE) 구조와 에치 스탑퍼(Each Stopper) 구조로 나눌 수 있는데 이하, 역 스태거형 구조의 TFT중 리소그라피 공정이 적은 BCE-TFT LCD의 제조방법을 간략히 설명한다.
도 1a 내지 도 1c는 종래의 박막 트랜지스터의 제조방법을 설명하기 위한 제조공정도이다.
도 1a에 도시된 바와같이, 투명성 절연기판, 예를들어, 유리기판(1)과 같은 투명성 절연기판 상에 게이트 전극(2)을 형성하고, 전체 상부에 게이트 절연막(3)을 증착한다. 그런다음 게이트 절연막(3) 상부에 비도핑된 비정질 실리콘막과 도핑된 비정질 실리콘막이 적층된 반도체층(4)을 형성하고 이어서, 단일 혹은 적층의 소오스/드레인용 금속막(5) 예컨데, Mo/Al/Mo으로 구성된 금속막을 증착한다. 이어서, 소오스/드레인용 금속막(5)을 소정부분 패터닝하여 박막 트랜지스터 구조를 형성한다.
그 다음, 도 1b에 도시된 바와같이, 소오스/드레인용 금속막(5) 소정부분을 식각하여 소오스/드레인 전극(5a, 5b)을 형성하고, 계속해서 상기 반도체층(4)의 도핑된 비정질 실리콘막을 건식식각 함으로써 TFT(10)를 구성한다.
그 다음, 도 1c에 도시된 바와같이, 상기 TFT(10)를 보호하기 위하여, 기판 전면에 보호막(6), 예컨데, SiNx막을 증착한다. 이어서, 보호막(6)을 선택적으로 식각하여, TFT부(A)의 소오스 전극(5a)을 노출시키는 비아홀(7)을 형성한다. 그리고나서, 상기 비아홀(7)이 매립되도록 ITO(Indium Thin Oxide)막으로 된 화소전극(8)을 증착하여 상기 TFT부(A)의 소오스 전극(5a)과 콘택되도록 한다.
그러나, 종래의 액정표시소자의 박막 트랜지스터 제조방법은 5 마스크 공정을 사용하여 TFT-LCD 기판을 형성한다. 즉, 게이트 전극 - 박막 트랜지스터 구조 - 소오스/드레인 전극 - 비아홀 - 화소전극의 형성과정에서 5 마스크 공정이 수행된다.
한편, 현재의 TFT-LCD 기판을 형성하는 데 있어서 공정 시간의 단축과 공정 수의 감소는 제작 원가를 낮추고 생산성을 향상시켜 가격을 낮출 수 있음을 의미한다. 즉, 상기 5 마스크 공정에서 마스크의 수를 줄이는 것은 공정 수와 공정시간의 단축으로 상당한 원가 절감과 생산성 향상에 큰 영향을 끼칠 수 있다.
따라서, 본 발명의 목적은 마스크 공정 수를 줄일 수 있는 박막 트랜지스터 액정표시소자의 제조 방법을 제공하는 것이다.
상기 목적 달성을 위한 본 발명의 액정표시소자의 박막 트랜지스터 제조방법은, 박막 트랜지스터 영역 및 화소 영역을 구비하는 투명성 유리 기판을 제공하는 단계; 상기 유리 기판 전면에 화소 전극용 도전막, 소오스/드레인용 금속막 및 도핑된 비정질 실리콘막을 차례로 형성하는 단계; 상기 도핑된 비정질 실리콘막 상부에 박막 트랜지스터 구조를 한정하는 제1 감광막 패턴을 형성하고, 동시에 상기 화소 영역 상부에는 상기 제1 감광막 패턴보다 두께가 얇은 제2 감광막 패턴을 형성하는 단계: 상기 제1 감광막 패턴을 식각 장벽으로 상기 도핑된 비정질 실리콘막 및 상기 소오스/드레인용 금속막을 패터닝하는 단계; 상기 제1, 제2 감광막 패턴을 에싱(ashing)하여 상기 제2 감광막 패턴을 제거함과 동시에, 상기 제1 감광막 패턴을 소정부분 에싱하여 제3 감광막 패턴을 형성하는 단계; 상기 제3 감광막 패턴을 식각 장벽으로 상기 화소 전극용 도전막을 식각하고, 이어서 상기 화소 영역 상부의 도핑된 비정질 실리콘막 및 소오스/드레인용 금속막을 차례로 식각하는 단계; 상기 제3 감광막 패턴을 제거하는 단계; 상기 단계까지의 결과물 전면상에 비도핑된 비정질 실리콘막과 게이트 절연막 및 게이트용 금속막을 차례로 형성하는 단계; 상기 박막 트랜지스터 영역의 게이트용 금속막 상부에 박막 트랜지스터 구조를 한정하는 이중 두께를 갖는 제4 감광막 패턴을 형성하는 단계; 상기 제4 감광막 패턴을 식각장벽으로 상기 게이트용 금속막을 식각하고, 동시에 상기 제4 감광막 패턴의 얇은 두께를 갖는 패턴을 제거하면서 상기 제4 감광막 패턴의 두꺼운 두께를 갖는 패턴을 소정부분 제거하여 제5 감광막 패턴을 형성하는 단계; 상기 식각된 게이트용 금속막을 식각장벽으로 상기 게이트 절연막 및 비도핑된 비정질 실리콘막을 차례로 제거하여 화소 영역상의 화소전극용 도전막을 노출시키는 단계: 상기 제5 감광막 패턴을 식각 장벽으로 상기 게이트용 금속막을 식각하여 게이트 전극을 형성하는 단계; 상기 제5 감광막 패턴을 제거하는 단계: 및 상기 단계까지의 결과물 전면에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 액정표시소자의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명에 따르면, 유리 기판을 제공하는 단계; 상기 유리 기판 상부에 화소 전극용 도전막과 게이트용 금속막을 차례로 형성하는 단계; 상기 게이트용 금속막 상부에 소정의 패턴을 갖는 이중 두께의 제6 감광막 패턴을 형성하는 단계; 상기 제6 감광막 패턴을 식각 장벽으로 상기 게이트용 금속막을 식각하여 상기 화소 전극용 도전막을 노출시키는 단계; 상기 화소 전극용 도전막을 식각하여 소정의 유리 기판을 노출시키는 단계; 상기 제6 감광막 패턴을 에싱하여 두께가 얇은 감광막 패턴은 제거하면서, 두께가 두꺼운 패턴은 소정부분 남도록 하는 단계; 상기 소정부분 남은 제6 감광막 패턴을 식각장벽으로 게이트용 금속막을 식각하여 화소전극, 게이트 라인 및 상기 게이트 라인에서 연장된 게이트 전극을 형성하는 단계; 상기 제6 감광막 패턴을 제거한 다음, 상기 화소전극, 게이트 라인 및 게이트 전극이 형성된 기판 전면에 게이트 절연막, 비도핑된 비정질 실리콘막 및 도핑된 비정질 실리콘막을 차례로 형성하는 단계; 상기 게이트 라인 및 게이트 전극상의 도핑된 비정질 실리콘막 상부에 이중 두께를 갖는 제7 감광막 패턴을 형성하는 단계; 상기 제7 감광막 패턴을 식각 장벽으로 상기 도핑된 비정질 실리콘막, 비도핑된 비정질 실리콘막 및 게이트 절연막을 차례로 식각하여 상기 화소 전극을 노출시키는 단계; 상기 제7 감광막 패턴을 에싱하여 상기 게이트 라인상의 감광막 패턴은 제거하면서, 상기 게이트 전극상의 감광막 패턴은 소정부분 남도록 하는 단계; 상기 소정부분 남은 제7 감광막 패턴을 식각장벽으로 상기 도핑된 비정질 실리콘막과 비도핑된 비정질 실리콘막을 제거하는 단계; 상기 제7 감광막 패턴을 제거하는 단계; 상기 단계까지의 기판 전면상에 소오스/드레인용 금속막을 형성하는 단계; 상기 소오스/드레인용 금속막을 소정부분 패터닝하여 소오스 전극 일정부분이 화소 전극과 접속된 소오스/드레인 전극을 형성함과 동시에 상기 게이트 라인, 게이트 절연막 및 소오스/드레인용 금속막으로 이루어진 스토리지 캐패시터를 형성하는 단계; 및 상기 단계까지의 결과물 전면에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 액정표시소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 제조공정도이다.
도 2a에 도시된 바와같이, 박막 트랜지스터 영역(A) 및 화소 영역(B)을 구비하는 투명성 유리 기판(20)을 제공한다. 그 다음, 유리 기판(20) 전면에 화소 전극용 도전막(22) 즉, ITO(Indium Thin Oxide)막과, 소오스/드레인용 금속막(24) 및 도핑된 비정질 실리콘막(26)을 차례로 형성한다.
이어서, 도 2b에 도시된 바와같이, 박막 트랜지스터부(A)상의 도핑된 비정질 실리콘막(26) 상부에 박막 트랜지스터 구조를 한정하는 제1 감광막 패턴(100)을 형성하고, 동시에 상기 화소 영역 상부에는 상기 제1 감광막 패턴보다 두께가 얇은 제2 감광막 패턴(200)을 형성한다. 이때, 제1 감광막 패턴(100) 및 제2 감광막 패턴(200)은 하프-톤(Half-tone) 마스크(1000)를 이용하여 형성한다.
도시된 바와같이, 석영기판(1002) 상부에 크롬 실리사이드막(1004)을 소정부분 증착하고, 그 상부에 빛이 100% 차단되는 차단막(1006)을 형성하여 하프-톤 마스크(1000)를 형성한다. 상기 하프-톤 마스크(1000)는 빛이 100% 투과되는 영역(1113: 투과 영역)과, 차단막 (1112)으로 인해 빛이 100% 차단되는 영역(1114 : 차단 영역) 및 빛의 30 내지 70% 정도 투과되는 영역(1116: 하프-톤 영역)을 포함한다. 상기 차단층은 바람직하게 크롬으로 구성되며, 이러한 하프-톤 마스크(1000)를 이용한 감광막 패턴의 증착은 하프-톤 영역(1116)상의 감광막 패턴이 다른 영역상의 감광막 패턴보다 낮게 증착된다.
그 다음, 도 2c에 도시된 바와같이, 제1 감광막 패턴(100)을 식각 장벽으로 박막 트랜지스터부(A)상의 도핑된 비정질 실리콘막(26) 및 상기 소오스/드레인용 금속막(24)을 패터닝하여 화소전극용 도전막(22)을 소정부분 노출시킨다.
이어서, 도 2d에 도시된 바와같이, 제1, 제2 감광막 패턴(100)(200)을 에싱(ashing)한다. 이때, 두께가 얇은 제2 감광막 패턴(200)은 제거되고 동시에, 상대적으로 두께가 두꺼운 제1 감광막 패턴(100)은 소정부분 에싱되어 제3 감광막 패턴(100a)이 형성된다.
그 다음, 도 2e에 도시된 바와같이, 제3 감광막 패턴(100a)을 식각 장벽으로 상기 화소 전극용 도전막(22)을 식각하여 유리 기판(20) 소정부분을 노출시키고, 이어서, 화소 영역(B) 상부의 도핑된 비정질 실리콘막(26) 및 소오스/드레인용 금속막(24)을 차례로 식각하여 화소 전극용 도전막(22)을 노출시킨다.
그 다음, 도 2f에 도시된 바와같이, 상기 제3 감광막 패턴(100a)을 제거한 다음, 기판 전면상에 비도핑된 비정질 실리콘막(30), 게이트 절연막(32) 및 게이트용 금속막(34)을 차례로 형성한다.
이어서, 도 2g에 도시된 바와같이, 박막 트랜지스터 영역(A)의 게이트용 금속막 상부에 박막 트랜지스터 구조를 한정하는 이중 두께를 갖는 제4 감광막 패턴(300)을 형성한다. 여기서, 상기 이중 두께를 갖는 제4 감광막 패턴(300)은 도 2b에 도시된 하프-톤 마스크(1000)를 이용한 제1 감광막 패턴 및 제2 감광막 패턴의 형성과정과 동일하다.
그 다음, 도 2h에 도시된 바와같이, 상기 제4 감광막 패턴(300)을 식각장벽으로 게이트용 금속막(34)을 식각한다. 이때, 상기 식각은 건식 식각으로 수행되는데, 이는 제4 감광막 패턴(300)의 얇은 두께를 갖는 패턴을 동시에 제거하면서 제4 감광막 패턴(300)의 두꺼운 두께를 갖는 패턴을 소정부분 제거하여 제5 감광막 패턴(300a)을 형성한다.
그 다음, 도 2i에 도시된 바와같이, 상기 식각된 게이트 전극(34)을 식각장벽으로 게이트 절연막(32) 및 비도핑된 비정질 실리콘막(30)을 차례로 식각하여 화소영역(B)상의 화소 전극용 도전막(22)을 노출시킨다. 이어서, 제5 감광막 패턴(300a)을 식각 장벽으로 게이트용 금속막(34)을 식각하여 게이트 전극(34a)을 형성한다.
그 다음, 도 2j에 도시된 바와같이, 제5 감광막 패턴(300a)을 제거한 다음 기판 전면에 보호막(38)을 형성하여 TFT-LCD 기판을 형성한다. 이때, 도면에는 도시하지 않았지만, 보호막(38) 형성시 데이타 패드부의 노출을 위하여 쉐도우 프레임(shadow frame)을 이용하여 형성한다.
또한, 도 3은 본 발명의 다른 실시예를 설명하기 위해 하나의 픽셀을 기준으로한 평면도이고, 도 4a 내지 도 4j는 각 단계별의 제조공정도이다. 여기서, 도 2a 내지 도 2j에서 설명된 일실시예의 구성이 본 발명의 다른 실시예의 구성과 동일한 경우에는 도면부호를 동일하게 하여 설명한다.
먼저, 도 3에 도시된 바와같이, 게이트용 금속막으로 형성된 게이트 라인(50)과 소오스/드레인용 금속막으로 형성된 데이터 라인(60)은 유리기판(도시되지 않음) 상에 수직·교차되게 구비되고, 이들에 의해 한정된 화소영역에는 화소전극(70)이 구비된다. 이때, 상기 게이트 라인(50) 하부에는 화소전극용 도전막(미도시)이 구비되고, 그 상부에는 게이트 절연막(32) 및 소오스/드레인용 금속막(24)이 적층되어 구비된다. 이러한 구조가 하나의 픽셀 일단부에는 상기 소오스/드레인용 금속막(24)이 화소 전극(70)과 접속되어 스토리지 캐패시터(Cst)를 형성하고, 픽셀 타단부에는 다른 픽셀과의 쇼트 방지를 위하여 소오스/드레인용 금속막(24)이 화소 전극(70)과 접속되지 않고 게이트 절연막(32)으로 절연되어 있다.
또한, 게이트 라인(50)과 데이터 라인(60)의 교차부에는 스위칭 소자인 TFT(80)가 구비되며, 여기서, 상기 TFT(80)는 게이트 라인(50)에서 연장된 게이트 전극(34a)과, 그 상부에 배치되는 액티브 패턴(75), 상기 데이터 라인(60)으로부터 인출되어 상기 액티브 패턴(75)의 일측 상부면과 오버랩되게 배치된 소오스 전극(60a) 및 상기 소오스 전극(60a)과 이격되어 상기 액티브 패턴(75)의 타측 상부면과 오버랩되게 배치된 드레인 전극(60b)을 포함한다.
한편, 도시되지는 않았으나, 게이트 라인과 데이터 라인 사이에는 그들간의 전기적 절연을 위해, 게이트 절연막이 개재된다.
여기서, 상기 액티브 패턴(75)은 도 2a 내지 도 2j에 도시된 비도핑된 비정질 실리콘막(30) 및 도핑된 비정질 실리콘막(26)이 적층된 구조이다.
이어서, 도 4a 내지 도 4i는 상기와 같은 구조를 갖는 TFT-LCD 기판의 제조방법을 AA' 및 BB' 의 단면도를 예를 들어 설명한 것이다.
도 4a에 도시된 바와같이, 투명성 유리 기판(20) 상부에 화소 전극용 도전막(22)과 게이트용 금속막(34)을 차례로 증착한다. 그 다음, 게이트용 금속막(34) 상부에 소정의 패턴을 갖는 이중 두께의 제6 감광막 패턴(85)을 형성한다. 상기 이중 두께를 갖는 제6 감광막 패턴(85)은 도 2b에 도시된 하프-톤 마스크(1000)의 노광원리를 이용하여 게이트 라인(50) 및 게이트 전극(34a) 형성영역에는 하프-톤 마스크(1000)의 차단 영역(1114)상의 감광막 패턴이 형성되고, 화소 전극(70)의 형성 영역에는 하프-톤 영역(1116)상의 감광막 패턴이 형성된다.
그 다음, 도 4b에 도시된 바와같이, 하프-톤 마스크(1000)에 의한 제6 감광막 패턴(85)을 식각 장벽으로 게이트용 금속막(34)을 건식 식각하여 화소 전극용 도전막(22)을 노출시킨다. 이어서, 상기 제6 감광막 패턴(85)을 식각장벽으로 화소 전극용 도전막(22)을 습식 식각하여 소정의 유리 기판(20)을 노출시킨다.
이어서, 도 4c에 도시된 바와같이, 제6 감광막 패턴(85)을 에싱하여 상기 하프-톤 영역(1116)의 두께가 얇은 감광막 패턴은 제거하면서, 차단 영역(1114)의 두께가 두꺼운 패턴은 소정부분 남도록 한다.
그 다음, 도 4d에 도시된 바와같이, 상기 소정부분 남은 제6 감광막 패턴(85a)을 식각장벽으로 게이트용 금속막을 식각하여 게이트 라인(50)과, 화소전극(70) 및 게이트 전극(34a)을 형성한다.
그 다음, 도 4e에 도시된 바와같이, 제6 감광막 패턴(85)을 제거한 다음, 게이트 라인(50), 화소전극(70) 및 게이트 전극(34a)이 형성된 기판 전면에 게이트 절연막(32), 비도핑된 비정질 실리콘막(30) 및 도핑된 비정질 실리콘막(26)을 차례로 증착한다. 이어서, 도핑된 비정질 실리콘막(26) 상부에 도 2b에 도시된 하프-톤 마스크(1000)의 노광원리를 이용하여 게이트 라인(50) 및 게이트 전극(34a) 형성영역에 이중 두께를 갖는 제7 감광막 패턴(90)을 형성한다. 여기서, 게이트 라인(50) 상에 형성되는 제7 감광막 패턴(90)은 하프-톤 영역(1116)상의 감광막 패턴이 형성되고, 게이트 전극(34a) 상에 형성되는 제7 감광막 패턴(90)은 차단 영역(1114)상의 감광막 패턴이 형성된다.
그 다음, 도 4f에 도시된 바와같이, 상기 이중 두께를 갖는 제7 감광막 패턴(90)을 식각 장벽으로 상기 도핑된 비정질 실리콘막(26), 비도핑된 비정질 실리콘막(30) 및 게이트 절연막(32)을 차례로 식각하여 화소 전극(70)을 노출시킨다.
이어서, 도 4g에 도시된 바와같이, 제7 감광막 패턴(90)을 에싱하여 상기 하프-톤 영역상의 감광막 패턴은 제거하고, 차단 영역상의 감광막 패턴은 소정부분 남도록 한다.
그 다음, 도 4h에 도시된 바와같이, 상기 소정부분 남은 제7 감광막 패턴(90a)을 식각장벽으로 도핑된 비정질 실리콘막(26)과 비도핑된 비정질 실리콘막(30)을 소정부분 식각하여 게이트 절연막(32) 일정부분을 노출시킨다.
그 다음, 도 4i에 도시된 바와같이, 상기 소정부분 남은 제7 감광막 패턴(90a)을 제거하고, 기판 전면상에 소오스/드레인용 금속막(24)을 형성한다.
이어서, 도 4j에 도시된 바와같이, 상기 소오스/드레인용 금속막을 소정부분 패터닝하여 소오스/드레인 전극(60a)(60b)을 형성하고, 소오스 전극(60a) 일정 부분이 화소전극(70)과 접속된다.
또한, 단면 AA' 에서 도시된 바와같이, 픽셀 일단부에 게이트 라인(50), 게이트 절연막(32) 및 소오스/드레인용 금속막(24)으로 이루어진 스토리지 캐패시터(Cst)가 동시에 형성되고, 픽셀 타단부에는 픽셀간의 쇼트를 방지하기 위해 게이트 절연막(32)으로 절연한다.
이어서, 도면에는 도시하지 않았지만, 상기 결과물 전면에 보호막을 형성한다. 이때, 상기 보호막 형성시 데이타 패드부의 노출을 위하여 쉐도우 프레임(shadow frame)을 이용하여 TFT-LCD 기판을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 박막 트랜지스터 액정표시소자의 제조방법에 의하면, 하프-톤 마스크를 사용한 감광막 패턴을 이용하여 2 마스크 공정 또는 3 마스크 공정으로 TFT-LCD 기판을 형성하여 공정 수 및 공정시간을 단축시킴으로써 상당한 원가 절감과 생산성 향상에 큰 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 제조공정도.
도 2a 내지 도 2j는 본 발명에 따른 박막 트랜지스터 액정표시소자의 제조방법을 설명하기 위한 제조공정도.
도 3은 본 발명의 다른 실시예를 설명하기 위한 전체 평면도.
도 4a 내지 도 4j는 도 3의 실시예를 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 유리 기판 22 : 화소 전극용 도전막
24 : 소오스/드레인용 금속막 26 : 도핑된 비정질 실리콘막
30 : 비도핑된 비정질 실리콘막 32 : 게이트 절연막
34 : 게이트용 금속막 34a : 게이트 전극
38 : 보호막 50 : 게이트 라인
60 : 데이타 라인 60a, 60b : 소오스/드레인 전극
75 : 액티브 패턴 80 : TFT
85 : 제6 감광막 패턴 90 : 제7 감광막 패턴
100 : 제1 감광막 패턴 100a : 제3 감광막 패턴
200 : 제2 감광막 패턴 300 : 제4 감광막 패턴
300a : 제5 감광막 패턴 1000 : 하프-톤 마스크
1002 : 석영 기판 1004 : 크롬 실리사이드막
1006 : 차단막 1113 : 투과 영역
1114 : 차단 영역 1116 : 하프-톤 영역
Claims (7)
- 박막 트랜지스터 영역 및 화소 영역을 구비하는 투명성 유리 기판을 제공하는 단계;상기 유리 기판 전면에 화소 전극용 도전막, 소오스/드레인용 금속막 및 도핑된 비정질 실리콘막을 차례로 형성하는 단계;상기 도핑된 비정질 실리콘막 상부에 박막 트랜지스터 구조를 한정하는 제1 감광막 패턴 및 이와 동시에 상기 화소 영역 상부에는 상기 제1 감광막 패턴보다 두께가 얇은 제2 감광막 패턴을 형성하는 단계:상기 제1 감광막 패턴을 식각 장벽으로 상기 도핑된 비정질 실리콘막 및 상기 소오스/드레인용 금속막을 패터닝하는 단계;상기 제 1및 제 2감광막 패턴을 에싱(ashing)하여 상기 제2 감광막 패턴을 제거함과 동시에, 상기 제1 감광막 패턴이 소정부분 에싱되어 제3 감광막 패턴을 형성하는 단계;상기 제3 감광막 패턴을 식각 장벽으로 상기 화소 전극용 도전막을 식각하고 나서, 상기 화소 영역 상부의 도핑된 비정질 실리콘막 및 소오스/드레인용 금속막을 차례로 식각하여 화소전극 및 소오스/드레인을 동시에 형성하는 단계;상기 제3 감광막 패턴을 제거하는 단계;상기 결과물 전면상에 비도핑된 비정질 실리콘막과 게이트 절연막 및 게이트용 금속막을 차례로 형성하는 단계;상기 박막 트랜지스터 영역의 게이트용 금속막 상부에 박막 트랜지스터 구조를 한정하는 이중 두께를 갖는 제4 감광막 패턴을 형성하는 단계;상기 제4 감광막 패턴을 식각장벽으로 상기 게이트용 금속막을 식각하고, 동시에 상기 제4 감광막 패턴의 얇은 두께를 갖는 패턴을 제거하면서 상기 제4 감광막 패턴의 두꺼운 두께를 갖는 패턴을 소정부분 제거하여 제5 감광막 패턴을 형성하는 단계;상기 식각된 게이트용 금속막을 식각장벽으로 상기 게이트 절연막 및 비도핑된 비정질 실리콘막을 차례로 제거하여 화소 영역상의 화소전극용 도전막을 노출시키는 단계:상기 제5 감광막 패턴을 식각 장벽으로 상기 게이트용 금속막을 식각하여 게이트 전극을 형성하는 단계;상기 제5 감광막 패턴을 제거하는 단계: 및상기 단계까지의 결과물 전면에 보호막을 형성하는 단계를 포함하며,상기 제1, 제2, 제4 감광막 패턴은 하프-톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
- 삭제
- 제 1항에 있어서,상기 제4 감광막 패턴의 얇은 두께를 갖는 패턴을 제거함과 동시에 상기 제5 감광막 패턴을 형성 단계는 건식 식각을 이용하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1항에 있어서,상기 보호막 형성시 데이타 패드부의 노출을 위하여 쉐도우 프레임(shadow frame)을 이용하는 것을 더 포함하는 것을 특징으로 하는 박막 트래지스터 액정표시소자의 제조방법.
- 유리 기판을 제공하는 단계;상기 유리 기판 상부에 화소 전극용 도전막과 게이트용 금속막을 차례로 형성하는 단계;상기 게이트용 금속막 상부에 소정의 패턴을 갖는 이중 두께의 제6 감광막 패턴을 형성하는 단계;상기 제6 감광막 패턴을 식각 장벽으로 상기 게이트용 금속막을 식각하여 상기 화소 전극용 도전막을 노출시키는 단계;상기 화소 전극용 도전막을 식각하여 소정의 유리 기판을 노출시키는 단계;상기 제6 감광막 패턴을 에싱하여 두께가 얇은 감광막 패턴은 제거하면서, 두께가 두꺼운 패턴은 소정부분 남도록 하는 단계;상기 소정부분 남은 제6 감광막 패턴을 식각장벽으로 게이트용 금속막을 식각하여 화소전극, 게이트 라인 및 상기 게이트 라인에서 연장된 게이트 전극을 동시에 형성하는 단계;상기 제6 감광막 패턴을 제거한 다음, 상기 화소전극, 게이트 라인 및 게이트 전극이 형성된 기판 전면에 게이트 절연막, 비도핑된 비정질 실리콘막 및 도핑된 비정질 실리콘막을 차례로 형성하는 단계;상기 게이트 라인 및 게이트 전극상의 도핑된 비정질 실리콘막 상부에 이중 두께를 갖는 제7 감광막 패턴을 형성하는 단계;상기 제7 감광막 패턴을 식각 장벽으로 상기 도핑된 비정질 실리콘막, 비도핑된 비정질 실리콘막 및 게이트 절연막을 차례로 식각하여 상기 화소 전극을 노출시키는 단계;상기 제7 감광막 패턴을 에싱하여 상기 게이트 라인상의 감광막 패턴은 제거하면서, 상기 게이트 전극상의 감광막 패턴은 소정부분 남도록 하는 단계;상기 소정부분 남은 제7 감광막 패턴을 식각장벽으로 상기 도핑된 비정질 실리콘막과 비도핑된 비정질 실리콘막을 제거하는 단계;상기 제7 감광막 패턴을 제거하는 단계;상기 단계까지의 기판 전면상에 소오스/드레인용 금속막을 형성하는 단계;상기 소오스/드레인용 금속막을 소정부분 패터닝하여 소오스 전극 일정부분이 화소 전극과 접속된 소오스/드레인 전극을 형성함과 동시에 상기 게이트 라인, 게이트 절연막 및 소오스/드레인용 금속막으로 이루어진 스토리지 캐패시터를 형성하는 단계; 및 상기 단계까지의 결과물 전면에 보호막을 형성하는 단계를 포함하며,상기 제6, 제7 감광막 패턴은 하프-톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
- 삭제
- 제 5항에 있어서,상기 보호막 형성시 데이타 패드부의 노출을 위하여 쉐도우 프레임(shadow frame)을 이용하는 것을 더 포함하는 것을 특징으로 하는 박막 트래지스터 액정표시소자의 제조방법.
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