KR100577788B1 - 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이기판의 제조방법 - Google Patents

Abstract

본 발명은 화소전극과 데이터 라인간의 쇼트에 기인된 화소 불량을 방지할 수 있는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법은 정전기 방지 회로를 형성하기 위한 홀 형성 공정시에 데이터 라인이 형성될 부분과 화소전극 사이의 게이트 절연막 부분에 트렌치를 함께 형성시킨다. 이에 따라, 데이터 라인을 형성하기 위한 습식 식각시, 상기 트렌치 내부로 식각액이 흘러들어가는 것을 현상에 기인하여, 상기 트렌치 내부에 증착된 데이터 라인용 금속막이 완전히 식각되도록 하며, 이 결과로, 화소전극과 데이터 라인간의 쇼트가 방지되도록 하고, 그래서, 화소전극과 데이터 라인간의 쇼트에 기인된 화소 불량을 방지한다.

Description

박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법{Method for fabricating TFT array substrate of TFT-LCD}

도 1a 내지 도 1e는 종래 기술에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 공정 평면도.

도 2는 종래 기술의 문제점을 설명하기 위한 평면도.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 공정 평면도.

도 4는 도 3f의 Ⅳ-Ⅳ′선을 따라 절단하여 나타낸 단면도.

(도면의 주요 부분에 대한 부호의 설명)

11 : 유리기판 12 : 게이트 라인

13 : 에치 스톱퍼 14a : 오믹 콘택층

14b : 액티브 라인 15 : 화소전극

16 : 데이터 라인 16a : 소오스 전극

16b : 드레인 전극 20 : 박막 트랜지스터

본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 보다 상세하게는, 화소전극과 데이터 라인간의 쇼트에 의한 화소 불량을 방지할 수 있는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.

텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자 (Liquid Crystal Display : 이하, LCD)는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 매트릭스 형태로 배열된 각 화소마다 박막 트랜지스터(Thin Film Transistor : 이하, TFT)가 구비된 TFT-LCD는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점 때문에, CRT에 필적할만한 표시화면의 고화질화, 대형화 및 컬러화 등을 실현하는데 크게 기여하고 있다.

상기 TFT LCD는 일반적으로 TFT 및 화소전극이 구비된 TFT 어레이 기판과, 레드(Red), 블루(Blue) 및 그린(Green) 삼색의 컬러필터가 반복·배열된 컬러필터 기판이 소정 간격을 두고 대향하게 합착되고, 상기 기판들 사이에 액정층이 개재된 구조를 갖는다.

도 1a 내지 도 1e는 종래 기술에 따른 TFT-LCD의 TFT 어레이 기판의 제조방법을 설명하기 위한 공정 평면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 투명성 절연기판, 예를들어, 유리기판(1) 상에 게이트 라인용 금속막을 증착하고, 그런다음, 상기 게이트 라인용 금속막을 패터닝하여 게이트 라인(2)을 형성한다.

도 1b를 참조하면, 게이트 라인(2)을 포함한 유리기판(1)의 전면 상에 게이 트 절연막(도시안됨)을 형성하고, 상기 게이트 절연막 상에 채널층용 비정질 실리콘층(도시안됨)과 오믹 콘택층용 비정질 실리콘층(도시안됨)을 차례로 증착한다. 여기서, 상기 오믹 콘택층용 비정질 실리콘층은 도핑된 비정질 실리콘층으로 형성하며, 상기 채널층용 비정질 실리콘층은 도핑되지 않은 비정질 실리콘층으로 형성한다. 계속해서, 상기 오믹 콘택층용 비정질 실리콘층 상에 절연막, 예를들어, 실리콘 질화막을 증착하고, 그런다음, 상기 실리콘 질화막을 패터닝하여 에치 스톱퍼(3)를 형성한다.

도 1c를 참조하면, 오믹 콘택층용 비정질 실리콘층과 채널층용 비정질 실리콘층을 동시에 패터닝하여 오믹 콘택층(4a) 및 채널층(도시안됨)을 형성한다. 이때, 상기 오믹 콘택층(4a) 및 채널층을 형성하기 위한 패터닝시에는, 후속 공정의 안정성, 즉, 단차를 고려하여, 데이터 라인이 형성될 부분에도 오믹 콘택층용 비정질 실리콘층과 채널층용 비정질 실리콘층이 잔류되도록 한다. 여기서, 상기 데이터 라인이 형성될 부분에 잔류된 오믹 콘택층용 비정질 실리콘층 및 채널층용 비정질 실리콘층은, 통상, 액티브 라인(4b)이라 칭한다.

도 1d를 참조하면, 상기 결과물 상에 투명 금속막, 예를들어, ITO(Indium Tin Oxide) 금속막을 증착하고, 상기 ITO 금속막을 패터닝하여 화소 영역에 해당하는 부분에 화소전극(5)을 형성한다.

도 1e를 참조하면, 상기 결과물 상에 소정의 금속막을 증착하고, 그런다음, 상기 금속막을 패터닝하여, 소오스/드레인 전극(6a, 6b)을 포함한 데이터 라인(6)을 형성한다. 이 결과, 게이트 라인(2)과 데이터 라인(6)의 교차부에는 스위칭 소 자, 즉, TFT(10)가 형성된다.

이후, 도시하지는 않았으나, 상기 결과물 상에 보호막을 증착하고, 상기 보호막을 패터닝하여 상기 TFT(10) 상부에만 상기 보호막이 잔류되도록 함으로써, TFT-LCD의 TFT 어레이 기판을 완성한다.

그러나, 상기와 같은 종래의 TFT 어레이 기판의 제조방법은, 예를들어, 14인치 이하의 화면 크기를 갖는 TFT-LCD의 제조시에는 별 문제가 없지만, 14인치 이상의 대화면 TFT-LCD의 제조시에는 화소전극을 형성하기 위한 ITO 금속막의 패터닝 불량, 또는, 데이터 라인을 형성하기 위한 금속막의 패터닝 불량이 발생됨에 따라, 도 2에 도시된 바와 같이, 화소전극(5)과 데이터 라인(6)간의 쇼트가 일어나게 됨으로써, 결과적으로, 화소 불량이 초래되는 문제점이 있다.

한편, 종래에는 화소전극과 데이터 라인간의 쇼트에 기인된 화소 불량을 방지하기 위하여 레이저를 이용한 리페어 공정을 수행하고 있으나, 이 방법은 별도의 설비 투자를 필요로 하고, 특히, 공정 시간이 증가되는 것에 기인하여 생산성이 저하되는 문제점이 있으며, 아울러, 리페어시에 발생되는 파편으로 인하여 또 다른 불량이 야기되는 문제점이 있다.

또한, 습식 식각 공정을 이용한 보호막의 패터닝시에, 상기 화소전극과 데이터 라인 사이의 쇼트를 제거하는 방법도 수행되고는 있으나, 이 방법은 식각 공정이 반복적으로 수행되는 것에 의해 공정 시간이 증가될 뿐만 아니라, 그 신뢰성이 보장되지 않는 문제점이 있다.

따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 별도의 추가 공정없이 화소전극과 데이터 라인간의 쇼트에 의한 화소 불량을 방지할 수 있는 TFT-LCD의 TFT 어레이 기판의 제조방법을 제공하는데, 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 TFT-LCD의 TFT 어레이 기판의 제조방법은, 투명성 절연기판 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮도록 상기 투명성 절연기판 상에 게이트 절연막, 채널층용 비정질 실리콘층 및 에치 스톱퍼용 절연막을 차례로 증착하는 단계; 상기 에치 스톱퍼용 절연막을 패터닝하여 에치 스톱퍼를 형성하는 단계; 상기 채널층용 비정질 실리콘층 상에 오믹 콘택층용 비정질 실리콘층을 증착하고 상기 오믹 콘택층용 비정질 실리콘층과 채널층용 비정질 실리콘층을 패터닝하여 오믹 콘택층 및 채널층과 액티브 라인을 형성하는 단계; 화소 영역에 해당하는 상기 게이트 절연막 부분 상에 화소전극을 형성하는 단계; 상기 결과물 상에 데이터 라인용 금속막을 증착하는 단계; 상기 게이트 라인과 데이터 라인의 교차부에 박막 트랜지스터가 형성되도록 상기 금속막을 상기 화소전극과 접촉되도록 습식 식각하여 상기 오믹 콘택층 및 액티브 라인 상에 각각 소오스/드레인 전극과 데이터 라인을 형성하는 단계; 및 상기 박막 트랜지스터 상에 보호막을 형성하는 단계를 포함하는 TFT-LCD의 TFT 어레이 기판의 제조방법에 있어서, 상기 화소전극을 형성하는 단계와, 상기 소오스/드레인 전극과 데이터 라인을 형성하는 단계 사이에, 상기 화소전극과 액티브 라인 사이의 상기 게이트 절연막 부분에 트렌치를 형성하는 단계를 더 포함하여 이루어지며, 상기 데이터 라인을 형성하기 위한 습식 식각시, 상기 트렌치 내에 침투되는 식각액에 의해 상기 트렌치 내에 증착된 데이터 라인용 금속막이 식각되는 것을 특징으로 한다.

본 발명에 따르면, 정전기 방지 회로를 구성하기 위한 공정시, 액티브 라인과 화소전극 사이에 트렌치를 형성시킴으로써, 후속의 데이터 라인의 형성시에 상기 트렌치 내에 증착된 데이터 라인용 금속막, 또는, ITO 금속막이 식각액에 의해 용이하게 식각되도록 할 수 있으며, 이에 따라, 화소전극과 데이터 라인간의 쇼트를 방지할 수 있고, 그래서, 상기 화소전극과 데이터 라인간의 쇼트에 의한 화소 불량을 방지할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 TFT 어레이 기판의 제조방법을 설명하기 위한 공정 평면도이다.

도 3a를 참조하면, 유리기판(11)과 같은 투명성 절연기판 상에 게이트 라인용 금속막을 증착하고, 그런다음, 상기 게이트 라인용 금속막을 패터닝하여 게이트 라인(12)을 형성한다.

도 3b를 참조하면, 게이트 라인(12)을 포함한 유리기판(11)의 전면 상에 게이트 절연막(도시되지 않음)을 형성하고, 상기 게이트 절연막 상에 도핑되지 않은 비정질 실리콘층(도시되지 않음)과 실리콘 질화막(도시되지 않음)을 증착한다. 그리고, 상기 실리콘 질화막을 패터닝하여 에치 스톱퍼(13)를 형성한다. 상기에서 도핑되지 않은 비정질 실리콘층은 채널층을 형성하기 위한 층이다.
그리고, 도핑되지 않은 비정질 실리콘층 상에 에치 스톱퍼(13)를 덮도록 도핑된 비정질 실리콘층(도시안됨)을 증착한다. 여기서, 도핑된 비정질 실리콘층은 오믹 콘택층을 형성하기 위한 층이다.

도 3c를 참조하면, 도핑된 비정질 실리콘층과 도핑되지 않은 비정질 실리콘층을 패터닝하여 오믹 콘택층(14a) 및 채널층(도시되지 않음)을 형성하고, 동시에, 데이터 라인이 형성될 게이트 절연막 부분 상에 액티브 라인(14b)을 형성한다. 여기서, 상기 액티브 라인(14b)은 표면 단차에 기인하여 후속 공정, 즉, 데이터 라인의 형성시에 유발될 수 있는 상기 데이터 라인의 단락을 방지하기 위하여 형성되는 것으로서, 전술한 바와 같이, 도핑된 비정질 실리콘층과 비도핑된 비정질 실리콘층의 적층 구조로 형성된다.

도 3d를 참조하면, 상기 결과물 상에 ITO와 같은 투명 금속막을 증착하고, 상기 ITO 금속막을 패터닝하여 화소 영역에 해당하는 게이트 절연막 부분 상에 화소전극(15)을 형성한다.

도 3e를 참조하면, 데이터 라인이 형성될 게이트 절연막 부분을 제외한, 액티브 라인(14b)과 화소전극(15) 사이의 게이트 절연막 부분에 상기 액티브 라인(14b)에 인접된 상기 화소전극(15)의 가장자리 부분의 길이 보다 더 긴 길이로 트렌치(17)를 형성한다. 여기서, 상기 트렌치(17)는 게이트 라인(12)의 단부에 구비시키는 정전기 방지 회로(도시되지 않음)의 형성시, 동시에 형성시킨다. 즉, 통상의 정전기 방지 회로의 형성시에는 게이트 라인 상부의 게이트 절연막 부분을 제거하는 홀 형성 공정을 수행하게 되며, 상기 홀 형성 공정은 화소 영역에 대해서는 수행되지 않는다. 그러나, 본 발명의 실시예에서는, 단지, 노광용 마스크의 수정만으로 상기 정전기 방지 회로가 형성되는 게이트 절연막 부분은 물론, 상기 액티브 라인(14b) 및 화소전극(15) 사이의 게이트 절연막 부분도 함께 식각되도록 함으로써, 상기 액티브 라인(14b)과 화소전극(15) 사이에 트렌치(17)가 형성되도록 한다. 이때, 상기 트렌치(17)의 형성 중에는 화소전극(15)의 형태 불량으로 인한 트렌치 부위의 데이터 라인(14b)과 화소전극(15) 사이의 쇼트가 일부 제거된다.

도 3f를 참조하면, 상기 결과물 상에 데이터 라인용 금속막을 증착하고, 그런다음, 상기 데이터 라인용 금속막을 화소전극(15)과 접촉되게 패터닝하여 소오스/드레인 전극(16a, 16b)을 포함한 데이터 라인(16)을 형성한다. 이 결과, 게이트 라인(12)과 데이터 라인(16)의 교차부에 TFT(20)가 형성된다.

상기에서, 데이터 라인(16)을 형성하기 위한 패터닝 공정은, 통상, 습식 식각 공정을 통해서 이루어지는데, 이때, 상기 데이터 라인(16)이 형성될 부분과 화소전극(15) 사이에는 트렌치(17)가 형성되어 있고, 상기 습식 식각시에 이용되는 식각액은 단차가 발생된 부분, 즉, 트렌치(17) 내에 흘러들어가 상기 트렌치(17) 내에 증착된 데이터 라인용 금속막이 식각되기 때문에, 상기 화소전극(15)과 상기 데이터 라인(16)간의 쇼트는 일어나지 않으며, 그래서, 상기 화소전극(15)과 상기 데이터 라인(16)간의 쇼트에 의한 화소 불량은 방지된다.

또한, 종래에는 레이저 리페어 공정과 같은 별도의 공정을 추가하여, 화소전극(15)과 데이터 라인(16)간의 쇼트를 방지하지만, 전술한 바와 같이, 본 발명의 실시예에서는 정전기 방지 회로를 구성하기 위한 공정시에, 트렌치를 동시에 형성 시키기 때문에, 별도의 공정 추가 없이도, 용이하게 화소전극과 데이터 라인간의 쇼트를 방지할 수 있다.

도 4는 도 3f의 Ⅳ-Ⅳ′선을 따라 절단하여 나타낸 단면도이다. 도시된 바와 같이, 액티브 라인(14b)과 화소전극(15) 사이에 트렌치(17)를 구비시킨 것에 기인하여, 데이터 라인(16)을 형성하기 위한 습식 식각시, 상기 트렌치(17)에 의한 단차 때문에, 상기 트렌치(17) 내부로 식각액이 흘러들어가는 것에 의해 화소전극(15)과 데이터 라인(16)간의 쇼트는 일어나지 않는다. 따라서, 상기 화소전극(15)과 데이터 라인(16)간의 쇼트에 기인된 화소 불량은 일어나지 않으며, 그래서, 화면 품위의 저하를 방지할 수 있게 된다.

이상에서와 같이, 본 발명은 별도의 추가 공정없이, 단지, 화소전극과 데이터 라인 사이 영역에 트렌치를 형성하는 것에 의해 매우 용이하게 화소전극과 데이터 라인간의 쇼트가 일어나는 것을 방지할 수 있으며, 이에 따라, 화소 불량에 기인된 화면 품위의 저하를 방지할 수 있고, 그래서, 화소 불량을 방지할 수 있는 것에 기인하여, 화면 품위 및 제조수율을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

1. 투명성 절연기판 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮도록 상기 투명성 절연기판 상에 게이트 절연막, 채널층용 비정질 실리콘층 및 에치 스톱퍼용 절연막을 차례로 증착하는 단계; 상기 에치 스톱퍼용 절연막을 패터닝하여 에치 스톱퍼를 형성하는 단계; 상기 채널층용 비정질 실리콘층 상에 오믹 콘택층용 비정질 실리콘층을 증착하고 상기 오믹 콘택층용 비정질 실리콘층과 채널층용 비정질 실리콘층을 패터닝하여 오믹 콘택층 및 채널층과 액티브 라인을 형성하는 단계; 화소 영역에 해당하는 상기 게이트 절연막 부분 상에 화소전극을 형성하는 단계; 상기 결과물 상에 데이터 라인용 금속막을 증착하는 단계; 상기 게이트 라인과 데이터 라인의 교차부에 박막 트랜지스터가 형성되도록 상기 금속막을 상기 화소전극과 접촉되도록 습식 식각하여 상기 오믹 콘택층 및 액티브 라인 상에 각각 소오스/드레인 전극과 데이터 라인을 형성하는 단계; 및 상기 박막 트랜지스터 상에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법에 있어서,

   상기 화소전극을 형성하는 단계와, 상기 소오스/드레인 전극과 데이터 라인을 형성하는 단계 사이에, 상기 화소전극과 액티브 라인 사이의 상기 게이트 절연막 부분에 트렌치를 형성하는 단계를 더 포함하여 이루어지며,

   상기 데이터 라인을 형성하기 위한 습식 식각시, 상기 트렌치 내에 침투되는 식각액에 의해 상기 트렌치 내에 증착된 데이터 라인용 금속막이 식각되는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법.
2. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,

   상기 게이트 라인의 단부에 형성시키는 정전기 방지 회로의 형성시에 동시에 수행하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법.
3. 제 1 항에 있어서, 상기 트렌치는,

   상기 액티브 라인에 인접된 상기 화소전극의 가장자리 부분의 길이 보다 더 긴 길이로 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판의 제조방법.

Images