KR20000003756A - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 액정 표시 소자에 관한 것으로, 보다 상세하게는, 스텝 커버리지를 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터는 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 패턴의 형태로 형성된 반도체층; 및 상기 반도체층의 일측 및 타측 상에 소정 간격 이격되어 형성된 소오스 전극 및 드레인 전극을 포함해서 이루어진 박막 트랜지스터로서, 상기 게이트 전극은 2층 구조이며, 상층이 하층 보다 작은 폭으로 형성되고, 상기 상층 및 하층 게이트 전극들의 양측면이 테이퍼 형태로된 것을 특징으로 하며, 이러한 게이트 전극은 절연기판 상에 제1게이트용 금속막을 증착시키는 공정과, 상기 제1게이트용 금속막 상에 그 보다는 식각 속도가 빠르게 되는 조건으로 제2게이트용 금속막을 증착시키는 공정, 및 상기 제2 및 제1게이트용 금속막들을 동일한 식각 조건으로 동시에 식각하는 공정을 통해 형성한다.
Description
본 발명은 박막 트랜지스터 액정 표시 소자에 관한 것으로, 보다 상세하게는, 스텝 커버리지를 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등에 이용되는 액정표시소자(Liquid Crystal Display : 이하, LCD)는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 매트릭스 형태로 배열된 각 화소에 박막 트랜지스터(Thin Film Transistor : 이하, TFT)가 구비되는 TFT LCD는 고속 응답 특성을 갖는 잇점과 높은 화소수에 적합하다는 잇점 때문에 화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
도 1 은 종래 TFT를 도시한 도면으로서, 도시된 바와 같이, 절연기판(1), 예를들어, 유리기판 상에 게이트 전극(2)이 형성되어 있으며, 이때, 게이트 전극(2)은 게이트용 금속막의 증착 및 패터닝 공정을 통해 형성된다. 이어서, 절연기판(1) 전면 상에는 상기 게이트 전극(2)이 덮혀지도록 게이트 절연막(4)이 형성된다.
다음으로, 게이트 절연막(4) 상에는 불순물이 도핑되지 않은 비정질실리콘막으로된 반도체층(6)이 형성되어 있으며, 반도체층(6)의 중심부 상에는 에치 스톱퍼(8)가 형성되어 있고, 에치 스톱퍼(8)를 포함한 반도체층(6)은 불순물이 도핑된 비정질실리콘으로된 오믹층(10)에 의해 피복되어 있다. 그리고, 오믹층(10)의 일측 및 타측 상에는 소오스/드레인 전극(12a, 12b)이 인접하는 게이트 절연막(4) 부분까지 연장하도록 형성되어 있다.
상기에서, 에치 스톱퍼(8)는 소오스/드레인용 금속막의 식각시에 상기 반도체층(6)이 손상되는 것을 방지하기 위하여 형성되며, 오믹층(10)은 반도체층(6)과 소오스/드레인 전극(12a, 12b)간의 접촉성을 향상시키기 위하여 형성된다.
한편, 도시된 바와 같이, 에치 스톱퍼(8)의 상부면를 덮고 있는 오믹층(10) 부분은 상기 소오스/드레인용 금속막의 식각시에 제거된다.
그러나, 상기와 같은 종래의 TFT는 게이트용 금속막의 패터닝시에 상기 게이트 전극의 가장자리 부분에서의 테이퍼 각(Taper Angle)에 대한 제어가 어려운 것으로 인하여 패터닝된 게이트 전극의 가장자리면은 거의 수직 형태가 되는데, 이는 하부층의 단차에 기인하여 이후에 소오스/드레인 전극의 형성시에 소오스/드레인용 금속막의 스텝 커버리지 불량이 발생될 수 있기 때문에 결과적으로는 소오스/드레인 전극의 단선이 발생시키게 되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소오스/드레인용 금속막의 스텝 커버리지를 향상시킬 수 있는 TFT를 제공하는데, 그 목적이 있다.
또한, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소오스/드레인용 금속막의 스텝 커버리지를 향상시킬 수 있는 TFT의 제조방법을 제공하는데, 그 다른 목적이 있다.
도 1 은 종래 기술에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 절연기판 22a : 제1게이트용 금속막
22b : 제2게이트용 금속막 23 : 게이트 전극
24 : 게이트 절연막 26 : 반도체층
28 : 에치 스톱퍼 30 : 오믹층
32a : 소오스 전극 32b : 드레인 전극
상기와 같은 목적을 달성하기 위한 본 발명의 TFT는, 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 패턴의 형태로 형성된 반도체층; 및 상기 반도체층의 일측 및 타측 상에 소정 간격 이격되어 형성된 소오스 전극 및 드레인 전극을 포함해서 이루어진 TFT로서, 상기 게이트 전극은 2층 구조이며, 상층이 하층 보다 작은 폭으로 형성되고, 상기 상층 및 하층 게이트 전극들의 양측면이 테이퍼 형태로된 것을 특징으로 한다.
또한, 상기와 같은 다른 목적을 달성하기 위한 본 발명의 TFT의 제조방법은 절연기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 절연기판 전면 상에 게이트 절연막을 도포하는 단계; 상기 게이트 절연막 상에 패턴의 형태로 반도체층을 형성하는 단계; 상기 반도체층의 일측 상부면으로부터 인접된 게이트 절연막의 상부면까지 연장되는 소오스 전극과, 상기 반도체층의 타측 상부면으로부터 인접된 게이트 절연막 상부면까지 연장되는 드레인 전극을 형성하는 단계를 포함해서 이루어지는 TFT의 제조방법으로서, 상기 게이트 전극을 형성하는 단계는 상기 절연기판 상에 제1게이트용 금속막을 증착시키는 단계; 상기 제1게이트용 금속막 상에 상기 제1게이트용 금속막 보다는 식각 속도가 빠르게 되는 조건으로 제2게이트용 금속막을 증착시키는 단계; 및 상기 제2 및 제1게이트용 금속막들을 동일한 식각 조건으로 동시에 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 게이트 전극을 2층 구조로 형성하되, 상층 금속막을 하층 금속막 보다 식각 속도가 빠른 조건으로 형성함으로써, 게이트 전극의 형태를 사다리꼴 모양으로 제작할 수 있으며, 이에 따라, 이후에 증착되는 소오스/드레인용 금속막의 스텝 커버리지를 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 TFT의 제조방법을 설명하기 위한 일련의 공정 단면도이다.
먼저, 도 2a 에 도시된 바와 같이, 절연기판(20) 상에 서로 다른 식각 속도를 갖도록 하는 스퍼터링 조건으로 동일한 재질의 제1 및 제2게이트용 금속막들(22a, 22b)을 순착적으로 증착한다. 이때, 상기한 스퍼터링 조건은 하층에 배치되는 된 제1게이트용 금속막(22a)이 상층에 배치되는 제2게이트용 금속막(22b) 보다 식각 속도가 빠르게 되는 조건으로 한다.
그런 다음, 도 2b 에 도시된 바와 같이, 상기 제2 및 제1게이트용 금속막(22b, 22a)을 동일한 식각 조건으로 동시에 식각하여 절연기판(20) 상에 2층 구조의 게이트 전극(23)을 형성한다. 여기서, 제2게이트용 금속막(22b)은 제1게이트용 금속막(22a) 보다 식각 속도가 빠르기 때문에 동일한 식각 조건하에서 식각 공정을 실시할 경우, 도시된 바와 같이, 잔류된 제2게이트용 금속막(22b)의 폭은 잔류된 제1게이트용 금속막(22a)의 폭 보다 작게 되며, 아울러, 제2 및 제1게이트용 금속막들의 양측면들이 테이퍼 형태로되기 때문에, 결과적으로는, 게이트 전극(23)의 형상은 사다리꼴 모양으로 된다.
따라서, 게이트 전극의 가장자리면이 수직인 형태가 아닌 사선의 형태로되기 때문에 이후에 실시되는 소오스/드레인용 금속막의 증착시에 그의 스텝 커버리지를 향상시킬 수 있게 된다.
계속해서, 도 2c 에 도시된 바와 같이, 게이트 전극(23)이 형성된 절연기판(20) 전면 상에 상기 게이트 전극(23)이 덮혀지도록 게이트 절연막(24)을 형성한다. 여기서, 게이트 절연막(24)은 SiO2막 또는 SiNX막의 단일막 또는 이들의 혼합막으로 형성한다.
그런 다음, 공지된 TFT의 제조 공정에 따라 게이트 절연막(24) 상에 패턴의 형태로 불순물이 도핑되지 않은 비정질실리콘층으로된 반도체층(26)을 형성하고, 아울러, 반도체층(26)의 중심부 상에는 SiNX막으로된 에치 스톱퍼(28)를 형성하며, 에치 스톱퍼(28) 및 반도체층(26)을 피복하는 오믹층(30)을 형성한다.
그리고 나서, 전체 상부에 소오스/드레인 전극용 금속막을 소정 두께로 증착한 후, 이를 패터닝하여 소오스 전극(32a) 및 드레인 전극(32b)을 형성한다.
상기에서, 소오스/드레인 전극의 형성시에는 하부층의 형태가 사다리꼴 모양이기 때문에, 앞서 언급한 바와 같이 소오스/드레인 금속막의 스텝 커버리지가 향상되며, 이에 따라, 소오스/드레인 전극의 단선과 같은 결함은 발생되지 않는다.
한편, 게이트 전극의 형성시에 제1 및 제2게이트용 금속막(22a, 22b)은 소오스/드레인용 금속막의 스텝 커버리지가 더욱 향상될 수 있도록 그 두께를 가능한 얇게 증착시키는 것이 바람직하다.
이상에서와 같이, 본 발명은 게이트 전극을 2층 구조로 형성하되, 서로 다른 식각 속도를 갖게 하는 스퍼터링 조건으로 동일 재질의 게이트용 금속막들을 적층시킨 후, 이들을 동일한 식각 조건으로 동시에 식각함으로써, 상층 금속막의 폭이 하층 금속막의 폭 보다 작은 폭이 되는 게이트 전극을 형성할 수 있으며, 이에 따라, 이후에 증착되는 소오스/드레인용 금속막의 스텝 커버리지를 향상시킬 수 있게 되어 소오스/드레인 전극의 단선이 발생되는 것을 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 상에 패턴의 형태로 형성된 반도체층; 및 상기 반도체층의 일측 및 타측 상에 소정 간격 이격되어 형성된 소오스 전극 및 드레인 전극을 포함해서 이루어진 박막 트랜지스터로서,상기 게이트 전극은 2층 구조이며, 상층이 하층 보다 작은 폭으로 형성되고, 상기 상층 및 하층 게이트 전극들의 양측면이 테이퍼 형태로된 것을 특징으로 하는 박막 트랜지스터.
- 절연기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 절연기판 전면 상에 게이트 절연막을 도포하는 단계; 상기 게이트 절연막 상에 패턴의 형태로 반도체층을 형성하는 단계; 상기 반도체층의 일측 상부면으로부터 인접된 게이트 절연막의 상부면까지 연장되는 소오스 전극과, 상기 반도체층의 타측 상부면으로부터 인접된 게이트 절연막 상부면까지 연장되는 드레인 전극을 형성하는 단계를 포함해서 이루어지는 박막 트랜지스터의 제조방법으로서,상기 게이트 전극을 형성하는 단계는 상기 절연기판 상에 제1게이트용 금속막을 증착시키는 단계; 상기 제1게이트용 금속막 상에 상기 제1게이트용 금속막 보다는 식각 속도가 빠르게 되는 조건으로 제2게이트용 금속막을 증착시키는 단계; 및, 상기 제2 및 제1게이트용 금속막들을 동일한 식각 조건으로 동시에 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 게이트 전극은 상층 게이트용 금속막의 폭이 하층 게이트용 금속막의 폭보다 작은 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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