KR100195253B1 - 다결정실리콘-박막트랜지스터의 제조방법 - Google Patents
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Abstract
다결정실리콘-TFT의 제조방법을 개시한다. 이 제조방법은, 유리기판상에 질화막과 비정질실리콘층을 연속적으로 형성하는데 그 특징이 있으며, 이는 종래 발생되던 부분적인 산화막 생성과 강한 스트레스에 의한 결함을 제거할 수 있는 이점을 가진다.
Description
본 발명은 박막트랜지스터(TFT:Thin Film Transistor)의 제조방법에 관한 것으로, 특히 다결정실리콘(polycrystalline silicon)-TFT의 제조방법에 관한 것이다.
화상정보시대에서 정보전달의 주 매개체인 표시장치의 퍼스널(personal)화, 스페이스(space) 절약화의 요구에 부응하여 지금까지 표시장치의 주종이었던 거대한 음극선관 (CRT:Cathode-Ray Tube)을 대신하여 LCD, PDP(Plasma Display Panel), EL(Electro-Luminescence)등 각종 평판 표시장치가 개발되어 왔다. 그 중에서도 특히 LCD는 전기장에 의하여 분자의 배열이 변화하는 액정의 광학적 성질을 이용하는 액정기술과 반도체기술을 융합한 표시장치로서 평판 표시장치의 대명사로 불리고 있다.
이러한 LCD의 스위칭소자로 TFT를 주로 사용하게 되는데, 이 TFT를 구성하는 여러가지의 물질층중 트랜지스터의 채널 기능을 수행하는 반도체층의 구성물질이 예컨대 비정질 실리콘인지 혹은 다결정실리콘인지에 따라 상기 TFT를 비정질 실리콘-TFT 혹은 다결정실리콘-TFT로 구분한다. 이 중에서 다결정실리콘-TFT의 제조에 있어서, 상기 반도체층의 두께는 대략 500Å 정도인데 이 두께는 너무 얇아서 배선형성을 위한 콘택 홀(contact hole) 형성시 절연막(게이트절연막 및 층간절연막)과 함께 식각되어 없어질 가능성이 매우 높다. 이에 따라 상기한 문제를 방지하기 위하여 버퍼층(buffer layer; 혹은 보강층 이라고도 칭함)을 사용하게 되는데, 이와같은 버퍼층을 구비한 다결정실리콘-TFT의 제조방법을 도 1a 내지 도 1f의 공정순서도를 참조하면서 아래에 설명하기로 한다.
도 1a는 질화막(10) 및 버퍼층 패턴(B)의 형성공정을 도시한 것으로, 먼저 유리기판(100)상에 소정두께의 질화막 (10)을 형성하고, 이 질화막(10)위에 버퍼층을 소정두께 증착한 후 패터닝함으로써 도시된 바와 같은 버퍼층 패턴(B)을 형성한다. 여기서, 상기 질화막(10)은, 후속되는 공정에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 비정질실리콘층을 증착하여 다결정실리콘의 반도체층을 형성하는 경우, 상기 PECVD법으로 증착된 비정질실리콘층내에 수소가 함유되어 있어서 상기 비정질실리콘층에 대해 레이저 어닐링(laser annealing)을 통한 결정화의 진행이 방해를 받게 되는데, 이 결정화 진행의 방해를 제거하기 위한 역할로 사용된다.
도 1b는 제1반도체층(20)의 형성공정을 도시한 것으로, 상기 버퍼층(B)이 형성된 결과물 전면에 제1반도체층(20) 예컨대 비정질실리콘을 PECVD법으로 소정두께 형성한다.
도 1c는 결정화 공정을 도시한 것으로, 상기 제1반도체층 즉 비정질실리콘층 전면에 대하여 레이저 어닐링을 소정의 공정 조건하에서 실시함으로써, 결정화된 다결정실리콘층, 즉 제2반도체층(20')을 형성한다.
도 1d는 게이트절연막(30) 및 게이트전극(40)의 형성공정을 도시한 것으로 먼저 상기 제2반도체층(20')위에 게이트절연막(30) 예컨대 산화막을 소정두께 형성하고, 이 게이트절연막(30)위에 제3반도체층 예컨대 불순물이 도핑된 다결정실리콘을 침적한 후 패터닝함으로써 도시된 바와 같은 게이트전극(40)을 형성한다.
도 1e는 소오스전극(S) 및 드레인전극(D)의 형성공정을 도시한 것으로, 상기 게이트전극(40)이 형성된 결과물 전면에 상기 게이트전극(40)을 이온주입 마스크로 사용하여 제1전도형 예컨대 N+형의 도펀트(dopant)를 이온주입함으로써, 도시된 바와 같이 상기 제2반도체층(20')에 N+형 불순물영역으로 이루어지는 소오스전극(S) 및 드레인전극(D)을 형성한다.
도 1f는 층간절연막(50), 게이트라인(GL) 및 금속라인(ML)의 형성공정을 도시한 것으로, 먼저 상기 소오스전극(S) 및 드레인전극(D)이 형성된 결과물 전면에 층간절연막(50)을 소정두께 형성하고, 이 층간절연막(50)위에 소정의 사진공정을 통해 포토레지스트 패턴(도시하지 않음)을 형성한 후, 이 패턴을 적용하여 상기 게이트전극(40), 소오스전극(S) 및 드레인전극(D)의 일부분이 노출되도록 식각공정을 실시한다. 계속해서, 상기 포토레지스트 패턴을 제거한 후 결과물 전면에 금속층 예컨대 알루미늄을 소정두께 형성하여 패터닝함으로써, 상기 게이트전극(40)과 연결되는 게이트라인(GL)을, 상기 소오스전극(S) 및 드레인전극(D)과 연결되는 금속라인(ML)을 각각 형성하여 다결정실리콘-TFT를 완성한다.
상술한 바와 같은 종래 다결정실리콘-TFT의 제조방법은, 유리기판상에 질화막을 먼저 형성한 후, 버퍼층과 PECVD법으로 증착된 비정질실리콘층을 차례로 형성하는데, 이때 상기 질화막과 비정질실리콘층이 챔버(chamber)내에서 연속적으로 형성되지 않고 버퍼층을 형성한 후에 형성됨으로써 부분적 산화막 생성과 강한 스트레스(stress)에 의해 결함이 발생되는 문제점이 있다.
본 발명이 이루고자 하는 기술적과제는, 챔버내에서 질화막과 비정질실리콘을 연속적으로 증착함으로써 종래 발생되던 결함을 제거할 수 있는 다결정실리콘-TFT의 제조방법을 제공하는 것이다.
도 1a 내지 도 1f는 종래 다결정실리콘-TFT의 제조방법을 나타낸 공정순서도이다.
도 2a 내지 도 2f는 본 발명에 따른 다결정실리콘-TFT의 제조방법을 나타낸 공정순서도이다.
도면의 주요부분에 대한 부호의 설명
100...유리기판 10...질화막
20...비정질실리콘층 20'...다결정실리콘층
B...버퍼층 패턴 30...게이트절연막
40...게이트전극 50...층간절연막
S...소오스전극 D...드레인전극
GL...게이트라인
상기 기술적과제를 이루기 위하여 본 발명에 의한 다결정 실리콘-TFT의 제조방법은, 유리기판상에 질화막과 비정질실리콘층을 연속적으로 형성하는 단계와, 상기 비정질실리콘층위에 버퍼층 패턴을 형성하는 단계와, 결과물 전면에 대하여 결정화 공정을 실시하여 다결정실리콘층을 형성하는 단계와, 결과물 전면에 게이트절연막을 형성한 후, 게이트전극을 형성하는 단계와, 상기 게이트전극을 이온주입 마스크로 사용하여, 상기 다결정실리콘층의 일부분에 소오스전극 및 드레인전극을 형성하는 단계와, 결과물 전면에 층간절연막을 형성한 후, 게이트라인 및 금속라인을 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 다결정실리콘-TFT의 제조방법을 나타낸 공정순서도로, 상기 도 1a 내지 도 1f와 동일 부분에 대하여는 동일한 도면부호를 부여하고, 그 설명은 생략하기로 한다.
도 2a는 질화막(10) 및 제1반도체층(20)의 형성공정을 도시한 것으로, 먼저 유리기판(100)상에 소정두께의 질화막 (10)을 형성하고, 이 질화막(10)위에 제1반도체층(20) 예컨대 비정질실리콘을 PECVD법으로 소정두께 형성한다. 이때, 상기 질화막(10) 및 비정질실리콘층(20)은 동일 챔버내에서 연속적으로 형성됨으로써 종래 문제되던 결함이 발생하지 않는다.
도 2b는 버퍼층 패턴(B)의 형성공정을 도시한 것으로, 상기 비정질실리콘층(20)위에 버퍼층 예컨대 ITO(Indium Tin Oxide)막과 같은 투명도전막을 소정두께 증착한 후 패터닝함으로써 도시된 바와 같은 버퍼층 패턴(B)을 형성한다. 이때, 상기 도 2b에 도시하지는 않았지만, 상기 버퍼층의 재질을 ITO막과 같은 투명도전막을 사용할 경우에는 스토리지 캐패시터의 하부전극을 동시에 형성할 수 있다.
도 2c는 결정화 공정을 도시한 것으로, 상기 도 2b 공정 후 결과물 전면에 대하여 레이저 어닐링을 소정의 공정 조건하에서 실시함으로써, 결정화된 다결정실리콘층, 즉 제2반도체층(20')을 형성한다. 이때, 상기 도 2b의 공정에서 버퍼층의 재질로 ITO막과 같은 투명도전막을 사용하였으므로 레이저 어닐링시에 버퍼층의 아래에 위치한 비정질실리콘층도 결정화가 이루어지게 된다. 한편, 결정화를 위한 상기 레이저 어닐링 공정은, 상기 도 2a의 비정질실리콘층(20)의 형성 후 실시할 수도 있다.
도 2d는 게이트절연막(30) 및 게이트전극(40)의 형성공정을 도시한 것으로, 먼저 상기 제2반도체층(20')위에 게이트절연막(30) 예컨대 산화막을 소정두께 형성하고, 이 게이트절연막(30)위에 제1도전층 예컨대 알루미늄을 소정두께 형성한 후 패터닝함으로써 도시된 바와 같은 게이트전극(40)을 형성한다.
도 2e는 소오스전극(S) 및 드레인전극(D)의 형성공정을 도시한 것으로, 상기 게이트전극(40)이 형성된 결과물 전면에 상기 게이트전극(40)을 이온주입 마스크로 사용하여 제1전도형 예컨대 N+형의 도펀트를 이온주입함으로써, 도시된 바와 같이 상기 제2반도체층(20')에 N+형 불순물영역으로 이루어지는 소오스전극(S) 및 드레인전극(D)을 형성한다.
도 2f는 층간절연막(50), 게이트라인(GL) 및 금속라인(ML)의 형성공정을 도시한 것으로, 먼저 상기 소오스전극(S) 및 드레인전극(D)이 형성된 결과물 전면에 층간절연막(50)을 소정두께 형성하고, 이 층간절연막(50)위에 소정의 사진공정을 통해 포토레지스트 패턴(도시하지 않음)을 형성한 후, 이 패턴을 적용하여 상기 게이트전극(40), 소오스전극(S) 및 드레인전극(D)과 연결되는 버퍼층 패턴(B)의 일부분이 노출되도록 식각공정을 실시한다. 계속해서, 상기 포토레지스트 패턴을 제거한 후 결과물 전면에 금속층 예컨대 알루미늄을 소정두께 형성하여 패터닝함으로써, 상기 게이트전극(40)과 연결되는 게이트라인(GL)을, 상기 소오스전극(S) 및 드레인전극(D)과 연결되는 버퍼층 패턴(B)의 일부분과 연결되는 금속라인(ML)을 각각 형성하여 다결정실리콘-TFT를 완성한다.
이상에서 살펴본 바와 같이 본 발명에 의한 다결정실리콘- TFT의 제조방법에 의하면, 유리기판위에 질화막과 비정질 실리콘층을 동일한 챔버내에서 연속적으로 증착함으로써, 종래 상기 두 층들이 연속적으로 형성되지 않아 발생하던 부분적 산화막의 생성과 강한 스트레스에 의한 결함 등을 제거할 수 있다.
또한, ITO막과 같은 투명도전막을 버퍼층의 재질로 사용함으로써, 상기 질화막과 비정질실리콘층을 연속증착한 후에 버퍼층을 형성하는 경우에도 다결정실리콘층 형성을 위한 비정질실리콘층에 대한 결정화 공정에 방해를 주지 않으면서 TFT 특성에 변화가 없도록 할 수 있다.
Claims (2)
- 유리기판상에 질화막과 비정질실리콘층을 연속적으로 형성하는 단계;상기 비정질실리콘층위에 버퍼층 패턴을 형성하는 단계;결과물 전면에 대하여 결정화 공정을 실시하여 다결정실리콘층을 형성하는 단계;결과물 전면에 게이트절연막을 형성한 후, 게이트전극을 형성하는 단계;상기 게이트전극을 이온주입 마스크로 사용하여, 상기 다결정실리콘층의 일부분에 소오스전극 및 드레인전극을 형성하는 단계; 및결과물 전면에 층간절연막을 형성한 후, 게이트라인 및 금속라인을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 다결정실리콘-TFT의 제조방법.
- 제1항에 있어서, 상기 버퍼층 패턴은,투명도전막으로 이루어진 것을 특징으로 하는 다결정실리콘-TFT의 제조방법.
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