KR100336899B1 - 박막트랜지스터액정표시소자의제조방법 - Google Patents
박막트랜지스터액정표시소자의제조방법 Download PDFInfo
- Publication number
- KR100336899B1 KR100336899B1 KR10-1998-0061875A KR19980061875A KR100336899B1 KR 100336899 B1 KR100336899 B1 KR 100336899B1 KR 19980061875 A KR19980061875 A KR 19980061875A KR 100336899 B1 KR100336899 B1 KR 100336899B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- metal film
- thin film
- film transistor
- etching
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 11
- 239000010408 film Substances 0.000 claims abstract description 74
- 239000010410 layer Substances 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000012044 organic layer Substances 0.000 claims abstract description 5
- 239000011241 protective layer Substances 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 description 11
- 239000011521 glass Substances 0.000 description 7
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 보다 상세하게는, 제조 공정을 단순화시킬 수 있는 박막 트랜지스터 액정표시소자의 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터 액정표시소자의 제조방법은, 절연기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 절연기판의 전면 상에 게이트 절연막, a-Si층, 및 질화막을 순차적으로 증착하는 단계; 상기 질화막을 식각하여, 상기 게이트 전극 상부의 a-Si층 상에 에치스톱퍼를 형성하는 단계; 상기 에치스톱퍼를 포함한 a-Si층의 전면 상에 N+a-Si층 및 불투명 금속막을 순차적으로 증착하는 단계; 상기 불투명 금속막과 N+a-Si층 및 a-Si층을 식각하여, 상기 a-Si층으로된 박막 트랜지스터의 반도체층을 형성하는 단계; 전체 상부에 투명 금속막을 증착하고, 상기 투명 금속막과 불투명 금속막 및 N+a-Si층을 식각하여 박막 트랜지스터의 오믹층 및 소오스/드레인 전극과, 화소전극을 형성하는 단계; 및 전체 상부에 유기막을 증착하고, 상기 유기막을 식각하여 박막 트랜지스터를 보호하는 보호층을 형성하는 단계를 포함하여 이루어지며, 상기 화소전극과 박막 트랜지스터의 소오스 전극은 일체형으로 형성된 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 보다 상세하게는, 제조 공정을 단순화시킬 수 있는 박막 트랜지스터 액정표시소자의 제조방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자(Liquid Crystal Display : 이하, LCD)는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 각 화소의 구동을 독립적으로 제어하기 위한 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor : 이하, TFT)가 구비되는 TFT LCD는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점 때문에, CRT에 필적할만한 화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
한편, LCD에서 고화질의 표시 화면을 얻기 위해서는 개구율의 향상이 우선적이다. 여기서, 개구율은 화소 전극의 면적에 대한 실제 빛 투과 비율이다. 따라서, 종래에는 TFT LCD의 개구율을 향상시키기 위한 방법으로서, ITO(Indium Tin Oxide) 금속과 같은 투명 금속막으로된 화소전극을 화소영역의 전체에 걸쳐 배치시키는 구조가 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 고개구율 TFT LCD의 하부기판 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 유리기판(1) 상에 게이트용 금속막을 증착하고, 상기 게이트용 금속막에 대한 식각 공정을 수행하여 게이트 전극(2)을 형성한다. 그런 다음, 게이트 전극(2)을 포함한 유리기판(1)의 전면 상에 게이트 절연막(3)을 도포하고, 상기 게이트 절연막(3) 상에 TFT의 반도체층을 형성하기 위한 도핑되지 않은 비정질실리콘층(4 : 이하, a-Si층 이라 칭함)과 에치스톱퍼를 형성하기 위한 질화막(5)을 순차적으로 증착한다.
이어서, 도 1b에 도시된 바와 같이, 질화막에 대한 식각 공정을 수행하여, 게이트 전극(2) 상부의 a-Si층(4) 상에 질화막 재질의 에치 스톱퍼(5a)를 형성한다. 여기서, 에치스톱퍼(5a)는 후속 공정에서 TFT의 반도체층이 식각되는 것을 방지하기 위한 것이다.
다음으로, 전체 상부에 도핑된 비정질실리콘층(이하, N+a-Si층이라 칭함)과 소오스/드레인용 금속막을 증착한 후, 도 1c에 도시된 바와 같이, 상기 소오스/드레인용 금속막 및 N+a-Si층을 식각하여 TFT의 소오스/드레인 전극(7a, 7b) 및 오믹층(6)을 형성하고, 이어서, a-Si층을 연속적으로 식각하여 TFT의 반도체층(4a)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 전체 상부에 투명성을 갖는 유기막(8)을 두껍게 증착한 후, 상기 유기막(8) 내에 TFT의 소오스 전극(7a)을 노출시키는 콘택홀(C)을 형성한다.
그리고 나서, 도 1e에 도시된 바와 같이, 유기막(8) 상에 투명 금속막, 예컨데, ITO 금속막을 증착한 후, 상기 ITO 금속막을 식각하여 콘택홀을 통하여 TFT의 소오스 전극(7a)과 콘택되는 화소전극(9)을 형성한다.
그러나, 상기와 같은 TFT LCD의 제조방법은, TFT의 반도체층을 형성하기 위한 식각 공정시에, 에치스톱퍼가 노출된 상태로 식각 공정이 진행되기 때문에, 이러한 식각 공정 동안에 에치스톱퍼의 손상이 발생하게 됨으로써, TFT의 특성 저하를 유발하게 되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 에치스톱퍼의 손상을 방지할 수 있는 TFT LCD의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 박막 트랜지스터 액정표시소자의 하부기판의 제조방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막 트랜지스터 액정표시소자의 하부기판의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 유리기판 12 : 게이트 전극
13 : 게이트 절연막 14 : a-Si층
14a : 반도체층 15 : 질화막
15a : 에치스톱퍼 16 : N+a-Si층
16a : 오믹층 17 : 불투명 금속막
18a : 소오스 전극 18b : 드레인 전극
19 : 화소전극 20 : 보호층
상기와 같은 목적을 달성하기 위한 본 발명의 TFT LCD의 제조방법은, 절연기판 상에 게이트 전극을 형성하는 단계; 게이트 전극을 포함한 절연기판의 전면 상에 게이트 절연막, a-Si층, 및 질화막을 순차적으로 증착하는 단계; 질화막을 식각하여, 게이트 전극 상부의 a-Si층 상에 에치스톱퍼를 형성하는 단계; 에치스톱퍼를 포함한 a-Si층의 전면 상에 N+a-Si층 및 불투명 금속막을 순차적으로 증착하는 단계; 불투명 금속막과 N+a-Si층 및 a-Si층을 식각하여, a-Si층으로된 박막 트랜지스터의 반도체층 및 오믹콘택층을 형성하는 단계; 전체 상부에 투명 금속막을 증착하는 단계; 투명 금속막을 식각하여 소오스/드레인 전극과, 소스전극과 일체형인 화소전극을 형성하는 단계; 전체 상부에 유기막을 증착하는 단계; 및 유기막을 식각하여 박막 트랜지스터를 보호하는 보호층을 형성하는 단계를 포함한 것을 특징으로 한다.
본 발명에 따르면, 에치스톱퍼 상에 N+a-Si층 및 불투명 금속막이 증착된 상태로 식각 공정이 이루어지기 때문에, 상기 에치스톱퍼의 손상이 발생되는 것을 방지할 수 있으며, 이에 따라, TFT의 특성 저하를 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 TFT LCD의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 절연기판, 예컨데, 유리기판(11) 상에 게이트용 도전막을 증착하고, 상기 게이트용 도전막에 대한 식각 공정을 수행하여 유리기판(11)의 적소에 게이트 전극(12)을 형성한다. 그런 다음, 게이트 전극(12)과 이후에 형성될 소오스/드레인 전극간의 전기적 분리를 위하여, 유리기판(11)의 전면 상에 게이트 절연막(13)을 증착하고, 상기 게이트 절연막(13) 상에 a-Si층(14) 및 질화막(15)을 순차적으로 증착한다.
이어서, 도 2b에 도시된 바와 같이, 질화막을 식각하여 게이트 전극 상부의 a-Si층(14) 상에 질화막 재질의 에치스톱퍼(15a)를 형성하고, 전체 상부에 도핑된 비정질실리콘층(16 : 이하, N+a-Si층이라 칭함) 및 불투명 금속막(17)을 순차적으로 증착한다. 여기서, 불투명 금속막(17)은 일반적으로 사용되는 소오스/드레인 전극용 금속막으로 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 불투명 금속막과 N+a-Si층 및 a-Si층을 연속적으로 식각하여, TFT의 반도체층(14a)을 형성한다. 이때, 상기한 식각 공정에 의해 불투명 금속막과 N+a-Si층은 분리되며, 이에 따라, 에치스톱퍼(15a)의 중심부는 노출된다. 여기서, 잔류된 N+a-Si층은 반도체층(14a)과 불투명 금속막(17)간의 접촉 특성을 향상시키기 위한 오믹층(16a)으로서의 역할을 한다.
그 다음, 도 2d에 도시된 바와 같이, 전체 상부에 투명 금속막, 예컨데, ITO 금속막을 증착하고, 상기 ITO 금속막을 패터닝하여 TFT의 소오스/드레인 전극(18a, 18b)과 화소전극(19)을 형성한다. 이때, TFT의 소오스 전극(18a)과 화소전극(19)은 일체형으로 형성된다.
상기에서, TFT의 소오스/드레인 전극(18a, 18b)을 ITO 금속막으로만으로 형성할 경우에는 상기 ITO 금속막이 저항 높은 것에 기인하여, TFT LCD의 구동 속도의 감소를 초래하게 된다. 따라서, TFT LCD의 구동 속도가 감소되는 것을 방지하기 위하여, 전술한 바와 같이, ITO 금속막의 증착 이전에, 통상의 소오스/드레인 전극용으로 사용되는 불투명 금속막을 미리 형성하여, 불투명 금속막과 ITO 금속막의 적층 구조로 소오스/드레인 전극(18a, 18b)이 형성되도록 함으로써, TFT LCD의 구동 속도의 감소를 방지한다.
다음으로, 도 2e에 도시된 바와 같이, TFT 및 화소전극(19)이 형성된 유리 기판(11)의 전면 상에 폴리이미드막과 같은 유기막을 증착하고, 상기 유기막을 식각하여 액정층으로부터 TFT를 보호하기 위한 보호층(20)을 형성한다. 이때, 유기막의 식각시에는, 도시되지는 않았으나, 회로부와 연결될 전극패드 부분도 함께 노출시킨다.
이상에서와 같이, 본 발명은 에치스톱퍼 상에 N+a-Si층 및 불투명 금속막을 증착한 상태에서, 반도체층을 형성하기 위한 식각 공정을 수행하기 때문에, 에치스톱퍼의 손상에 기인된 TFT의 특성 저하를 방지할 수 있다.
또한, 화소전극과 TFT의 소오스/드레인 전극을 ITO 금속막으로 동시에 형성하기 때문에, 공정의 단순화를 얻을 수 있는 것에 기인하여, TFT LCD의 제조 단가를 낮출 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 절연기판 상에 게이트 전극을 형성하는 단계:상기 게이트 전극을 포함한 절연기판의 전면 상에 게이트 절연막, a-Si층, 및 질화막을 순차적으로 증착하는 단계;상기 질화막을 식각하여, 상기 게이트 전극 상부의 a-Si층 상에 에치스톱퍼를 형성하는 단계;상기 에치스톱퍼를 포함한 a-Si층의 전면 상에 N+a-Si층 및 불투명 금속막을 순차적으로 증착하는 단계;상기 불투명 금속막과 N+a-Si층 및 a-Si층을 식각하여, 상기 a-Si층으로된 박막 트랜지스터의 반도체층 및 오믹콘택층을 형성하는 단계;전체 상부에 투명 금속막을 증착하는 단계:상기 투명 금속막을 식각하여 소오스/드레인 전극과, 상기 소스전극과 일체형인 화소전극을 형성하는 단계;전체 상부에 유기막을 증착하는 단계; 및상기 유기막을 식각하여 박막 트랜지스터를 보호하는 보호층을 형성하는 단계를 포함한 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 박막 트랜지스터의 소오스/드레인 전극은 불투명 금속막과 투명 금속막의 적층 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 투명 금속막은 ITO 금속막인 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061875A KR100336899B1 (ko) | 1998-12-30 | 1998-12-30 | 박막트랜지스터액정표시소자의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061875A KR100336899B1 (ko) | 1998-12-30 | 1998-12-30 | 박막트랜지스터액정표시소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045317A KR20000045317A (ko) | 2000-07-15 |
| KR100336899B1 true KR100336899B1 (ko) | 2003-06-12 |
Family
ID=19568572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0061875A KR100336899B1 (ko) | 1998-12-30 | 1998-12-30 | 박막트랜지스터액정표시소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336899B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737641B1 (ko) * | 2001-05-07 | 2007-07-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 제조방법 |
| JP2011145530A (ja) * | 2010-01-15 | 2011-07-28 | Hitachi Displays Ltd | 表示装置、及び、表示装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191347A (ja) * | 1993-12-27 | 1995-07-28 | Casio Comput Co Ltd | 薄膜トランジスタアレイの製造方法 |
| KR980003745A (ko) * | 1996-06-25 | 1998-03-30 | 구자홍 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
-
1998
- 1998-12-30 KR KR10-1998-0061875A patent/KR100336899B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191347A (ja) * | 1993-12-27 | 1995-07-28 | Casio Comput Co Ltd | 薄膜トランジスタアレイの製造方法 |
| KR980003745A (ko) * | 1996-06-25 | 1998-03-30 | 구자홍 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000045317A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020000553A1 (en) | Thin film transistor liquid crystal display and manufacturing method thereof | |
| KR100230595B1 (ko) | 액정 표시 장치 및 그 제조방법 | |
| KR19990003501A (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100621534B1 (ko) | 액정 표시장치 | |
| KR100336881B1 (ko) | 박막트랜지스터액정표시소자의제조방법 | |
| KR100336899B1 (ko) | 박막트랜지스터액정표시소자의제조방법 | |
| KR20020002516A (ko) | 액정 표시 소자의 게이트 전극 형성방법 | |
| KR100527086B1 (ko) | 액정표시장치의 제조방법 | |
| KR20000045306A (ko) | 박막 트랜지스터 액정표시소자의 제조방법 | |
| KR100535349B1 (ko) | 박막 트랜지스터 액정 표시 소자의 제조방법 | |
| KR101002470B1 (ko) | 액정표시장치 제조방법 | |
| KR100375734B1 (ko) | 티에프티 어레이 기판의 제조방법 | |
| KR100590917B1 (ko) | 액정표시소자의 제조방법 | |
| KR100599958B1 (ko) | 고개구율 및 고투과율 액정표시장치의 제조방법 | |
| KR20010063291A (ko) | 박막 트랜지스터 액정표시소자 | |
| KR100590916B1 (ko) | 박막 트랜지스터 어레이 기판의 제조방법 | |
| KR20020002591A (ko) | 박막 트랜지스터 액정 표시 장치의 제조 방법 | |
| KR20000003756A (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100577777B1 (ko) | 박막 트랜지스터 액정표시소자의 트랜스퍼 형성방법 | |
| KR100336893B1 (ko) | 박막트랜지스터-액정표시소자의제조방법 | |
| KR20000003758A (ko) | 박막 트랜지스터 액정표시소자 | |
| KR100336894B1 (ko) | 박막트랜지스터-액정표시소자의제조방법 | |
| KR20010004020A (ko) | 박막 트랜지스터 어레이 기판의 제조방법 | |
| KR100569265B1 (ko) | 박막트랜지스터-액정표시장치의 제조방법 | |
| KR20010058150A (ko) | 유기 절연막을 보호막으로 사용하는 박막 트랜지스터 액정디스플레이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130417 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140421 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170417 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180424 Year of fee payment: 17 |
|
| EXPY | Expiration of term |