KR19990003501A - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000010408 film Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 3
- 241001239379 Calophysus macropterus Species 0.000 description 2
- 229910016024 MoTa Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
Abstract
본 발명은 평판 표시 소자중의 하나인 TFT-LCD에 관한 것으로서, 보다 더 구체적으로는 온 전류를 증가시킬 수 있는 박막 트렌지스터 및 그의 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터는 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 기판상에 형성된 제 1게이트 절연막과, 상기 게이트 전극상부의 상기 제 1게이트 절연막상에 형성된 제 2게이트 절연막과, 상기 게이트 절연막상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 사기 활성층간의 오믹콘택을 위해 이들사이에 형성된 오믹층을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다. 상기 제 1게이트 절연막은 SiON 또는 SiOx으로 3000내지 5000Å의 두께를 갖으며, 상기 제 2게이트 절연막은 SiNx으로 300내지 500Å의 두께를 갖는다. 상기 활성층은 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어져 형성되며, 상기 활성층상에 상기 게이트 전극의 에지로부터 1.0-2.0㎛ 정도 떨어져 형성되는 에치 스톱퍼를 더 포함한다.
Description
본 발명은 평판 표시 소자중의 하나인 TFT-LCD(Thin Film Transistor-Liquid Cristal Display)에 관한 것으로써, 보다 더 구체적으로는 온 전류(on current)를 증가시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로, 액정표시소자(LCD)의 화소전극구동용 스위칭소자로서 사용되는 박막 트랜지스터 또는 SRAM(Static Random Access Memory)소자에 사용되는 활성층인 반도체층을 사이에 두고 게이트 전극과 소오스/드레인 전극이 분리되어 있는 스태거(staggered)형과 반도체 기판의 일면(一面)에 게이트전극과 소오스/드레인 전극이 형성되어 있는 코플라나(coplanar)형으로 크게 분류된다.
또한, 스태거형 박막 트렌지스터는 게이트전극이 활성층 하부에 위치하는 역 스태거형 박막 트랜지스터(inverted staggered TFT)와 게이트 전극이 활성층 상부에 위치하는 노말 스태거형 박막 트랜지스터(normally staggered TFT)로 분류된다.
그리고, 이러한 박막 트랜지스터는 활성층의 물질에 따라 비정질 실리콘, 또는 폴리실리콘을 이용한 박막 트랜지스터와, 화합물 반도체를 이용한 박막 트랜지스터로 구분된다.
도 1은 종래의 액정표시소자에 사용되는 박막 트랜지스터의 단면 구조를 도시 한 것이다.
도 1을 참조하면, 유리기판과 같은 투명한 절연기판(11)상에 게이트 전극(12)이 형성되고, 게이트 전극(12)이 형성된 절연기판(11)상에 게이트 절연막(13)이 형성된다.
상기 게이트 전극(12)에 대응하는 게이트 절연막(13)상부에 비정질 실리콘으로 된 활성층(14)이 형성되며, 상기 게이트 전극(12)에 대응하는 상기 활성층(14)상에 에치 스톱퍼(15)가 형성된다.
상기 에치 스톱퍼(15)의 상면이 노출되도록 상기 활성층(14) 및 게이트 절연막(13)사이에 걸쳐 소오스/드레인 전극(17,18)이 형성되며, 상기 소오스/드레인 전극(17,18)과 활성층(14)사이에는 도핑된 비정질 실리콘등으로 된 오믹층(16)이 형성되며, 기판전면에 걸쳐 보호막으로 패시베이션층(19)이 형성된다.
상기한 바와같은 구조를 갖는 종래의 박막 트랜지스터는 게이트전극(12)에 일정 전압이 인가되면, 게이트 전극(12)에 인가된 전압에 의해 게이트 전극(12)상부의 활성층(14)에 채널층이 유기된다.
이때, 게이트 전극(12)의 폭이 상대적으로 그 상부의 활성층(14)의 폭보다 작게 형성되어, 게이트 전극(12)의 전압인가에 따른 채널층이 소오스/드레인 전극(16,17)하부의 활성층(14)에는 채널층이 유기되지 않게 된다.
따라서, 채널층의 형성에 따라 전류가 소오스전극(17)으로부터 게이트 전극(12)의 전압에 의해 유기된 채널층을 통해 드레인 전극(18)으로 흐르는 전류패스가 형성되는데, 좀더 상세히 설명하면, 도 1에 도시된 바와 같이 소오스 전극(17)→오믹층(16)→소오스 전극(17) 하부의 활성층(14)→게이트 전극(12)에 인가된 전압에 의해 유기된 채널층→드레인 전극 하부의 활성층(14)→오믹층(16)→드레인 전극(18)으로 전류가 흐르도록 전류 패스가 형성되게 된다.
따라서, 박막 트랜지스터를 통해서 전류가 흐를 때, 전류가 채널층이 형성되지 않은 소오스/드레인 전극(16,17)의 하부의 활성층(14)을 통해 흐르게 되는데, 이때 채널층이 형성되지 않은 활성층은 비정질 실리콘층이 절연체에 가까운 높은 비저항을 갖기 때문에, 빅막 트랜지스터를 통해서 흐르는 온전류를 감소시키는 주요요인이 된다.
상기 요인에 의해 박막 트랜지스터의 온전류가 감소함에 따라 액정에 충분한 전하를 공급할 수 없기 때문에 액정표시소자의 화질을 저하시키는 문제점이 있었다.
또한, 상기에서 설명한 바와같이 활성층(14)의 폭이 게이트 전극(12)의 폭보다 크기 때문에, 백라이트로부터 광이 게이트 금속(12)에 의해 완전히 차단되지 않고 활성층(14)에 입사되어 활성층(14)을 통해 전류가 흐르게 되는데, 이는 박막 트랜지스터의 오프 전류(Off current)를 증가시키는 주요한 요인으로 작용한다.
따라서, 박막 트랜지스터를 통해서 흐르는 오프 전류가 누설전류로 작용하여 액정에 걸리는 전압을 떨어뜨리기 때문에 화질에 악영항을 미치는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로, 본 발명은 활성층을 게이트 전극 상부에만 형성하여 전류가 비저항이 높은 비정질 실리콘층을 거치지 않고 흐르도록 전류 패스를 형성하여 줌으로써, 온전류를 상승시킬 수 있는 박막 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명은 활성층으로 입사하는 백라이트로부터의 광을 게이트 전극에 의해 완전 차단시켜 줌으로써 백라이트에 의한 오프전류의 증가를 방지할 수 있는 박막 트랜지스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 온/오프 전류비를 증가시켜 화질을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 기술에 따른 박막 트랜지스터의 단면 구조도,
도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 단면 구조도,
도 3a-3d는 도 2의 박막 트랜지스터의 제조공정 단면도,
* 도면의 주요부분에 대한 부호의 설명
31 : 절연기판 32 : 게이트
33-1 : 제 1게이트 절연막 33-2 : 제 2게이트 절연막
34 : 활성층 35 : 에치 스톱퍼
36 : 오믹층 37 : 소오스 전극
38 : 드레인 전극 39 : 패시베이션층
상기 목적을 달성하기 위한 본 발명은 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이드 전극을 포함한 기판상에 형성된 제 1게이트 절연막과, 상기 게이트 전극상부의 상기 제 1게이트 절연막상에 형성된 제 2게이트 절연막과, 상기 게이트 절연막상에 형성된 활성층과, 상기 활성층의 상면이 노출되도록 상기 제 1게이트 절연막상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 상기 활성층간의 오믹콘택을 위해 이들사이에 형성된 오믹층을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 힌다.
본 발명의 실시예에 있어서, 상기 제 1게이트 절연막은 SiON 또는 SiOx으로 3000 내지 5000Å의 두께를 갖으며, 상기 제 2게이트 절연막은 SiNx으로 300 내지 500Å 의 두께를 갖는다.
본 발명의 실시예에 있어서, 상기 활성층은 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어져 형성되며, 상기 기판은 투명한 유리기판이고, 상기 활성층상에 상기 게이트 전극의 에지로부터 1.0-2.0㎛ 정도 떨어져 형성되는 에치 스톱퍼를 더 포함한다.
본 발명은 기판상에 게이드 전극를 형성하는 단계와, 상기 게이트 전극을 포함한 기판상에 제 1게이트 절연막, 제 2게이트 절연막 및 활성층을 형성하는 단계와, 상기 활성층과 제 2게이트 절연막을 식각하는 단계와, 상기 금속을 패터닝하여 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극사이의 상기 활성층이 노출되도록 오믹층을 식각하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
본 발명의 실시예에 있어서, 상기 활성층을 형성하는 단계와 상기 활성층을 식각하는 단계사이에, 상기 활성층상에 SiNx막을 증착한 다음 식각하여 상기 활성층의 상면에 에치 스톱퍼를 형성하는 단계를 더 포함한다. 여기서, 상기 SiNx막을 전면 또는 후면노광하여 상기 에치 스톱퍼를 상기 게이트 전극의 에지로부터 1.0-2.0㎛정도 떨어지도록 형성한다.
본 발명의 실시예에 있어서, 상기 활성층을 식각하는 단계에서, 상기 활성층을 전면 또는 후면노광하에 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어져 형성한다.
[실시예]
이하 본 발명이 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 단면 구조를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는 유리기판과 같은 투명한 절연기판(31)상에 MoTa, MoW, 또는 Cr 등과 같은 금속으로 되고, 2000 내지 3000Å 의 두께를 갖는 게이트 전극(32)이 형성된다.
상기 게이트 전극(12)을 포함한 절연기판(31)상에 2층구조의 게이트 절연막(33)이 형성되는데, 게이트 절연막(33)중 SiOx또는 SiON 등과 같은 절연막으로 된 제 1게이트 절연막(33-1)은 게이트 전극(32)을 포함한 절연기판(31)상에 전면 형성되고, SiNx등과 같은 절연막으로 된 박막의 제 2게이트 절연막(33-2)은 게이트 상부의 제 1게이트 절연막(33-1)상에만 형성된다. 여기서, 제 1게이트 절연막(33-1)은 3000 내지 5000Å 정도의 두께를 갖으며, 제 2게이트 절연막(33-2)은 상대적으로 얇은 300 내지 500Å 정도의 두께를 갖는다.
또한, 본 발명의 실시예서는, 400-600Å 의 두께를 갖는 비정질 실리콘막으로 된 박막의 활성층(34)이 상기 제 2게이트 절연막(33-2)상에만 형성되어, 상기 게이트 전극(32)의 폭보다 활성층(34)의 폭이 작게 형성되어진다.
상기 활성층(34)상에는 에치 스톱퍼(35)가 형성되고, 상기 에치 스톱퍼(35)의 상면이 노출되도록 상기 게이트 절연막(33)상에 소오스/드레인 전극(37,38)이 형성되며, 상기 소오스/드레인 전극(37,38)과 활성층(34)사이에는 도핑된 비정질 실리콘등으로 된 오믹층(36)이 형성되며, 기판전면에 걸쳐 보호막으로 패시베이션층(39)이 형성된다.
상기한 바와같은 구조를 갖는 본 발명의 박막 트랜지스터는 게이트전극(12)에 일정 전압이 인가되면, 게이트 전극(12)에 인가된 전압에 의해 활성층(34)에 채널층이 유기된다.
채널층이 형성됨에 따라 전류가 소오스전극(37)으로부터 게이트 전극(32)에 인가된 전압에 의해 유기된 채널층 즉, 제 2게이트 절연막(33-2)과 활성층(34)의 계면을 통해 드레인 전극(38)으로 흐르는 전류패스가 형성된다.
즉, 활성층(34)의 폭이 게이트 전극(32)의 폭보다 작게 형성되어 활성층(34)이 게이트 전극(32)상부에만 형성되므로, 소오스 전극(37)으로부터 드레인 전극(38)으로 흐르는 전류는 저항성분이 높은 활성층을 거치지 않고 흐르게 되어 온전류가 증가된다.
상기한 바와같은 박막 트랜지스터의 제조방법을 도 3a-3d를 참조하여 설명하면, 다음과 같다.
먼저, 도 3a에 도시된 바와같이, 투명한 유리기판과 같은 절연기판(31)상에 게이트 전극용 금속으로 MoTa, MoW 또는 Cr등을 2000 내지 3000Å 두께로 스퍼터를 사용하여 증착하고, 통상의 게이트 마스크(제 1마스크, 도면상에는 도시되지 않음)를 사용한 포토 리소그래피법을 이용하여 패터닝하여 게이트 전극(32)을 형성한다.
이어서, 도 3b에 도시된 바와같이, PECVD 또는 APCVD 를 사용하여 제 1게이트 절연막(33-1)으로 SiOx을, 제 2게이트 절연막(33-2)으로 SiNx, 활성층(34)으로 a-Si 및 에치 스톱퍼(35)로 SiNx을 각각 3000 내지 5000Å, 300 내지 500Å, 400 내지 600Å, 3000Å의 두께로 증착한다.
도 3c에 도시된 바와 같이, 에치 스토퍼 마스크(제 2마스크, 도면상에는 도시되지 않음)를 사용하여 전면 노광 또는 후면 노광을 실시하여 에치 스토퍼용 SiNx를 패터닝하여 에치 스토퍼(35)를 형성한다. 이때, 노광조건을 조정하여 에치 스톱퍼(35)가 게이트 전극(32)의 에지로부터 1.0 - 2.0㎛ 정도 떨어져 형성되도록 한다.
계속하여, 액티브 마스크(제 3마스크, 도면에는 도시되지 않음)를 사용하여 전면 노광 또는 후먼 노광을 실시하여 a-Si 를 식각하므로써 활성층(34)은 형성한다. 이때, 노광 조건을 조정하여 활성층(34)을 게이트전극(32)의 에지로부터 0.5-1.5㎛ 떨어지게 패터닝하므로써, 활성층(34)이 게이트 전극(32) 상부에만 형성되게 된다.
활성층(34)을 위한 a-Si의 식각시 제 2게이트절연막(33-2)인 SiNx를 동시에 식각하는데, 제 2게이트 절연막(33-2)인 SiNx의 두께가 300 내지 500Å 정도밖에 되지 않고, 제 1게이트 절연층(33-1)인 SiOx의 두께가 3000 내지 5000Å 이기 때문에, 제 1게이트 절연막(33-1)에 대하여 제 2절연막(33-2)만을 식각하는데 충분한 식각선택비를 가질 수 있다. 여기서, 제 2게이트 절연막(33-2)으로 SiNx대신에 SiON 이 형성될 수도 있다.
이어서, 도면상에는 도시되지 않았으나, 화소전극용 ITO막을 스퍼터링법으로 증착하고, 화소전극용 마스크(제 4마스크)를 사용하여 ITO 막을 패터닝하여 화소전극을 형성한다. 그 다음, 콘택 마스크(제 5마스크, 도면상에는 도시되지 않음)를 사용하여 외부에서 신호를 인가하기 위한 PAD 형성공정을 진행한다.
기판 전면에 걸쳐 n+a-Si막(36)을 전면 증착하고 그위에 소오스/드레인 전극용 금속을 스퍼터링법으로 증착하고, 소오스/드레인용 마스크(제 6마스크, 도면상에는 도시되지 않음)를 사용하여 상기 금속을 패터닝하여 소오스/드레인 전극(37,38)을 형성한다.
상기 소오스/드레인 전극(37,38)을 형성한 다음 이들을 전기적으로 분리하기 위해 노출된 n+a-Si막(36)을 건식식각하여 에치 스톱퍼(35)의 상면을 노출시킨다.
이어서, 보호막인 패시베이션층(39)을 PECVD법으로 증착하고, 패시베이션마스크(제 7마스크, 도면상에는 도시되지 않음)를 사용하여 패시베이션막을 패터닝하여 본 발명의 실시예에 따른 박막 트랜지스터를 제조한다.
상기한 바와같은 본 발명에 따르면, 게이트 전극의 상부에만 활성층을 형성하여 전류가 비저항이 높은 비정질 실리콘층을 통하지 않고 소오스전극으로 부터 채널층만을 통해 드레인전극으로 흐르게 되므로써, 온전류가 상승하게 된다.
또한, 백라이트에 의한 활성층에서의 광전류의 발생이 억제되어 오프 전류를 감소시킬 수 있게 된다.
따라서, 온/오프 전류비가 증가하여 화소전극에 충분한 전하를 공급할 수 있어 화질을 향상시킬 수 있는 이점이 있다.
Claims (18)
- 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 기판상에 형성된 제 1게이트 절연막과, 상기 게이트 전극상부의 상기 제 1게이트 절연막상에 형성된 제 2게이트 절연막과, 상기 케이트 절연막상에 형성된 활성층과, 상기 활성층의 상면이 노출되도록 상기 제 1게이트 절연막상에 형성된 소오스/드레인 전극과, 상기 소오스/드레인 전극과 상기 활성층간의 오믹콘택을 위해 이들사이에 형성된 오믹층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서, 상기 제 1게이트 절연막은 SiON 또는 SiOx중 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 2항중 어느 한 항에 있어서, 상기 제 1게이트 절연막은 3000 내지 5000Å 의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터
- 제 1항에 있어서, 상기 제 2게이트 절연막은 SiN인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 또는 제 4항중 어느 한 항에 있어서, 상기 제 2게이트 절연막은 300 내지 500Å 의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서, 상기 활성층은 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어저 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서, 상기 활성층상에 형성된 에치스톱퍼룰 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 7항에 있어서, 상기 에치 스톱퍼는 상기 게이트 전극의 에지로부터 1.0-2.0㎛ 정도 정도 떨어져 형성되는 것을 특징으로 하는 박막 트랜지스터
- 제 1항에 있어서, 상기 기판은 투명한 유리기판인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서, 상기 기판전면에 보호막으로 형성된 패시베이션막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 기판상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판상에 제 1게이트 절연막, 제 2게이트 절연막 및 활성층을 형성하는 단계와, 상기 활성층과 제 2게이트 절연막을 식각하는 단계와, 기판전면에 오믹층 및 소오스/드레인 전극용 금속을 증착하는 단계와, 상기 금속음 패터닝하여 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극사이의 상기 활성층이 노출되도록 오믹층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11항에 있어서. 상기 활성층을 형성하는 단계와 상기 활성층을 식각하는 단계사이에, 상기 활성층상에 SiNx막을 증착한 다음 식각하여 상기 활성층의 상면에 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12항에 있어서, 상기 SiNx막음 식각하여 상기 에치 스톱퍼를 형성하는 단계에서, 상기 SiN 막을 후면노광하여 상기 에치 스톱퍼를 상기 게이트 전극의 에지로부터 1.0-2.0㎛ 정도 떨어지도록 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12항에 있어서, 상기 SiNx막을 식각하여 상기 에치 스톱퍼를 형성하는 단계에서, 상기 SiNx막을 전면노광하여 상기 에치 스톱퍼를 상기 게이트 전극의 에지로부터 1.0-2.0㎛ 정도 떨어지도록 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 11항에 있어서, 상기 제 1게이트 절연막으로 SiON 또는 SiOx중 하나를 3000 내지 5000Å 의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11항에 있어서, 상기 제 2게이트 절연막으로 SiNx를 300 내지 500Å 의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11항에 있어서, 상기 활성층을 식각하는 단계에서, 상기 활성층을 후면노광하여 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어져 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11항에 있어서, 상기 활성층을 식각하는 단계에서, 상기 활성층을 전면노광하여 상기 게이트 전극의 에지로부터 0.5-1.5㎛ 정도 떨어져 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027382A KR100272266B1 (ko) | 1997-06-25 | 1997-06-25 | 박막 트랜지스터 및 그의 제조방법 |
| TW087110033A TW388994B (en) | 1997-06-25 | 1998-06-22 | Thin film transistor |
| JP10178832A JPH11112003A (ja) | 1997-06-25 | 1998-06-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027382A KR100272266B1 (ko) | 1997-06-25 | 1997-06-25 | 박막 트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990003501A true KR19990003501A (ko) | 1999-01-15 |
| KR100272266B1 KR100272266B1 (ko) | 2000-11-15 |
Family
ID=19511233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970027382A KR100272266B1 (ko) | 1997-06-25 | 1997-06-25 | 박막 트랜지스터 및 그의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11112003A (ko) |
| KR (1) | KR100272266B1 (ko) |
| TW (1) | TW388994B (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20140087303A (ko) * | 2012-12-28 | 2014-07-09 | 엘지디스플레이 주식회사 | 인버터와 이를 이용한 구동회로 및 표시장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101323539B1 (ko) * | 2006-11-27 | 2013-10-29 | 엘지디스플레이 주식회사 | 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2009049384A (ja) * | 2007-07-20 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| TWI521292B (zh) * | 2007-07-20 | 2016-02-11 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5384088B2 (ja) * | 2008-11-28 | 2014-01-08 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR101824651B1 (ko) | 2011-08-30 | 2018-02-02 | 엘지디스플레이 주식회사 | 산화물 반도체 박막트랜지스터 및 그 제조 방법 |
| DE202013008907U1 (de) | 2013-10-07 | 2014-01-21 | Chung-Yen Ho | Kombinationsbuchse- und Schraubendreher-Aufbau |
| JP6330207B2 (ja) * | 2014-01-15 | 2018-05-30 | 株式会社Ｊｏｌｅｄ | 表示装置及び薄膜トランジスタ基板 |
-
1997
- 1997-06-25 KR KR1019970027382A patent/KR100272266B1/ko not_active IP Right Cessation
-
1998
- 1998-06-22 TW TW087110033A patent/TW388994B/zh not_active IP Right Cessation
- 1998-06-25 JP JP10178832A patent/JPH11112003A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| TW388994B (en) | 2000-05-01 |
| JPH11112003A (ja) | 1999-04-23 |
| KR100272266B1 (ko) | 2000-11-15 |
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|
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