KR101323539B1 - 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법이 개시된다.
폴리실리콘 박막 트랜지스터 기판은 게이트 전극, 소스 전극, 드레인 전극, 적어도 하나 이상의 절연막을 사이에 두고 게이트 전극과 중첩되도록 형성되며 게이트 전극보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 오믹 접촉 패턴을 포함하며, 스위칭 소자로 사용되는 폴리실리콘 박막 트랜지스터; 및 폴리실리콘 박막 트랜지스터의 액티브 패턴 상에 액티브 패턴과 중첩되도록 형성되며, 폭은 액티브 패턴 폭과 동일하도록 형성되며, 길이는 액티브 패턴 길이보다 작도록 형성되며, 액티브 패턴을 보호하는 에치 스톱퍼를 포함한다.
폴리실리콘, 게이트 전극, 액티브 패턴, 백 채널부, 에치 스톱퍼
Description
도 1은 종래의 폴리실리콘 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ´선을 따라 절단한 단면도이다.
도 3은 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판을 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ´선을 따라 절단한 단면도이다.
도 5a 내지 도 5k는 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제1 실시예를 설명하기 위한 단면도이다.
도 6a 내지 도 6f는 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제2 실시예를 설명하기 위한 단면도이다.
{도면의 주요부분에 대한 부호의 설명}
110: 폴리실리콘 박막 트랜지스터 기판 112: 기판
114: 폴리실리콘 박막 트랜지스터 116: 게이트 전극
118: 소스 전극 120: 드레인 전극
122: 액티브 패턴 124: 오믹 접촉 패턴
126: 에치 스톱퍼 128: 게이트선
130: 데이터선 132: 화소 전극
134: 게이트 절연막 136: 보호막
본 발명은 평판 표시장치에 관한 것으로, 구체적으로 평판 표시장치에 사용되는 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시장치(liquid crystal display: LCD) 및 유기전계 발광소자(organic light emitting diodes: OLED) 등과 같은 평판 표시장치(flat panel display: FPD)는 능동 행렬(active matrix: AM) 구동을 위하여 스위칭 소자인 박막 트랜지스터(thin film transistor: TFT)가 형성된 박막 트랜지스터 기판을 포함한다. 여기서, 박막 트랜지스터로는 비정질실리콘(amorphous silicon: a-Si) 박막 트랜지스터 및 폴리실리콘(poly silicon: p-Si) 박막 트랜지스터 중 어느 하나가 사용된다.
비정질실리콘 박막 트랜지스터의 채널을 형성하는 액티브 패턴은 비정질실리콘 재질로 형성된다. 상기 액티브 패턴은 무질서한 실리콘 원자 배열에 기인한 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재한다. 이 때문에, 광 조사 또는 전기장 인가 시 상기 액티브 패턴이 준 안정상태로 변화되므로 안정성 측면에서 문제가 될 수 있다.
반면, 폴리실리콘 박막 트랜지스터의 채널을 형성하는 액티브 패턴은 폴리실리콘 재질로 형성된다. 상기 액티브 패턴은 비정질실리콘 재질을 갖는 액티브 패턴 에 비해 상당히 높은 이동도(mobility)를 가진다. 이 때문에, 폴리실리콘 박막 트랜지스터는 그 소자의 고집적화가 가능하다라는 장점이 있다. 이러한 폴리실리콘 박막 트랜지스터가 형성된 폴리실리콘 박막 트랜지스터 기판에 대해 도 1 및 도 2를 참조하여 구체적으로 설명한다.
도 1은 종래의 폴리실리콘 박막 트랜지스터 기판을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ´선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 종래의 폴리실리콘 박막 트랜지스터 기판(10)은 기판(12) 상에 형성된 폴리실리콘 박막 트랜지스터(14)를 포함한다. 또한, 폴리실리콘 박막 트랜지스터 기판(10)은 기판(12) 상에 형성된 게이트선(28), 데이터선(30) 및 화소 전극(32)을 더 포함한다.
폴리실리콘 박막 트랜지스터(14)는 스위칭 소자로 사용된다. 이를 위해, 폴리실리콘 박막 트랜지스터(14)는 게이트 전극(16), 소스 전극(18), 드레인 전극(20), 액티브 패턴(22) 및 오믹 접촉 패턴(24)을 포함한다. 여기서, 게이트 전극(16)은 게이트 절연막(34)을 사이에 두고 소스 전극(18) 및 드레인 전극(20)과 중첩된다.
게이트선(28)은 자신의 일측과 접속된 게이트 구동부로부터 제공된 게이트 전압을 게이트 전극(16)에 제공한다.
데이터선(30)은 자신의 일측과 접속된 데이터 구동부로부터 제공된 데이터 전압을 소스 전극(18)에 제공한다.
화소 전극(32)은 액티브 패턴(22)을 경유하여 소스 전극(18)으로부터 드레인 전극(20)에 제공된 데이터 전압을 제공받는다. 여기서, 화소 전극(32)은 보호막(36)을 관통하는 콘택홀(38)을 통해 드레인 전극(20)과 접속된다.
상기의 구성을 갖는 종래의 폴리실리콘 박막 트랜지스터 기판(10)에서, 채널을 형성하는 액티브 패턴(22) 중 백 채널(back channel)부가, 오믹 접촉 패턴(24)이 형성될 오믹 접촉층 식각 시 손상될 수 있다. 즉, 액티브 패턴(22)은 액티브 패턴(22)의 백 채널부가 식각된 형태로 형성될 수 있다.
이 때문에, 식각 공정 마진 확보를 위해 액티브 패턴(22)을 상당히 두껍게 형성하여야 하는 문제점이 있다. 그 결과, 액티브 패턴(22)이 형성될 비정질실리콘층의 결정화도가 감소할 수 있으며, 이동도 및 서브-스레쉬홀드(sub-threshold) 등과 같은 폴리실리콘 박막 트랜지스터(14)의 소자 특성이 저하될 수 있다라는 문제점이 있다.
또한, 일반적으로 공정 마진 확보를 위해 액티브 패턴(22) 폭을 게이트 전극(16) 폭보다 더 크게 형성하므로, 폴리실리콘 박막 트랜지스터 기판(10)의 배면에 배치된 백라이트 유닛으로부터 제공되는 광에 의한 누설 전류가 증가되는 문제점이 있다. 즉, 폴리실리콘 박막 트랜지스터(14)의 소자 특성이 저하될 수 있다라는 문제점이 있다.
이를 방지하기 위해, 에치 스톱퍼(etch stopper)를 채용한 구조가 적용되기도 한다.
그러나, 에치 스톱퍼를 적용하는 구조의 경우, 에치 스톱퍼를 형성하기 위해 액티브 패턴(22) 형성 시와 다른 별도의 마스크를 사용하여야 하는 문제점이 있다. 그 결과, 폴리실리콘 박막 트랜지스터 기판(10)의 제조 공정은 복잡해지며, 폴리실리콘 박막 트랜지스터 기판(10)의 제조 단가가 상승하는 문제점이 있다.
또한, 상기와 같이 각기 다른 마스크를 사용하여 액티브 패턴(22) 및 에치 스톱퍼를 각각 형성하므로, 액티브 패턴(22) 및 에치 스톱퍼 간 불연속계면이 형성될 수 있다. 이 때문에, 누설 전류, 이동도 및 서브-스레쉬홀드 등과 같은 폴리실리콘 박막 트랜지스터(14)의 소자 특성 저하가 발생할 수 있다.
또한, 에치 스톱퍼를 채용한다 하더라도, 공정 마진을 고려하여 액티브 패턴(22)을 크게 형성하여야 하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 에치 스톱퍼 및 액티브 패턴을 하나의 마스크를 사용하여 형성함으로써 제조 공정 단순화 및 제조 단가를 낮출 수 있는 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법을 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 에치 스톱퍼 및 액티브 패턴을 하나의 마스크를 사용하여 형성함으로써 폴리실리콘 박막 트랜지스터의 소자 특성을 향상시킬 수 있는 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 폴리실리콘 박막 트랜지스터 기판은 게이트 전극, 소스 전극, 드레인 전극, 적어도 하나 이상의 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되며 상기 게이트 전극보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 오믹 접촉 패턴을 포함하며, 스위칭 소자로 사용되는 폴리실리콘 박막 트랜지스터; 및 상기 폴리실리콘 박막 트랜지스터의 액티브 패턴 상에 상기 액티브 패턴과 중첩되도록 형성되며, 폭은 상기 액티브 패턴 폭과 동일하도록 형성되며, 길이는 상기 액티브 패턴 길이보다 작도록 형성되며, 상기 액티브 패턴을 보호하는 에치 스톱퍼를 포함한다.
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상기 기술적 과제를 달성하기 위한 본 발명에 따른 폴리실리콘 박막 트랜지스터 기판의 제조 방법은 (a) 게이트 전극이 형성된 기판의 전면에 게이트 절연막 및 비정질실리콘층을 형성하는 단계; (b) 상기 비정질실리콘층을 결정화함으로써 제1 폴리실리콘층을 형성하는 단계; (c) 상기 제1 폴리실리콘층 중 상부만 습식 산화(wet oxidation)함으로써 제2 폴리실리콘층 및 산화층을 형성하는 단계; 및 (d) 상기 제2 폴리실리콘층 및 상기 산화층을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되며 상기 게이트 전극보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 상기 액티브 패턴 상에 상기 액티브 패턴과 중첩되도록 형성되며 폭은 상기 액티브 패턴 폭과 동일하도록 형성되며 길이는 상기 액티브 패턴 길이보다 작도록 형성된 에치 스톱퍼를 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 폴리실리콘 박막 트랜지스터 기판의 제조 방법은 (a) 게이트 전극이 형성된 기판의 전면에 게이트 절연막, 비정질실리콘층 및 에치 스톱퍼층을 형성하는 단계; (b) 상기 비정질실리콘층을 결정화함으로써 폴리실리콘층을 형성하는 단계; 및 (c) 상기 폴리실리콘층 및 상기 에치 스톱퍼층을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되며 상기 게이트 전극 보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 상기 액티브 패턴 상에 상기 액티브 패턴과 중첩되도록 형성되며 폭은 상기 액티브 패턴 폭과 동일하도록 형성되며 길이는 상기 액티브 패턴 길이보다 작도록 형성된 에치 스톱퍼를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판 및 그 제조 방법에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판을 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ´선을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판(110)은 기판(112) 상에 형성된 폴리실리콘 박막 트랜지스터(114) 및 에치 스톱퍼(126)를 포함한다. 또한, 폴리실리콘 박막 트랜지스터 기판(110)은 기판(112) 상에 형성된 게이트선(128), 데이터선(130) 및 화소 전극(132)을 더 포함한다. 여기서, 상기 기판(112)은 유리나 플라스틱 등과 같은 투명한 재질을 가지거나, 스테인레스 스틸(stainless steel) 등과 같은 불투명한 재질을 가질 수 있다.
폴리실리콘 박막 트랜지스터(114)는 스위칭 소자로 사용된다. 이를 위해, 폴리실리콘 박막 트랜지스터(114)는 게이트 전극(116), 소스 전극(118), 드레인 전 극(120), 액티브 패턴(122) 및 오믹 접촉 패턴(124)을 포함할 수 있다. 여기서, 폴리실리콘 박막 트랜지스터(114)는 에치 스톱퍼(126)를 더 포함할 수 있다.
게이트 전극(116)은 게이트선(128)으로부터 제공되는 게이트 전압, 예를 들어, 게이트 온/오프 전압을 사용하여 폴리실리콘 박막 트랜지스터(114)를 턴 온/턴 오프시킨다. 이를 위해, 게이트 전극(116)은 게이트선(128)과 접속되도록 형성될 수 있다.
게이트 전극(116)은 액티브 패턴(122) 하부에 형성되며, 적어도 하나 이상의 절연막, 예를 들어, 게이트 절연막(134)을 사이에 두고 액티브 패턴(122)과 중첩되도록 형성될 수 있다. 여기서, 게이트 절연막(134)은 게이트 전극(116) 및 게이트선(128)을 덮도록 기판(112)의 전면에 형성될 수 있다.
게이트 전극(116)은, 예를 들어, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 금속 물질로 적어도 1층 이상을 갖도록 형성될 수 있다.
소스 전극(118)은 게이트 전극(116)으로부터 제공된 게이트 온 전압에 의해 폴리실리콘 박막 트랜지스터(114)가 턴 온되었을 시, 데이터선(130)으로부터 제공되는 데이터 전압을 액티브 패턴(122)을 경유하여 드레인 전극(120)에 제공한다. 이를 위해, 소스 전극(118)은 데이터선(130)과 접속되도록 형성될 수 있다. 또한, 소스 전극(118)은 적어도 하나 이상의 절연막, 예를 들어, 게이트 절연막(134)을 사이에 두고 게이트 전극(116)과 중첩되도록 형성될 수 있다. 또한, 소스 전극(118)은 액티브 패턴(122)과 중첩되도록 형성될 수 있다.
소스 전극(118)은, 예를 들어, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 금속 물질로 적어도 1층 이상을 갖도록 형성될 수 있다.
드레인 전극(120)은 액티브 패턴(122)을 경유하여 소스 전극(118)으로부터 제공된 데이터 전압을 자신과 접속된 화소 전극(132)에 제공한다. 이를 위해, 드레인 전극(120)은 소스 전극(118)과 동일 평면 상에 소스 전극(118)과 동일 재질로 형성될 수 있다. 또한, 드레인 전극(120)은 소스 전극(118)과 소정 간격 이격된 형태로 형성되며, 적어도 하나 이상의 절연막, 예를 들어, 게이트 절연막(134)을 사이에 두고 게이트 전극(116)과 중첩되도록 형성될 수 있다. 또한, 드레인 전극(120)은 액티브 패턴(122)과 중첩되도록 형성될 수 있다.
액티브 패턴(122)은 데이터 전압이 소스 전극(118)으로부터 드레인 전극(120)으로 제공될 수 있는 통로, 즉, 폴리실리콘 박막 트랜지스터(114)의 채널을 형성한다. 이를 위해, 액티브 패턴(122)은 폴리실리콘 재질로 형성될 수 있다.
액티브 패턴(122)은 적어도 하나 이상의 절연막, 예를 들어, 게이트 절연막(134)을 사이에 두고 게이트 전극(116)과 중첩되도록 형성될 수 있다. 이때, 액티브 패턴(122)은 자신의 폭(Wa) 및 길이(La) 각각이 게이트 전극(116) 폭(Wg) 및 길이(Lg) 각각보다 작도록 형성될 수 있다. 이는 상기 폴리실리콘 박막 트랜지스터 기판(110)을 채용하는 액정 표시장치에서, 폴리실리콘 박막 트랜지스터 기판(110) 배면에 배치된 백라이트 유닛으로부터 제공되는 광에 의한 누설 전류를 막기 위함이나, 이에 국한되지 않는다.
액티브 패턴(122) 두께는 100Å 내지 1000Å일 수 있다. 이는 백 채널부가 에치 스톱퍼(126)에 의해 식각되지 않고 평평한 형태로 형성되기 때문이다. 여기서, 백 채널부란, 액티브 패턴(122) 중 게이트 전극(116)과 중첩됨과 아울러 액티브 패턴(122) 상부 표면과 인접한 영역, 즉, 에치 스톱퍼(126)와 인접한 영역을 말한다.
구체적으로, 액티브 패턴(122) 두께는, 예를 들어, 에치 스톱퍼(126)가 폴리실리콘층의 습식 산화(wet oxidation) 공정을 거쳐 형성될 경우에, 100Å 내지 800Å일 수 있다. 반면, 액티브 패턴(122) 두께는, 예를 들어, 에치 스톱퍼(126)가 상기 습식 산화 공정을 거쳐 형성되는 대신 증착 공정을 거쳐 형성될 경우에, 300Å 내지 1000Å일 수 있다.
오믹 접촉 패턴(124)은 소스 전극(118) 및 액티브 패턴(122), 및 드레인 전극(120) 및 액티브 패턴(122) 각각의 오믹 접촉을 위해 형성된다. 이를 위해, 오믹 접촉 패턴(124)은, 예를 들어, 자신의 상면이 소스 전극(118)과 접촉되도록 형성됨과 아울러 자신의 하면이 액티브 패턴(122)과 접촉되도록 형성될 수 있다. 또한, 오믹 접촉 패턴(124)은, 예를 들어, 자신의 상면이 드레인 전극(120)과 접촉되도록 형성됨과 아울러 자신의 하면이 액티브 패턴(122)과 접촉되도록 형성될 수 있다.
오믹 접촉 패턴(124)은 n+형 불순물이 도핑된 비정질실리콘 재질을 가질 수 있으나, 이에 국한되지 않는다.
에치 스톱퍼(126)는 백 채널부와 중첩되는 영역 내의 오믹 접촉층 식각 시 액티브 패턴(122)을 보호한다. 즉, 상술한 바와 같이, 에치 스톱퍼(126)는 액티브 패턴(122)의 백 채널부가 평평한 형태를 유지할 수 있도록 한다. 이 때문에, 에치 스톱퍼(126)는 폴리실리콘 박막 트랜지스터(114)에 포함될 수 있다.
에치 스톱퍼(126)는 액티브 패턴(122) 상에 액티브 패턴(122)과 중첩되도록 형성될 수 있다. 이때, 에치 스톱퍼(126)는 자신의 폭(We)이 액티브 패턴(122) 폭(Wa)과 동일하도록 형성되며, 자신의 길이(Le)가 액티브 패턴(122) 길이(La)보다 작도록 형성될 수 있다. 이는 백 채널부와 중첩되는 영역 내의 오믹 접촉층 식각 시, 길이 방향으로 액티브 패턴(122)이 노출되지 않도록 하기 위함이나, 이에 국한되지 않는다.
구체적으로, 액티브 패턴(122) 길이(La) 및 상기 에치 스톱퍼(126) 길이(Le)의 차는 0.2㎛ 내지 5㎛일 수 있으나, 이에 국한되지 않는다. 보다 구체적으로, 액티브 패턴(122) 일측에서부터 에치 스톱퍼(126) 일측까지의 길이(L1)는 0.1㎛ 내지 2.5㎛일 수 있다. 이 경우, 액티브 패턴(122) 타측에서부터 에치 스톱퍼(126) 타측까지의 길이는 0.1㎛ 내지 2.5㎛일 수 있다.
상기와 같은 경우, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다라는 장점이 있다. 이로 인해, 상기 데이터 전압이 안정적으로 액티브 패턴(122)을 경유하여 소스 전극(118)으로부터 드레인 전극(120)으로 제공될 수 있다.
에치 스톱퍼(126) 재질은 산화실리콘 및 질화실리콘 중 적어도 어느 하나 이상일 수 있다.
구체적으로, 에치 스톱퍼(126) 재질은, 예를 들어, 에치 스톱퍼(126)가 폴리 실리콘층의 습식 산화 공정을 거쳐 형성될 경우에, 산화실리콘일 수 있다. 반면, 에치 스톱퍼(126) 재질은, 예를 들어, 에치 스톱퍼(126)가 상기 습식 산화 공정을 거쳐 형성되는 대신 증착 공정을 거쳐 형성될 경우에, 산화실리콘 및 질화실리콘 중 적어도 어느 하나 이상일 수 있다.
에치 스톱퍼(126) 두께는 200Å 내지 1000Å일 수 있다.
구체적으로, 에치 스톱퍼(126) 두께는, 예를 들어, 에치 스톱퍼(126)가 폴리실리콘층의 습식 산화 공정을 거쳐 형성될 경우에, 200Å 내지 500Å일 수 있다. 반면, 에치 스톱퍼(126) 두께는, 예를 들어, 에치 스톱퍼(126)가 상기 습식 산화 공정을 거쳐 형성되는 대신 증착 공정을 거쳐 형성될 경우에, 300Å 내지 1000Å일 수 있다.
상기와 같은 구조로 인해, 백 채널부와 중첩되는 영역 내의 오믹 접촉층 식각 시 액티브 패턴(122)은 에치 스톱퍼(126)에 의해 손상되지 않을 수 있다. 또한, 상기 에치 스톱퍼(126) 및 액티브 패턴(122)은 동일한 마스크를 사용하여 형성할 수 있다.
이에 따라, 액티브 패턴(122) 및 에치 스톱퍼(126) 간 연속계면이 형성될 수 있다. 이 때문에, 액티브 패턴(122) 및 에치 스톱퍼(126) 간 불연속계면에 의한 액티브 패턴(122) 내 실리콘 격자 간 스트레인(strain), 및 액티브 패턴(122) 내 실리콘 간 결합(Si-Si bonding)의 끊어짐 등과 같은 불량을 감소시킬 수 있다.
이 때문에, 이동도 및 서브-스레쉬홀드 등과 같은 폴리실리콘 박막 트랜지스터(114)의 소자 특성을 향상시킬 수 있다.
또한, 액티브 패턴(122) 두께를 얇게 할 수 있으므로, 액티브 패턴(122) 두께 증가에 따른 누설 전류를 감소 시킬 수 있다. 또한, 액티브 패턴(122) 크기를 작게 할 수 있으므로, 백라이트 유닛에 의한 누설 전류를 감소시킬 수 있다.
또한, 오믹 접촉 패턴(124)을 길이 방향으로 액티브 패턴(122) 내측에 형성함으로써, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다.
또한, 공정을 단순화하면서도 마스크수를 저감시킬 수 있으므로, 폴리실리콘 박막 트랜지스터 기판(110)의 생산성을 향상시킬 수 있을 뿐만 아니라, 제조 단가를 절감할 수 있다.
게이트선(128)은 게이트 구동부로부터 제공된 게이트 전압, 예를 들어, 게이트 온/오프 전압을 게이트 전극(116)에 제공한다. 이를 위해, 게이트선(128)의 일측은 신장되어 게이트 구동부와 접속되도록 형성될 수 있다. 또한, 게이트선(128)은 게이트 전극(116)과 접속되도록 형성될 수 있다. 또한, 게이트선(128)은 게이트 전극(116)과 동일 평면 상에 게이트 전극(116)과 동일 재질로 형성될 수 있다
데이터선(130)은 데이터 구동부로부터 제공된 데이터 전압을 소스 전극(118)에 제공한다. 이를 위해, 데이터선(130)의 일측은 신장되어 데이터 구동부와 접속되도록 형성될 수 있다. 또한, 데이터선(130)은 소스 전극(118)과 접속되도록 형성될 수 있다. 또한, 데이터선(130)은 소스 전극(118)과 동일 평면 상에 소스 전극(118)과 동일 재질로 형성될 수 있으며, 적어도 하나 이상의 절연막, 예를 들어, 게이트 절연막(134)을 사이에 두고 게이트선(128)과 절연 및 교차되도록 형성될 수 있다.
화소 전극(132)은 액티브 패턴(122)을 경유하여 소스 전극(118)으로부터 드레인 전극(120)에 제공된 데이터 전압을 제공받는다. 이때, 예를 들어, 폴리실리콘 박막 트랜지스터 기판(110)이 액정 표시장치에 채용될 경우, 화소 전극(132)은 액정에 상기 데이터 전압을 인가하게 된다.
화소 전극(132)은 상기 데이터 전압을 제공받기 위해, 적어도 하나 이상의 절연막, 예를 들어, 보호막(136)을 관통하는 콘택홀(138)을 통해 소스 전극(118)과 접속되도록 형성될 수 있으나, 이에 국한되지 않는다.
화소 전극(132)은 ITO, IZO, TO 및 IZTO 등과 같은 투명한 금속 재질로 형성될 수 있으나, 이에 국한되지 않는다.
한편, 도 5a 내지 도 5k는 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제1 실시예를 설명하기 위한 단면도이다. 도 5a 내지 도 5k는 에치 스톱퍼가 폴리실리콘층의 습식 산화 공정을 거쳐 형성되는 경우의 제조 방법을 설명하기 위한 도면들이다.
본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판(110)을 제1 실시예에 따라 제조하기 위해 먼저, 도 5a에 도시된 바와 같이, 게이트 전극(116)이 형성된 기판(112)의 전면에 게이트 절연막(134) 및 비정질실리콘층(140)을 형성한다.
구체적으로, 예를 들어, 게이트 전극(116)이 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 금속 물질로 적어도 1층 이상으로 형성된 기판(112)을 준비한다. 여기 서, 게이트 전극(116) 형성과 동시에 게이트선(128)이 형성될 수 있다.
이어, 상기 기판(112) 전면에 게이트 절연막(134) 및 비정질실리콘층(140)을 연속적으로 형성한다.
구체적으로, 예를 들어, 상기 기판(112) 전면에 소정의 두께, 예를 들어, 500Å 내지 5000Å 두께를 갖는 게이트 절연막(134), 및 소정의 두께, 예를 들어, 300Å 내지 1000Å 두께를 갖는 비정질실리콘층(140)을 연속적으로 형성한다. 이때, 게이트 절연막(134)은 산화실리콘 및 질화실리콘 중 적어도 어느 하나 이상으로 형성될 수 있다. 여기서, 게이트 절연막(134) 및 비정질실리콘층(140)의 형성을 위해 PECVD(plasma enhanced chemical vapor deposition) 및 LPCVD(low pressure chemical vapor deposition) 등 중 어느 하나의 방법이 사용될 수 있으나, 이에 국한되지 않는다.
다음으로, 도 5b에 도시된 바와 같이, 상기 비정질실리콘층(140)을 결정화함으로써 제1 폴리실리콘층(142)을 형성한다.
구체적으로, 예를 들어, 자기장 결정화(Alternating Magnetic Field Crystallization: AMFC) 방식을 사용하는 열처리 장치 내에 상기 기판(112)을 투입한다.
이어, 상기 열처리 장치 내의 온도가 700℃ 내지 1000℃가 되도록 가열한다. 이로 인해, 기판(112)은 700℃ 내지 1000℃로 가열될 수 있다. 여기서, 열처리 장치 내의 온도를 상기 700℃ 내지 1000℃까지 단계적으로 서서히 가열할 수 있다. 또는, 단계적으로 상승하는 온도에 대응하는 다수개의 공정 챔버를 구비하는 열처 리 장치가 사용될 수 있다.
이어, 기판(112) 주위에 배치된 자성 코아 등을 사용하여 기판(112) 주위에 자기장을 형성시킨다. 이로 인해, 기판(112)은 유도 가열되며, 기판(112) 상에 형성된 비정질실리콘층(140)의 결정화가 이루어져 제1 폴리실리콘층(142)이 형성된다.
다음으로, 도 5c에 도시된 바와 같이, 상기 제1 폴리실리콘층(142) 중 상부만 습식 산화함으로써 제2 폴리실리콘층(146) 및 산화층(144)을 형성한다.
구체적으로, 예를 들어, 상기 열처리 장치 내의 온도를 700℃ 내지 1000℃로 유지시킨 채, 상기 열처리 장치 내로 산소 및 수소 가스를 공급하여 상기 산소 및 수소 가스 분위기를 형성한다.
그러면, 제1 폴리실리콘층(142)의 실리콘 간 결합(Si-Si bonding), 및/또는 실리콘 및 수소 간 결합(Si-H bonding)이 끊어지게 됨과 아울러 상기 결합이 끊어진 빈 자리에 산소 원자가 들어가게 된다.
이로 인해, 제1 폴리실리콘층(142) 중 상부는 산화층(144)이 될 수 있으며, 제1 폴리실리콘층(142) 중 상부를 제외한 나머지는 제2 폴리실리콘층(146)이 될 수 있다.
상기 산화층(144)은 산화실리콘 재질일 수 있으며, 그 두께는 200Å 내지 500Å일 수 있다. 따라서, 제2 폴리실리콘층(146)의 두께는 100Å 내지 800Å일 수 있다.
다음으로, 도 5d 내지 도 5h에 도시된 바와 같이, 상기 제2 폴리실리콘 층(146) 및 상기 산화층(144)을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 액티브 패턴(122) 및 에치 스톱퍼(126)를 형성한다. 여기서, 상기 부분 노광 마스크를 사용하는 이유는 액티브 패턴(122) 일측에서부터 에치 스톱퍼(126) 일측까지의 길이(L1)를 원하는대로 조절하기 위함이나, 이에 국한되지 않는다. 여기서, 부분 노광 마스크는 반투과 마스크 및 슬릿 마스크 중 어느 하나일 수 있으나, 이에 국한되지 않는다.
구체적으로, 예를 들어, 도 5d에 도시된 바와 같이, 기판(112)의 전면에 포토레지스트층을 형성한 다음, 상기 부분 노광 마스크를 사용하는 사진 공정을 진행함으로써 제1 포토레지스트 패턴(154)을 형성한다. 이때, 제1 포토레지스트 패턴(154)은 부분 노광 마스크로 인해 서로 다른 두께를 갖도록 형성될 수 있다. 즉, 제1 포토레지스트 패턴(154)은 다층 형태로 형성될 수 있다. 여기서, 포토레지스트층은 양의 감광성을 가질 수 있으나, 이에 국한되지 않는다.
이어, 도 5e에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(154)을 마스크로 하여 상기 제2 폴리실리콘층(146) 및 상기 산화층(144)을 제1 식각함으로써 액티브 패턴(122) 및 산화 패턴(148)을 형성한다.
구체적으로, 예를 들어, 제1 포토레지스트 패턴(154)을 마스크로 하여 제2 폴리실리콘층(146) 및 산화층(144)을 제1 식각한다. 이때, 상기 제1 식각은 식각 선택비를 고려하여 건식 식각 또는 습식 식각, 또는 이들의 조합으로된 식각 방법 중 어느 하나가 적용될 수 있다. 그러면, 액티브 패턴(122) 및 산화 패턴(148)이 형성될 수 있다.
이어, 도 5f에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(154) 중 두께가 작은 부분을 제거함으로써 제2 포토레지스트 패턴(156)을 형성한다.
구체적으로, 예를 들어, 건식 식각 장비 내에 상기 기판(112)을 배치시킨 다음, 산소 플라즈마 등을 사용하여 상기 제1 포토레지스트 패턴(154)을 식각한다. 그러면, 제1 포토레지스트 패턴(154) 중 두께가 작은 부분이 제거될 수 있다. 이때, 제1 포토레지스트 패턴(154) 중 두께가 큰 부분 역시 일부 제거될 수 있다. 상기와 같은 공정을 진행함으로써 제1 포토레지스트 패턴(154)보다 크기가 작은 제2 포토레지트 패턴(156)이 형성될 수 있다.
이어, 도 5g에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(156)을 마스크로 하여 상기 산화 패턴(148)을 제2 식각함으로써 에치 스톱퍼(126)를 형성한다.
구체적으로, 예를 들어, 제2 포토레지스트 패턴(156)을 마스크로 하여 산화 패턴(148)을 제2 식각한다. 이때, 상기 제2 식각은 식각 선택비를 고려하여 건식 식각 또는 습식 식각, 또는 이들의 조합으로된 식각 방법 중 어느 하나가 적용될 수 있다. 그러면, 에치 스톱퍼(126)가 형성될 수 있다.
다음으로, 도 5h에 도시된 바와 같이, 스트립퍼(stripper) 등을 사용하여 제2 포토레지스트 패턴(156)을 제거함으로써, 에치 스톱퍼(126)의 표면을 외부로 노출시킨다.
상기와 같은 일련의 과정을 통해 액티브 패턴(122) 상에 액티브 패턴(122)과 중첩되도록 형성되며, 액티브 패턴(122)과 폭은 동일하되 길이는 상대적으로 작은 에치 스톱퍼(126)가 형성될 수 있다.
또한, 오믹 접촉 패턴(124)을 길이 방향으로 액티브 패턴(122) 내측에 형성함으로써, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다. 즉, 부분 노광 마스크를 사용하여 액티브 패턴(122) 일측에서부터 에치 스톱퍼(126) 일측까지의 길이(L1)를 원하는대로 조절할 수 있으므로, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다.
또한, 액티브 패턴(122) 및 에치 스톱퍼(126)를 1개의 마스크를 사용하여 형성할 수 있으므로, 폴리실리콘 박막 트랜지스터 기판(110)의 제조 공정 단순화, 생산성 향상 및 제조 단가 절감을 이룰 수 있다.
또한, 액티브 패턴(122) 및 에치 스톱퍼(126) 간 연속계면을 형성할 수 있다.
다음으로, 도 5i에 도시된 바와 같이, 액티브 패턴(122)과 접촉하는 오믹 접촉 패턴(124), 및 상기 오믹 접촉 패턴(124)과 접촉하는 소스 전극(118) 및 드레인 전극(120)을 형성한다. 여기서, 소스 전극(118) 및 드레인 전극(120) 형성과 동시에 데이터선(130)이 형성될 수 있다.
구체적으로, 예를 들어, n+ 불순물이 도핑된 비정질실리콘층, 즉, 오믹 접촉층을 소정의 두께, 예를 들어, 20Å 내지 500Å의 두께로 형성한다. 여기서, 오믹 접촉층의 형성을 위해 PECVD 및 LPCVD 등 중 어느 하나의 방법이 사용될 수 있으나, 이에 국한되지 않는다.
이어, 상기 오믹 접촉층 상에 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 물 질로 데이터 금속층을 적어도 1층 이상으로 형성한다. 여기서, 데이터 금속층의 형성을 위해 스퍼터링(sputtering) 등의 방법이 사용될 수 있으나, 이에 국한되지 않는다. 한편, 상기 오믹 접촉층 및 데이터 금속층은 동일 공정 장비 내에서 연속적으로 형성될 수 있다.
이어, 사진 식각 공정을 통해 상기 오믹 접촉층 및 데이터 금속층을 식각한다. 이때, 상기 식각 공정은 식각 선택비를 고려하여 건식 식각 또는 습식 식각, 또는 이들의 조합으로된 식각 방법 중 어느 하나가 적용될 수 있다.
상기 식각 공정 시 백 채널부와 중첩되는 영역 내의 오믹 접촉층은 식각된다. 이때, 에치 스톱퍼(126)에 의해 액티브 패턴(122)의 백 채널부가 식각되지 않고 보호될 수 있다.
이러한 일련의 공정을 통해 액티브 패턴(122)과 접촉하는 오믹 접촉 패턴(124), 및 상기 오믹 접촉 패턴(124)과 접촉하는 소스 전극(118) 및 드레인 전극(120)이 형성될 수 있다.
다음으로, 도 5j에 도시된 바와 같이, 콘택홀(138)이 형성된 보호막(136)을 기판(112)의 전면에 형성한다.
구체적으로, 예를 들어, 상기 보호막(136)의 형성을 위해 사진 및/또는 식각 공정이 진행될 수 있다. 여기서, 보호막(136) 재질은 BCB(benzocyclobutene), 폴리이미드(polyimide), 아크릴(acryl) 계열 등의 유기 물질일 수 있다. 또는, 보호막(136) 재질은 산화실리콘, 질화실리콘 및 TEOS 등과 같은 무기 물질일 수 있다. 또는, 보호막(136) 재질은 상기 유기 물질 및 무기 물질의 조합일 수 있다. 여기 서, 상기 보호막(136)은 적어도 1층 이상으로 형성될 수 있다. 여기서, 상기 보호막(136) 두께는, 예를 들어, 1000Å 내지 30000Å의 두께를 가질 수 있다.
다음으로, 도 5k에 도시된 바와 같이, 콘택홀(138)을 통해 드레인 전극(120)과 접속된 화소 전극(132)을 형성한다.
구체적으로, 예를 들어, 상기 화소 전극(132)의 형성을 위해 사진 식각 공정이 진행될 수 있다. 여기서, 상기 화소 전극(132) 재질은 ITO, IZO, TO 및 IZTO 등과 같은 투명한 금속 물질일 수 있다. 여기서, 상기 화소 전극(132) 두께는, 예를 들어, 100Å 내지 2000Å일 수 있다.
한편, 도 6a 내지 도 6f는 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제2 실시예를 설명하기 위한 단면도이다. 도 6a 내지 도 6f는 에치 스톱퍼가 증착 공정을 거쳐 형성되는 경우의 제조 방법을 설명하기 위한 도면들이다. 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제2 실시예에서는, 도 3에 도시된 폴리실리콘 박막 트랜지스터 기판 제조 방법의 제1 실시예와 중복되는 설명은 생략하며, 그 특징에 대해서만 설명한다.
본 발명의 실시예에 따른 폴리실리콘 박막 트랜지스터 기판(110)을 제2 실시예에 따라 제조하기 위해 먼저, 도 6a에 도시된 바와 같이, 게이트 전극(116)이 형성된 기판(112)의 전면에 게이트 절연막(134), 비정질실리콘층(140) 및 에치 스톱퍼층(etch stopper layer: 150)을 형성한다.
구체적으로, 예를 들어, 게이트 전극(116)이 형성된 기판(112)을 준비한다. 이는 상술한 바와 동일하므로, 그 상세한 설명은 생략한다.
이어, 상기 기판(112) 전면에 게이트 절연막(134), 비정질실리콘층(140) 및 에치 스톱퍼층(150)을 연속적으로 형성한다.
구체적으로, 예를 들어, 상기 기판(112) 전면에 소정 두께, 예를 들어, 500Å 내지 5000Å두께를 갖는 게이트 절연막(134), 소정 두께, 예를 들어, 300Å 내지 1000Å 두께를 갖는 비정질실리콘층(140), 및 소정 두께, 예를 들어, 300Å 내지 1000Å 두께를 갖는 에치 스톱퍼층(150)을 연속적으로 형성한다.
이때, 게이트 절연막(134) 및 에치 스톱퍼층(150)은 산화실리콘 및 질화실리콘 중 적어도 어느 하나 이상으로 형성될 수 있다. 여기서, 게이트 절연막(134), 비정질실리콘층(140) 및 에치 스톱퍼층(150)의 형성을 위해 PECVD 및 LPCVD 등 중 어느 하나의 방법이 사용될 수 있으나, 이에 국한되지 않는다.
다음으로, 도 6b에 도시된 바와 같이, 상기 비정질실리콘층(140)을 결정화함으로써 폴리실리콘층(142)을 형성한다.
구체적으로, 예를 들어, 상술한 바와 같은 자기장 결정화 방식을 사용하는 열처리 장치를 사용한다. 그리고, 열처리 장치 내의 온도 역시, 상술한 바와 동일한 700℃ 내지 1000℃인 상태에서 비정질실리콘층(140)을 결정화한다.
이때, 비정질실리콘층(140)의 상부에 에치 스톱퍼층(150)이 형성되어 있다 할지라도 비정질실리콘층(140)을 결정화할 수 있다. 이는 상기 열처리 장치 특성에 기인한다. 즉, 상기 열처리 장치를 사용하면 비정질실리콘층(140)의 상부에 형성된 에치 스톱퍼층(150)이 비정질실리콘층(140)의 결정화도에 영향을 미치지 않기 때문에, 비정질실리콘층(140)을 결정화하여 폴리실리콘층(142)을 형성할 수 있다.
다음으로, 도 6c 내지 도 6f에 도시된 바와 같이, 상기 폴리실리콘층(142) 및 상기 에치 스톱퍼층(150)을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 액티브 패턴(122) 및 에치 스톱퍼(126)를 형성한다. 여기서, 상기 부분 노광 마스크를 사용하는 이유는 액티브 패턴(122) 일측에서부터 에치 스톱퍼(126) 일측까지의 길이(L1)를 원하는대로 조절하기 위함이나, 이에 국한되지 않는다. 여기서, 부분 노광 마스크는 반투과 마스크 및 슬릿 마스크 중 어느 하나일 수 있으나, 이에 국한되지 않는다.
구체적으로, 예를 들어, 도 6c에 도시된 바와 같이, 기판(112)의 전면에 포토레지스트층을 형성한 다음, 상기 부분 노광 마스크를 사용하는 사진 공정을 진행함으로써 제1 포토레지스트 패턴(154)을 형성한다. 이때, 제1 포토레지스트 패턴(154)은 부분 노광 마스크로 인해 서로 다른 두께를 갖도록 형성될 수 있다. 여기서, 포토레지스트층은 양의 감광성을 가질 수 있으나, 이에 국한되지 않는다.
이어, 도 6d에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(154)을 마스크로 하여 상기 폴리실리콘층(142) 및 상기 에치 스톱퍼층(150)을 제1 식각함으로써 액티브 패턴(122) 및 에치 스톱퍼 전구 패턴(152)을 형성한다. 여기서, 상기 제1 식각은 식각 선택비를 고려하여 건식 식각 또는 습식 식각, 또는 이들의 조합으로된 식각 방법 중 어느 하나가 적용될 수 있다. 그러면, 액티브 패턴(122) 및 에치 스톱퍼 전구 패턴(152)이 형성될 수 있다.
이어, 도 6e에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(154) 중 두께가 작은 부분을 제거함으로써 제2 포토레지스트 패턴(156)을 형성한다. 이는 상술 한 바와 동일하므로, 그 상세한 설명은 생략한다. 그러면, 상기 제2 포토레지스트 패턴(156)이 형성될 수 있다.
이어, 도 6f에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(156)을 마스크로 하여 상기 에치 스톱퍼 전구 패턴(152)을 제2 식각함으로써 에치 스톱퍼(126)를 형성한다. 여기서, 상기 제2 식각은 식각 선택비를 고려하여 건식 식각 또는 습식 식각, 또는 이들의 조합으로된 식각 방법 중 어느 하나가 적용될 수 있다. 그러면, 에치 스톱퍼(126)가 형성될 수 있다.
다음으로, 스트립퍼 등을 사용하여 제2 포토레지스트 패턴(156)을 제거함으로써, 에치 스톱퍼(126)의 표면을 외부로 노출시킨다.
상기와 같은 일련의 과정을 통해 액티브 패턴(122) 상에 액티브 패턴(122)과 중첩되도록 형성되며, 액티브 패턴(122)과 폭은 동일하되 길이는 상대적으로 작은 에치 스톱퍼(126)가 형성될 수 있다.
또한, 오믹 접촉 패턴(124)을 길이 방향으로 액티브 패턴(122) 내측에 형성함으로써, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다. 즉, 부분 노광 마스크를 사용하여 액티브 패턴(122) 일측에서부터 에치 스톱퍼(126) 일측까지의 길이(L1)를 원하는대로 조절할 수 있으므로, 오믹 접촉 패턴(124) 및 액티브 패턴(122) 간 접촉 면적을 넓게 할 수 있다.
또한, 액티브 패턴(122) 및 에치 스톱퍼(126)를 1개의 마스크를 사용하여 형성할 수 있으므로, 폴리실리콘 박막 트랜지스터 기판(110)의 제조 공정 단순화, 생산성 향상 및 제조 단가 절감을 이룰 수 있다.
또한, 액티브 패턴(122) 및 에치 스톱퍼(126) 간 연속계면을 형성할 수 있다.
다음으로, 액티브 패턴(122)과 접촉하는 오믹 접촉 패턴(124), 및 상기 오믹 접촉 패턴(124)과 접촉하는 소스 전극(118) 및 드레인 전극(120)을 형성한다. 다음으로, 콘택홀(138)이 형성된 보호막(136)을 기판(112)의 전면에 형성한다. 다음으로, 콘택홀(138)을 통해 드레인 전극(120)과 접속된 화소 전극(132)을 형성한다. 이는 상술한 바와 동일하므로 그 상세한 설명은 생략한다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명에 따르면, 에치 스톱퍼 및 액티브 패턴을 하나의 마스크를 사용하여 형성할 수 있다. 이 때문에, 폴리실리콘 폴리실리콘 박막 트랜지스터 기판의 제조 공정 단순화 및 제조 단가를 낮출 수 있다.
또한, 백 채널부와 중첩되는 영역 내의 오믹 접촉층 식각 시, 액티브 패턴은 에치 스톱퍼에 의해 손상되지 않을 수 있으며, 액티브 패턴의 두께를 얇게할 수 있을 뿐만 아니라, 액티브 패턴 크기를 작게 할 수 있다. 또한, 오믹 접촉 패턴 및 액티브 패턴 간 접촉 면적을 넓게 할 수 있다. 또한, 액티브 패턴 및 에치 스톱퍼 간 연속계면을 형성할 수 있다. 이 때문에, 이동도, 서브-스레쉬홀드 및 누설 전류 등과 같은 폴리실리콘 박막 트랜지스터의 소자 특성이 향상될 수 있다.
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- (a) 게이트 전극이 형성된 기판의 전면에 게이트 절연막 및 비정질실리콘층을 형성하는 단계;(b) 상기 비정질실리콘층을 결정화함으로써 제1 폴리실리콘층을 형성하는 단계;(c) 상기 제1 폴리실리콘층 중 상부만 습식 산화(wet oxidation)함으로써 제2 폴리실리콘층 및 산화층을 형성하는 단계; 및(d) 상기 제2 폴리실리콘층 및 상기 산화층을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되며 상기 게이트 전극보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 상기 액티브 패턴 상에 상기 액티브 패턴과 중첩되도록 형성되며 폭은 상기 액티브 패턴 폭과 동일하도록 형성되며 길이는 상기 액티브 패턴 길이보다 작도록 형성된 에치 스톱퍼를 형성하는 단계를 포함하고,상기 (d) 단계는,(d-1) 상기 부분 노광 마스크를 사용하는 상기 사진 공정을 통해 서로 다른 두께를 갖도록 형성된 제1 포토레지스트 패턴을 마스크로 하여 상기 제2 폴리실리콘층 및 상기 산화층을 제1 식각함으로써 액티브 패턴 및 산화 패턴을 형성하는 단계;(d-2) 상기 제1 포토레지스트 패턴 중 두께가 작은 부분을 제거함으로써 제2 포토레지스트 패턴을 형성하는 단계;(d-3) 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 산화 패턴을 제2 식각함으로써 에치 스톱퍼를 형성하는 단계; 및(d-4) 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제16항에 있어서,상기 (a) 단계의 비정질실리콘층의 두께는, 300Å 내지 1000Å인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제16항에 있어서,상기 (b) 및 (c) 단계는, 자기장 결정화(Alternating Magnetic Field Crystallization: AMFC) 방식을 사용하는 열처리 장치 내에서 수행되는 단계인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제18항에 있어서,상기 (b) 및 (c) 단계는, 700℃ 내지 1000℃의 온도 범위 내에서 수행되는 단계인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제19항에 있어서, 상기 (c) 단계는,산소 및 수소 가스를 상기 열처리 장치 내에 공급하여 상기 산소 및 수소 가스 분위기를 형성하는 단계를 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제20항에 있어서,상기 (c) 단계의 산화층 재질은, 산화실리콘인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제20항에 있어서,상기 (c) 단계의 산화층 두께는, 200Å 내지 500Å인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
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- 제16항에 있어서,상기 (d) 단계의 액티브 패턴 길이 및 상기 에치 스톱퍼 길이의 차는, 0.2㎛ 내지 5㎛인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제24항에 있어서,상기 (d) 단계의 액티브 패턴 일측에서부터 상기 에치 스톱퍼 일측까지의 길이는, 0.1㎛ 내지 2.5㎛인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
- 제16항에 있어서,(e) 상기 액티브 패턴과 접촉하는 오믹 접촉 패턴, 및 상기 오믹 접촉 패턴과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지트터 기판의 제조 방법.
- (a) 게이트 전극이 형성된 기판의 전면에 게이트 절연막, 비정질실리콘층 및 에치 스톱퍼층을 형성하는 단계;(b) 상기 비정질실리콘층을 결정화함으로써 폴리실리콘층을 형성하는 단계; 및(c) 상기 폴리실리콘층 및 상기 에치 스톱퍼층을 부분 노광 마스크를 사용하는 사진 식각 공정을 통해 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되며 상기 게이트 전극보다 폭 및 길이가 각각 작도록 형성된 액티브 패턴, 및 상기 액티브 패턴 상에 상기 액티브 패턴과 중첩되도록 형성되며 폭은 상기 액티브 패턴 폭과 동일하도록 형성되며 길이는 상기 액티브 패턴 길이보다 작도록 형성된 에치 스톱퍼를 형성하는 단계를 포함하고,상기 (c) 단계는,(c-1) 상기 부분 노광 마스크를 사용하는 상기 사진 공정을 통해 서로 다른 두께를 갖도록 형성된 제1 포토레지스트 패턴을 마스크로 하여 상기 폴리실리콘층 및 상기 에치 스톱퍼층을 제1 식각함으로써 액티브 패턴 및 에치 스톱퍼 전구 패턴을 형성하는 단계;(c-2) 상기 제1 포토레지스트 패턴 중 두께가 작은 부분을 제거함으로써 제2 포토레지스트 패턴을 형성하는 단계;(c-3) 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 에치 스톱퍼 전구 패턴을 제2 식각함으로써 에치 스톱퍼를 형성하는 단계; 및(c-4) 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조 방법.
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