KR20050104953A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20050104953A
KR20050104953A KR1020040030425A KR20040030425A KR20050104953A KR 20050104953 A KR20050104953 A KR 20050104953A KR 1020040030425 A KR1020040030425 A KR 1020040030425A KR 20040030425 A KR20040030425 A KR 20040030425A KR 20050104953 A KR20050104953 A KR 20050104953A
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
forming
region
metal
Prior art date
Application number
KR1020040030425A
Other languages
English (en)
Other versions
KR101026808B1 (ko
Inventor
조성환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040030425A priority Critical patent/KR101026808B1/ko
Priority to US11/119,689 priority patent/US7387920B2/en
Publication of KR20050104953A publication Critical patent/KR20050104953A/ko
Application granted granted Critical
Publication of KR101026808B1 publication Critical patent/KR101026808B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 이중게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트의 하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 마스크로 반도체 패턴의 전면에 n+ 또는 p+ 이온을 주입하는 단계, 이 과정에서, 상부 게이트 전극 패턴과 대응되는 영역의 바깥 부분에 위치한 반도체 패턴은 고농도로 도핑되어 소스 및 드레인 영역이 되고, 하부 게이트 전극과 대응되는 부분은 도핑되지 않은 채널 영역이 되며, 채널 영역과 소스 및 드레인 영역의 사이에 게이트 전극과 중첩되지 않으며 도핑되지 않은 오프 셋 영역이 형성된다. 필요에 따라, 게이트 전극의 상부막을 전면 식각으로 제거하고, 하부막을 마스크로 하여 n-또는 p-이온을 주입하여 소스 및 드레인 영역의 안쪽에 저농도 LDD 영역을 형성한다.
도핑한 후 열처리하여 소스 영역 및 드레인 영역을 형성하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method for thin film transistor array panel}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로서 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
다결정 규소를 반도체층으로 이용하는 다결정 규소 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 화소를 구동하기 위한 구동 회로를 박막 트랜지스터와 함께 기판에 형성할 수 있는 장점이 있다.
그러나 다결정 규소 박막 트랜지스터는 펀치 쓰루 등을 방지하기 위해서 소스 영역 및 드레인 영역과 채널 영역 사이에 저농도 도핑 영역을 형성한다.
GOLDD(gate overlap LDD)는 MOS 트랜지스터 분야에서 LDD 방식대비 소자의 신뢰성 확보와 온 전류(on current)의 저하 없이 오프 전류(off current)를 감소시키는 이점을 갖고 있어 널리 사용되어 왔다. 특히 단채널(short channel)로 가면서 핫캐리어(hot carrier)로 인한 소자의 신뢰성이 문제로 대두되어 LDD 방식보다는 GOLDD 방식을 많이 채택하고 있다. 그러나 기존의 GOLDD 구조에서는 N- 불순물의 도핑 농도(doping concentration)를 제어하기가 매우 곤란하며 또한 활성화율이 탁월한 ELA(eximer laser annealing) 방식을 적용할 수 없거나 ELA 활성화를 2회 실시하는 등의 복잡한 방법이 제안되어 왔다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 원하는 저농도 도핑 영역을 안정적으로 형성하고, 1회의 ELA 활성화로서 도핑 영역을 충분히 활성화시켜 박막 트랜지스터의 특성 및 신뢰성을 확보할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
상기한 목적을 달성하기 위해서 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 제1 및 제2 금속막을 차례로 증착하는 단계, 상기 제1 및 제2 금속막을 사진식각으로 패터닝하는 단계, 패터닝된 제1, 제2 게이트 위에 PR(photo resist)를 도포하는 단계 게이트 전극을 가지는 게이트선을 형성하는 단계, PR 과 제1 및 제2금속막을 식각하여 하부막이(제1금속막) 상부막(제2금속막)에 대해 언더 컷된 이중막 구조의 게이트 전극을 형성하는 단계, 게이트 전극을 마스크로 고농도 이온을 주입하여 상기 게이트 전극의 상부막 패턴에 대응하는 부분의 바깥에 위치하는 도핑된 소스 및 드레인 영역, 상기 게이트 전극의 하부막 패턴에 대응하는 부분인 도핑되지 않은 채널 영역, 상기 채널 영역과 상기 소스 및 드레인 영역 사이에 위치하는 도핑되지 않은 오프 셋 영역을 상기 반도체 패턴에 형성하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
또는 기판 위에 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체층과 일부분이 중첩하는 제1 및 제 2금속막을 차례로 가지는 게이트선과 데이터 금속편을 형성하는 단계, 상기 제1 및 제2 금속막 위에 PR(photo resist)를 도포하는 단계 2층의 게이트 전극을 순차적으로 형성하는 단계 게이트 전극을 가지는 게이트선을 형성하는 단계, 제1 및 제2금속막을 식각하여 하부막이 상부막에 대해 언더 컷된 이중막 구조의 게이트 전극을 형성하는 단계, 게이트 전극을 마스크로 고농도 이온을 주입하여 상기 게이트 전극의 상부막 패턴에 대응하는 부분의 바깥에 위치하는 도핑된 소스 및 드레인 영역, 상기 게이트 전극의 하부막 패턴에 대응하는 부분인 도핑되지 않은 채널 영역, 상기 채널 영역과 상기 소스 및 드레인 영역 사이에 위치하는 도핑되지 않은 오프 셋 영역을 상기 반도체 패턴에 형성하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 절연 기판 위에 차단막을 형성하는 단계를 더 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.
[제1 실시예]
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 절단한 단면도이다.
도시한 바와 같이, 투명한 절연 기판(110) 위에 산화규소 등으로 이루어진 차단막(111)이 형성되어 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 반도체층(150)이 형성되어 있다. 반도체층(150)은 불순물이 도핑되어 있는 불순물 영역과 그렇지 않은 진성 영역을 포함한다. 불순물 영역인 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 영역인 채널 영역(154), 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에 위치한 저농도 도핑 영역(lightly doped drain region)(152)은 박막 트랜지스터를 이룬다.
저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 도전성 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 도전성 불순물이 소스 영역(153) 및 드레인 영역(155)보다 저농도로 도핑되어 있다.그러나 저농도 도핑영역(152) 대신 불순물이 들어 있지 않은 오프셋 영역이 형성될 수 있다.
여기서 도전성 불순물은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다.
반도체층(150) 위에는 질화규소 또는 산화규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)과 유지 전극선 (131)이 형성되어 있다.
게이트선(121)은 제1 금속층과 제2 금속층이 차례로 적층된 이중층 구조를 가지고 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩됨으로써 게이트 전극(124)을 이룬다. 저농도 도핑 영역(152)은 게이트선 (121)과 중첩될 수도 있다.
유지 전극선(131)은 화소의 유지 용량을 증가시키기 위한 것이며 게이트선 (121)과 거의 평행하다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 폭이 넓어져 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150) 부분을 유지 전극 영역(157)이라 한다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 다른 부분의 폭보다 넓을 수 있다.
게이트 전극(124)의 상부에는 게이트 전극(124)보다 폭이 넓은 도전체 패턴(120)이 형성되어 있다. 도전체 패턴(120)은 저농도 도핑 영역(152)과 중첩하여 GOLDD(gate overlap LDD)를 이룰 수 있게 한다.
게이트선(121) 및 유지 전극선(131)과 도전체 패턴(120) 및 게이트 절연막 (140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)과 게이트 절연막(140)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 가지고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171) 및 드레인 전극(175)이 형성되어 있다.
데이터선(171)의 일부분(또는 분지형 부분)은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 다른 부분의 폭보다 넓게 형성할 수 있다.
드레인 전극(175)은 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있다.
드레인 전극(175), 데이터선(171) 및 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
이상 기술한 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3a 내지 도 10b와 함께 기 설명한 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5, 도 6, 도 7, 도 8a 및 도 8b는 본 발명의 한 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이다. 도 3b는 도 3a의 박막 트랜지스터 표시판을 IIIb-IIIb'선을 따라 자른 단면도이고, 도 4b 및 도 4c는 도 4a의 박막 트랜지스터 표시판을 IVb-IVb'선을 따라 자른 단면도이다. 도 7b는 도 7a의 박막 트랜지스터 표시판을 VIIb-VIIb'선을 따라 자른 단면도이고, 도 8b는 도 8a의 박막 트랜지스터 표시판을 VIIIb-VIIIb'선을 따라 자른 단면도이며, 도 9b는 도 9a의 박막 트랜지스터 표시판을 IXb-IXb'선을 따라 자른 단면도이다.
먼저 도 3a 및 도 3b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등이 있으며, 차단막(111)은 산화규소(SiO2) 또는 질화규소(SiNx)를 약 1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 약 500Å 이상의 두께, 바람직하게는 500~1,200Å의 두께로 형성한다.
그런 다음 비정질 규소막을 ELA(eximer laser anneal)방법, 로 열처리(chamber anneal) 방법, SLS(sequential lateral solidification) 방법 등의 결정화 방법으로 결정화하여 다결정 규소막을 형성한다.
이어, 광마스크를 이용한 사진 식각 공정으로 다결정 규소막을 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
다음, 반도체층(150) 위에 화학 기상 증착 방법으로 질화규소 또는 산화규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
그런 다음 도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 네오디뮴 (Nb) 또는 이들의 합금을 제1 금속막, 제2 금속막으로 차례로 증착하여 2중 도전막을 형성하고, 마스크를 이용한 사진 식각 공정으로 패터닝한 후 게이트선(121) 및 유지 전극선(131)을 형성한다. 그 후 감광막(photoresist)을 도포한다. 이때 제1 금속층과 제2 금속층의 선택비를 이용한 스프레이(spray) 방식의 습식 식각을 사용하면 제1 금속층을 언더컷된 형태로 형성할 수 있다.
이어 감광막과 게이트 전극(124)의 상부막을 고농도 도핑 마스크로 사용하여 반도체층(150)에 도전형 불순물 이온을 고농도로 도핑하여 상기 게이트 전극(124)의 상부막에 대응하는 부분의 바깥에 위치하는 소스 영역(153)및 드레인 영역(155)의 양쪽에 고농도 도핑영역을 형성한다.
다음 도 5에 도시한 바와 같이, 건식 식각을 이용하여 게이트 전극(124)의 상부막과 그 위의 감광막을 상부막이 하부막의 폭에 이를 때까지 식각한다.
이어 도 6a 및 도 6b에 도시한 바와 같이 폭이 줄어든 게이트 전극(124) 및 그 위의 감광막을 저농도 도핑 마스크로 사용하여 반도체층(150)에 도전형 불순물 이온을 저농도로 도핑하여 게이트 전극(124)의 하부막에 대응하는 부분의 바깥에 위치하는 부분과 소스 영역(153) 및 드레인 영역(155)의 사이에 위치하는 영역에 저농도 도핑영역을 형성한다. 이어 감광막을 제거한다.
도 7a 및 도 7b에 도시한 바와 같이 게이트선(121) 및 유지 전극선(131)의 상부에 도전막을 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(124)의 상부에 도전체 패턴(120)을 형성한다.
이때, 도전체 패턴(120)은 게이트 전극(124)보다 넓은 폭을 가지며, 게이트 전극(124)을 중심으로 양쪽으로 드러난 반도체층(150)의 일부를 각각 덮는다.
이때, 도전체 패턴(120)은 게이트 전극(124)의 상부에만 섬형으로 형성하였지만 게이트선(121) 또는 유지 전극선(131)과 동일한 모양의 선형으로 형성할 수 있으며, 필요에 따라 다양한 모양을 취할 수 있다.
그런 다음 ELA 등의 방법으로 열처리하여 상기 전 영역의 불순물을 활성화시켜 반도체층(150)을 완성한다.
이후 도 8a 및 도 8b에서와 같이, 기판(110) 전면에 제1 층간 절연막(601)을 형성하고 게이트 절연막(140)과 함께 사진 식각 공정으로 식각하여 소스 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.
제1 층간 절연막(601)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 형성할 수 있다.
다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수 층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
데이터선(171) 및 드레인 전극(175)의 측벽을 경사지도록 하여 상부층과의 밀착성을 향상시킬 수 있다.
도 9a 및 도 9b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(602)도 제1 층간 절연막(601)과 동일한 물질로 형성할 수 있다.
이후 도1 및 도2에 도시한 바와 같이, 제2 층간 절연막 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
제2 층간 절연막(602)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선(171) 및 게이트선(121)과 중첩시켜 화소 영역의 개구율을 향상시킬 수 있다.
이상 본 발명에서와 같이 2중 금속패턴을 이용하여 도핑 영역을 형성하면 ELA 활성화를 1회 실시하여 저온 다결정 규소(LTPS, low temperature polysilicon) 공정 중 가장 비싼 레이저 공정의 횟수를 1회로 가져갈 수 있고 게이트선(121) 및 유지 전극선(131)의 상부에 도전막을 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(124)의 상부에 도전체 패턴(120)을 형성하여 GOLDD를 구현함으로써 특성 향상 및 신뢰성을 확보할 수 있는 방법을 제공한다.
[제2 실시예]
도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI'-XI선을 따라 자른 단면도이다.
본 실시예에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일 층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
좀더 구체적으로 설명하면 도 10 및 도 11에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 반도체층(150)이 형성되어 있다. 반도체층(150)은 불순물이 도핑되어 있는 불순물 영역과 그렇지 않은 진성 영역을 포함한다. 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 영역인 채널 영역(154), 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에 위치한 저농도 도핑 영역(152)은 박막 트랜지스터를 이룬다.
반도체층(150) 및 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121), 유지 전극선 (131) 및 데이터 금속편(171a)이 형성되어 있다.
게이트선(121)의 일부가 반도체층(150)의 채널 영역과 중첩되어 게이트 전극 (124)이 된다.
게이트선(121)의 한쪽 끝 부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 다른 부분의 폭보다 확대 형성할 수 있다.
유지 전극선(131)은 게이트선(121)과 일정 거리 떨어져 있으며 게이트선(121)과 평행하게 뻗어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층(150) 부분은 유지 전극 영역(157)이라 한다.
게이트 전극(124)의 상부에는 저농도 도핑 영역(152)과 중첩하는 도전체 패턴(120)이 형성되어 있다.
데이터 금속편(171a)은 게이트선(121)과 일정 거리 떨어져 있고 게이트선 (121)과 수직한 방향으로 신장된다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선(121)과 연결되지 않도록 형성되어 있다.또, 데이터 금속편(171a)은 외부회로(도시하지 않음)로부터 화상 신호를 인가 받기 위해 가장 바깥에 위치한 한행의 데이터 금속편(17a)의 한쪽 끝 부분을 확대 형성할 수 있다.
게이트선(121), 유지 전극선(131), 데이터 금속편(171a) 및 게이트 절연막 (140) 위에는 층간 절연막(160)이 형성되어 있다.
층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다.
데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 층간 절연막(160) 및 게이트 절연막(140)에 형성되어 있는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 서로 분리되어 있는 데이터 금속편(171a)들이 데이터 연결부(171b)에 의하여 게이트선(121) 및 유지 전극선(131)을 건너 연결된다.
화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝 부분과 연결되어 있다.
접촉 보조 부재(82)는 데이터 금속편(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.
이상 기술한 도10 및 도11의 박막트랜지스터 표시판을 제조하는 방법에 대하여 도12a 내지 도15b와 함께 기 설명한 도10 및 도11을 참조하여 상세히 설명한다.
도 12a, 도 13a, 도 14a 및 도 15a는 도 10 및 도 11의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 12b는 도 12a의 XIIb-XIIb'-XIIb선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb'-XIIIb선을 따라 자른 단면도이고, 도 14b는 도 14a의 XIVb-XIVb'-XIVb선을 따라 자른 단면도이고, 도 15b는 도 15a의 XVb-XVb'-XVb선을 따라 자른 단면도이다.
먼저 도 12a 및 도 12b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등이 있으며, 차단막(111)은 산화 규소(SiO2) 또는 질화규소(SiNx)를 약 1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 약 500Å 이상의 두께, 바람직하게는 약 500~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 ELA방법, 로 열처리 방법, SLS 방법 등의 결정화 방법으로 결정화하여 다결정 규소막을 형성한다.
이후 광마스크를 이용한 사진 식각 공정으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
반도체층(150) 위에 화학 기상 증착 방법으로 질화규소 또는 산화규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
그런 다음 도 13a 및 도 13b에 도시한 바와 같이, 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 몰리브덴(MO), 네오디뮴(Nb) 또는 이들의 합금을 제1 금속막, 제2 금속막으로 차례로 증착하여 2중 도전막을 형성한 다음, 마스크를 이용한 사진식각 공정으로 패터닝하여 게이트 전극(124)을 가지는 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 그 후 감광막(photoresist)을 도포한다. 제1 금속층과 제2 금속층의 선택비를 이용한 스프레이 식각 방식을 사용하여 제1 금속층을 언더컷된 형태로 형성한다. 이어 반도체층(150)에 불순물을 주입하여 불순물 영역을 형성한다. 고농도 및 저농도의 불순물 영역 형성 방법은 앞서의 실시예에서와 같다.
다음 도 14a 및 도 14b에 도시한 바와 같이, 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 덮도록 도전막을 적층하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(124)의 상부에 도전체 패턴(120)을 형성한다.
이때 도전체 패턴(120)은 게이트 전극(124)보다 넓은 폭을 가지며, 게이트 전극(124)을 중심으로 양쪽으로 드러난 반도체층(150)의 일부를 각각 덮는다.
그런 다음 ELA 등의 방법으로 열처리하여 상기 전 영역의 불순물을 활성화시켜 반도체층(150)을 완성한다.
다음 도 15a 및 도 15b에 도시한 바와 같이, 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 형성할 수 있다.
이후 층간 절연막(160) 및 게이트 절연막(140)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구 (162), 데이터 금속편(171)을 노출하는 제3 접촉구(163), 데이터 금속편(171)의 한쪽 끝 부분을 노출하는 제4 접촉구(164)를 형성한다.
감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 층간 절연막의 접촉구를 형성할 수 있다.
도 10 및 도 11 에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(172) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
여기서 데이터 금속편(171)은 제3 접촉구(163)를 통해 데이터 연결부(172)와 연결하며, 데이터 연결부(172)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다.그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고,접촉 보조 부재(82)는 제4 접촉구(164)를 통해 데이터 금속편(172)과 연결한다.
이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선(121) 및 데이터 금속편(171b)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
[제3 실시예]
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 제조 방법에 대하여 도 16 내지 도 27을 참고로 설명한다.
도 16 내지 도 27은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 구동부를 제조하는 방법의 중간 단계에서의 단면도이다.
먼저 도 16 에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막(111)은 산화규소(SiO2) 또는 질화규소(SiNx)를 약 1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.
다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 약 500Å 이상의 두께, 바람직하게는 약 500~1,200Å의 두께로 형성한다.
그런 다음 비정질 규소막을 ELA 방법, 로 열처리 방법, SLS 방법 등의 결정화 방법으로 결정화하여 다결정 규소막을 형성한다.
이어, 광마스크를 이용한 사진 식각 공정으로 다결정 규소막을 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
다음, 반도체층(150) 위에 화학 기상 증착 방법으로 질화규소 또는 산화규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
그런 다음 도 17에 도시한 바와 같이, 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 몰리브덴(MO), 네오디뮴(Nb) 또는 이들의 합금을 제1 금속막, 제2 금속막으로 차례로 증착하여 2중 도전막을 형성하고, 마스크를 이용한 사진 식각 공정으로 패터닝한 후 게이트선(121)을 형성한다. 그 후 감광막(photo resist)을 도포한다. 이때 N형 박막 트랜지스터 영역(N-TFT)에는 감광막을 제2 금속층의 폭만큼만 남기고 없앤다. 이와는 달라 P형 박막 트랜지스터 영역(P-TFT)은 두 층의 금속을 완전히 덮을 수 있게 형성한다. 그런 후 n-TFT 영역의 다층 게이트에 대하여 제1 금속층과 제2 금속층의 선택비를 이용한 스프레이 식각 방식을 사용하여 제1 금속층을 언더컷된 형태로 형성할 수 있다.
이어 게이트 전극(124)의 상부막을 고농도 도핑 마스크로 사용하여 반도체층(150)에 도전형 불순물 이온을 고농도로 도핑하여 상기 게이트 전극(124)의 상부막에 대응하는 부분의 바깥에 위치하는 소스영역(153)및 드레인 영역(155)의 양쪽에 고농도 도핑영역을 형성한다.
다음 도 21 에 도시한 바와 같이, 건식 식각 방식을 이용하여 상부 금속층과 상부 금속층 위의 감광막을 상부 금속층이 하부 금속층의 폭에 이르도록 형성한다.
이어 도 22에 나타낸 것처럼 감광막을 없앤다.
도 23에 도시한 바와 같이 폭이 좁아진 게이트 전극(124)을 저농도 도핑 마스크로 사용하여 반도체층(150)에 도전형 불순물 이온을 저농도로 도핑하여 게이트 전극(124)의 하부막에 대응하는 부분의 바깥에 위치하는 부분과 소스영역(153) 및 드레인 영역(155)의 사이에 위치하는 영역에 저농도 도핑영역을 형성한다.
이후 상기 과정과 같은 방식으로 p-TFT 영역에는 제2 금속층의 넓이만큼의 감광막을 남기고,N-TFT 영역에는 두층 금속을 모두 덮을 수 있게 감광막을 형성한다.
도25에 도시한 바와 같이 P-TFT 영역에서 게이트 전극(124)을 고농도 도핑 마스크로 사용하여 반도체층(150)의 사이에 위치하는 P형 고농도 도핑 영역을 형성한다.이런 방법으로 하여 박막 트랜지스터 표시판의 구동부의 도핑 영역을 형성한다.
그런 다음 도 26에 도시한 바와 같이 ELA 등의 방법으로 열처리하여 상기 전 영역의 불순물을 활성화시켜 반도체층(150)을 완성한다.
도 27에 도시한 바와 같이 N-TFT 게이트(124, 125) 및 P-TFT 게이트(124, 125)의 상부에 도전막을 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(124)의 상부에 도전체 패턴(120)을 형성한다.
이때, 도전체 패턴(120)은 게이트 전극(124)보다 넓은 폭을 가지며, 게이트 전극(124)을 중심으로 양쪽으로 드러난 반도체층(150)의 일부를 각각 덮는다.
도전체 패턴(120)은 게이트 전극(124)의 상부에만 섬형으로 형성하였지만 게이트선(121) 또는 유지 전극선(131)과 동일한 모양의 선형으로 형성할 수 있으며, 필요에 따라 다양한 모양을 취할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.따라서 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본개념을 이용한 당업자의 여러변형 및 개량 형태 또한 본발명의 권리범위에 속하는 것이다.
이상 기술한 바와 같이 ELA 활성화를 1회 실시하여 LTPS 공정 중 가장 비싼 laser공정의 횟수를 1회로 가져가면서 GOLDD를 구현함으로써 특성 향상 및 신뢰성을 확보할 수 있는 방법을 제공한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 절단한 단면도이고,
도 3a, 도 4a, 도 5, 도 6a, 도 6b, 도 7a, 도 8a 및 도 9a는 본 발명의 한 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고,
도3b는 도3a의 박막 트랜지스터 표시판을 IIIb-IIIb'선을 따라 자른 단면도이고,
도 4b 및 도 4c는 도 4a의 박막 트랜지스터 표시판을 IVb-IVb'선을 따라 자른 단면도이고,
도7b는 도7a의 박막 트랜지스터 표시판을 VIIb-VIIb'선을 따라 자른 단면도이고,
도 8b는 도 8a의 박막 트랜지스터 표시판을 VIIIb-VIIIb'선을 따라 자른 단면도이고,
도9b는 도9a의 박막 트랜지스터표시판을 IXb-IXb'선을 따라 자른 단면도이고,
도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도11은 도10의 박막트랜지스터표시판을 XI-XI'-XI선을 따라 자른 단면도이고,
도 12a, 도 13a, 도 14a 및 도 15a는 본 발명의 한 실시예에 따라 도 10 및 도 11에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 중간 단계에서의 배치도이고,
도 12b 는 도 12a의 박막 트랜지스터 표시판을 XIIb-XIIb'-XIIb선을 따라 자른 단면도이고,
도 13b는 도 13a의 박막 트랜지스터 표시판을 XIIIb-XIIIb'-XIIIb선을 따라 자른 단면도이고,
도 14b는 도 14a의 박막 트랜지스터 표시판을 XIVb-XIVb'-XIVb선을 따라 자른 단면도이고,
도 15b는 도 15a의 박막 트랜지스터 표시판을 XVb-XVb'-XVb선을 따라 자른 단면도이다.
도 16 내지 도 27은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 구동부를 제조하는 중간 단계에서의 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110: 절연 기판 120: 도전체 패턴
121: 게이트선 124: 제1게이트 전극
125: 제2게이트 전극 133: 유지전극
131: 유지 전극선 140: 게이트 절연막
150: 반도체층 150P: P형 GOLDD
152: 저농도 도핑 영역 153: 소스 영역
154: 채널 영역 155: 드레인 영역
157: 유지 전극 영역 171: 데이터선
173: 소스 전극 175: 드레인 전극
190: 화소 전극

Claims (14)

  1. 기판 위에 다결정 규소로 이루어진 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 금속막과 제2 금속막을 차례로 증착하는 단계,
    상기 제1 및 제2 금속막을 식각하여 하부막이 상부막의 폭보다 좁은 이중막 구조의 게이트 전극을 형성하는 단계,
    상기 제1 및 제2 금속막 위에 감광막을 도포하는 단계, 그리고
    상기 게이트 전극을 마스크로 이온을 주입하여 상기 게이트 전극의 상부막에 대응하는 소스 및 드레인 영역, 상기 게이트 전극의 하부막에 대응하는 채널 영역, 상기 채널 영역과 상기 소스 및 드레인 영역 사이에 위치하며 상기 소스 및 드레인 영역에 비하여 불순물 농도가 낮은 중간 영역을 상기 반도체 패턴에 형성하는 단계
    를 포함하는 액정 표시 장치의 제조 방법.
  2. 제1항에서,
    상기 영역 형성 단계는 상기 게이트 전극의 상부막을 고농도 도핑 마스크로 사용하여 상기 반도체층에 도전형 불순물을 고농도로 도핑하는 단계를 포함하는 액정표시 장치의 제조 방법.
  3. 제2항에서,
    상기 영역 형성 단계는,
    상기 감광막 및 상기 게이트 전극의 상부막을 상기 전극의 하부막의 폭까지 건식 식각하는 단계, 그리고
    상기 게이트 전극의 하부막을 마스크로 상기 반도체 패턴에 저농도 이온을 주입하여 상기 중간 영역을 저농도로 도핑하는 단계
    를 더 포함하는
    액정 표시 장치의 제조 방법.
  4. 제3항에서,
    상기 반도체층에 도핑된 불순물을 ELA(excimer laser annealing)를 이용하여 활성화시키는 단계를 더 포함하는 액정표시 장치의 제조 방법.
  5. 제4항에서,
    상기 게이트 전극 및 상기 게이트 전극이 가리지 않는 양쪽의 반도체층 일부를 각각 덮는 도전체 패턴을 형성하는 단계를 더 포함하는 액정표시 장치의 제조 방법.
  6. 제1항에서,
    상기 게이트 전극을 형성하는 단계는 상기 제1 금속막을 식각하여 상기 게이트 전극의 상부막을 형성하는 단계, 상기 상부막을 마스크로 상기 제2 금속막 및 감광막을 등방성 습식 식각하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  7. 제6항에서,
    상기 제1 금속막과 상기 제2 금속막은 서로 다른 식각 선택비를 가지는 금속으로 형성하는 액정 표시 장치의 제조 방법.
  8. 제7항에서,
    상기 제1 및 제2 금속막은 각각 증착순으로 Al/Mo, Mo/Al, AlNd/MoW, MoW/AlNd 또는 Mo/ITO로 형성하는 액정 표시 장치의 제조 방법.
  9. 제8항에서,
    상기 제1 금속막 및 제2 금속막은 각각 1,000∼2,500Å의 두께로 형성하는 액정 표시 장치의 제조 방법.
  10. 제1항에서,
    상기 게이트 전극을 형성하는 단계는
    상기 제1 금속막과 상기 제2 금속막을 동시에 식각하는 단계,
    상기 제1 및 제2 금속막 사이의 전기·화학적 작용을 이용하여 상기 제1 금속막에 언더컷 구조를 형성하는 단계
    를 포함하는
    액정 표시 장치의 제조 방법.
  11. 제10항에서,
    상기 제1 금속막과 상기 제2 금속막은 알루미늄 식각액에 대해 선택성이 없는 물질로 형성하는 액정 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 제1 금속막과 상기 제2 금속막은 스프레이 방식으로 식각하는 액정 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 제1 및 제2 금속막은 각각 증착순으로 Al/Mo, Mo/Al, AlNd/MoW, MoW/AlNd 또는 Mo/ITO로 형성하는 액정 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 금속막 및 제2 금속막은 각각 1,000∼2,500Å의 두께로 형성하는 액정 표시 장치의 제조 방법.
KR1020040030425A 2004-04-30 2004-04-30 박막 트랜지스터 표시판의 제조 방법 KR101026808B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040030425A KR101026808B1 (ko) 2004-04-30 2004-04-30 박막 트랜지스터 표시판의 제조 방법
US11/119,689 US7387920B2 (en) 2004-04-30 2005-05-02 Method of manufacturing thin film transistor array panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040030425A KR101026808B1 (ko) 2004-04-30 2004-04-30 박막 트랜지스터 표시판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050104953A true KR20050104953A (ko) 2005-11-03
KR101026808B1 KR101026808B1 (ko) 2011-04-04

Family

ID=35449502

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040030425A KR101026808B1 (ko) 2004-04-30 2004-04-30 박막 트랜지스터 표시판의 제조 방법

Country Status (2)

Country Link
US (1) US7387920B2 (ko)
KR (1) KR101026808B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707175B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 복층 구조의 게이트 전극을 갖는 박막 트랜지스터 및 그제조 방법
US8658460B2 (en) 2011-06-21 2014-02-25 Samsung Display Co., Ltd. Organic light-emitting display device and method of manufacturing the same
CN110838437A (zh) * 2019-11-25 2020-02-25 上海华力集成电路制造有限公司 光阻残留物的去除方法及逻辑器件

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192626B1 (ko) * 2006-05-12 2012-10-18 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치
JP5346477B2 (ja) * 2008-02-29 2013-11-20 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US10712454B2 (en) 2014-07-25 2020-07-14 General Electric Company X-ray detectors supported on a substrate having a metal barrier
US9513380B2 (en) 2014-07-25 2016-12-06 General Electric Company X-ray detectors supported on a substrate having a surrounding metal barrier
CN104241139B (zh) * 2014-08-28 2017-11-10 京东方科技集团股份有限公司 制作薄膜晶体管的方法及薄膜晶体管
CN104465702B (zh) * 2014-11-03 2019-12-10 深圳市华星光电技术有限公司 Amoled背板的制作方法
KR102427675B1 (ko) * 2015-04-20 2022-08-02 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
KR101737034B1 (ko) * 2015-08-11 2017-05-17 한국항공대학교산학협력단 박막트랜지스터 제조 방법 및 박막트랜지스터
KR102661120B1 (ko) * 2016-08-22 2024-04-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치
CN106601778B (zh) * 2016-12-29 2019-12-24 深圳市华星光电技术有限公司 Oled背板及其制作方法
CN106502018B (zh) * 2016-12-30 2019-02-26 惠科股份有限公司 像素结构和显示面板
CN106527006A (zh) * 2016-12-30 2017-03-22 惠科股份有限公司 像素结构

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753542A (en) 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
KR100275716B1 (ko) 1993-12-28 2000-12-15 윤종용 다결정 실리콘 박막 트랜지스터 제조 방법
JP3525316B2 (ja) 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
KR100292044B1 (ko) 1997-05-23 2001-09-17 구본준, 론 위라하디락사 액정표시장치제조방법
KR100490041B1 (ko) * 1997-10-09 2005-09-15 삼성전자주식회사 액정표시장치용박막트랜지스터및제조방법
KR100271491B1 (ko) 1998-05-19 2000-11-15 김순택 박막트랜지스터 제조방법
KR100543436B1 (ko) 1998-05-29 2006-03-23 삼성전자주식회사 액정 표시 장치의 제조 방법
KR100330165B1 (ko) 1998-11-12 2002-10-25 삼성전자 주식회사 박막 트랜지스터 액정 표시 장치의 제조 방법
TW418539B (en) 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100308852B1 (ko) 1998-12-12 2002-10-25 엘지.필립스 엘시디 주식회사 액정표시장치의트랜지스터제조방법
KR100498629B1 (ko) 1998-12-16 2005-09-20 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
KR100767354B1 (ko) * 2000-09-04 2007-10-16 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
KR100315648B1 (ko) 2000-01-21 2001-11-29 정지완 액정표시장치의 게이트 전극용 식각액
JP2001250955A (ja) 2000-03-07 2001-09-14 Seiko Epson Corp 半導体装置の製造方法、アクティブマトリクス基板の製造方法及び電気光学装置
KR100321227B1 (ko) 2000-03-18 2004-09-07 테크노세미켐 주식회사 액정표시장치의전극용식각액
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
KR100370111B1 (ko) 2000-05-01 2003-01-29 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
TW490858B (en) * 2001-04-26 2002-06-11 Samsung Electronics Co Ltd Polycrystalline thin film transistor for liquid crystal device(LCD) and method of manufacturing the same
KR100543061B1 (ko) 2001-06-01 2006-01-20 엘지.필립스 엘시디 주식회사 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법
JP5038560B2 (ja) 2001-08-01 2012-10-03 ゲットナー・ファンデーション・エルエルシー 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法
TW561531B (en) * 2001-08-08 2003-11-11 Ind Tech Res Inst Polysilicon thin film transistor having a self-aligned lightly doped drain (LDD) structure
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR20030041694A (ko) 2001-11-21 2003-05-27 테크노세미켐 주식회사 박막트랜지스터용 액정표시장치의 게이트 전극용 식각액조성물
KR100444345B1 (ko) 2002-03-28 2004-08-16 테크노세미켐 주식회사 평판디스플레이의 박막트랜지스터 형성을 위한 금속전극용식각액 조성물
JP4234363B2 (ja) 2002-07-05 2009-03-04 シャープ株式会社 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置
TW559896B (en) * 2002-12-17 2003-11-01 Ind Tech Res Inst Method of forming TFT and forming TFT on color filter

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707175B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 복층 구조의 게이트 전극을 갖는 박막 트랜지스터 및 그제조 방법
US8658460B2 (en) 2011-06-21 2014-02-25 Samsung Display Co., Ltd. Organic light-emitting display device and method of manufacturing the same
CN110838437A (zh) * 2019-11-25 2020-02-25 上海华力集成电路制造有限公司 光阻残留物的去除方法及逻辑器件
CN110838437B (zh) * 2019-11-25 2022-11-29 上海华力集成电路制造有限公司 光阻残留物的去除方法及逻辑器件

Also Published As

Publication number Publication date
US20050272189A1 (en) 2005-12-08
KR101026808B1 (ko) 2011-04-04
US7387920B2 (en) 2008-06-17

Similar Documents

Publication Publication Date Title
KR101221951B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US7387920B2 (en) Method of manufacturing thin film transistor array panel
US7858450B2 (en) Optic mask and manufacturing method of thin film transistor array panel using the same
KR100992137B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018752B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR100992126B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101258080B1 (ko) 액정표시소자 및 그 제조방법
KR20050087907A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050122989A (ko) 액정표시패널 및 그 제조방법
KR20080008722A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050088588A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060028968A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20050114402A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20050061803A (ko) 박막 트랜지스터의 제조 방법
KR20080015666A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070342A (ko) 박막 표시판의 제조 방법
KR20060038076A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050117055A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050035697A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050054540A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070332A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050081054A (ko) 박막 트랜지스터 표시판 및 그의 제조방법
KR20060070331A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160229

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 10