KR101018757B1 - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

　　　본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 다결정 규소 패턴과 일부분이 중첩하는 게이트선을 형성하는 단계, 게이트선을 마스크로 다결정 규소 패턴의 소정 영역에 도전형 불순물을 고농도로 도핑하여 도핑 영역을 형성하는 단계, 기판을 열처리하여 도핑 영역의 불순물을 활성화하여 소스, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 게이트선은 스퍼터링 방법으로 형성하며 150도 미만의 온도에서 진행하는 것이 바람직하다.
　　　박막트랜지스터, RTA, 힐록

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method of thin film transistor array panel}
　　　도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
　　　도 2는 도 1의 박막 트랜지스터 표시판을 II-II’선을 따라 자른 단면도이고,
　　　도 3a, 도 4a, 도 6a, 도 7a은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 그 공정 순서에 따라 도시한 배치도이고,
　　　도 3b는 도 3a의 IIIb-IIIb’선을 따라 자른 단면도이고,
　　　도 4a는 도 3a의 다음 단계에서의 배치도이고,
　　　도 4b는 도 4a의 IVb-IVb’선을 따라 자른 단면도이고,
　　　도 5는 도 4b의 다음 단계에서의 단면도이고,
　　　도 6a는 도 5의 다음 단계에서의 배치도이고,
　　　도 6b는 도 6a의 VIb-VIb’선을 따라 자른 단면도이고,
　　　도 7a는 도 6a의 다음 단계에서의 배치도이고,
　　　도 7b는 도 7a의 VIIb-VIIb’선을 따라 자른 단면도이고,
　　　도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
　　　도 9는 도 8의 IX-IX’선을 따라 자른 단면도이고,
　　　도 10a, 도 11a, 도 13a는 본 발명의 제2 실시예에 다른 박막 트랜지스터 표시판의 제조 방법을 그 공정 순서에 따라 도시한 배치도이고,
　　　도 10b는 도 10a의 Xb-Xb’-Xb”선을 따라 자른 단면도이고,
　　　도 11a는 도 10a의 다음 단계에서의 배치도이고,
　　　도 11b는 도 11a의 XIb-XIb’-XIb”선을 따라 자른 단면도이고,
　　　도 12는 도 11a11b의 다음 단계에서의 단면도이고,
　　　도 13a는 도 12의 다음 단계에서의 배치도이고,
　　　도 13b는 도 13a의 XIIIb-XIIIb’-XIII”선을 따라 자른 단면도이다.
　　　※도면의 주요부분에 대한 부호 설명※
　　　110 : 절연 기판 121 : 게이트선
　　　124 : 게이트 전극 131 : 유지 전극선
　　　133 : 유지 전극 140 : 게이트 절연막
　　　150 : 반도체층 153 : 소스 영역
　　　154 : 채널 영역 155 : 드레인 영역
　　　171 : 데이터선 173 : 소스 전극
　　　175 : 드레인 전극 190 : 화소 전극
　　　본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
　　　박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
　　　박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
　　　박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
　　　이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과의 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
　　　탑 게이트 방식의 경우에 게이트 배선을 형성한 후 반도체층에 주입되어 있는 불순물 이온을 활성화하는 공정을 진행하게 된다. 그러나 활성화 공정은 450도 이상의 고온에서 진행되기 때문에 이미 형성되어 있는 게이트 배선의 특성을 변화시킨다. 알루미늄으로 게이트 배선을 형성하는 경우에는 고온으로 인하여 게이트 배선 표면에 힐록(hillock)을 형성하여 박막 트랜지스터 표시판의 불량을 유발한다.
　　　상기한 문제점을 해결하기 위한 본 발명은 힐록 발생을 최소화할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
　　　상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 다결정 규소 패턴과 일부분이 중첩하는 게이트선을 형성하는 단계, 게이트선을 마스크로 다결정 규소 패턴의 소정 영역에 도전형 불순물을 고농도로 도핑하여 도핑 영역을 형성하는 단계, 기판을 열처리하여 도핑 영역의 불순물을 활성화하여 소스, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 게이 트선은 스퍼터링 방법으로 형성하며 150도 미만의 온도에서 진행하는 것이 바람직하다.
　　　또는 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 다결정 규소 패턴과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계, 게이트선을 마스크로 다결정 규소 패턴의 소정 영역에 도전형 불순물을 고농도로 도핑하여 도핑 영역을 형성하는 단계, 기판을 열처리하여 도핑 영역의 불순물을 활성화하여 소스, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고, 게이트선 및 데이터 금속편은 스퍼터링 방법으로 형성하며 150도 미만의 온도에서 진행하는 것이 바람직하다.
　　　여기서 게이트선은 알루미늄 또는 알루미늄 합금으로 형성하는 것이 바람직하다.
　　　그리고 게이트선 및 데이터 금속편은 알루미늄 도는 알루미늄 합금으로 형성하는 것이 바람직하다.
　　　또한, 열처리는 질소 분위기에서 450도 이상의 온도로 수초~수분 동안 가열되는 급속 열처리 방식인 것이 바람직하다.
　　　첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기 술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
　　　도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “ 위에 “있다고 할 때, 이는 다른 부분 “ 바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
　　　이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.
　　　[제1 실시예]
　　　도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II’선을 따라 절단한 단면도이다.
　　　도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다. 차단막(111) 위에는 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(lightly doped drain)(152)이 형성되어 있다.
　　　저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 N 형 또는 P형 도전형 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 도전형 불순물이 저농도로 도핑되어 있다. 채널 영역(154)에는 불순물이 도핑되지 않으며 구동시 소스 영역(153)과 드레인 영역(155) 사이에 채널을 형성한다. P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다.
　　　반도체층(150) 위에는 산화 규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩되어 있다. 채널 영역(154)과 중첩된 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용되며, 게이트 전극(124)은 저농도 도핑 영역(152)과도 중첩(도시하지 않음)될 수 있다.
　　　게이트선(121, 124)은 알루미늄 또는 알루미늄 합금(예를 들어 알루미늄-네오디뮴)으로 이루어지는 단층 또는 이를 포함하는 복수층으로 이루어져 있다.
　　　또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
　　　게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
　　　제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있다.
　　　그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
　　　드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(163)를 가진다.
　　　제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
　　　이상 기술한 본 발명의 제1 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 3a 내지 도 5b7b와 함께 기 설명한 도 1 및 도 2를 참조하여 상세히 설명한다.
　　　도 3a 는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 3b는 도 3a의 IIIb-IIIb’선을 따라 자른 단면도이고, 도 4a는 도 3a의 다음 단계에서의 배치도이고, 도 4b는 도 4a의 IVb-IVb’선을 따라 자른 단면도이고, 도 5a 는 도 4a의 다음 단계에서의 배치도이고, 도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계에서의 단면도이고, 도 7a는 도 6a의 다음 단계에서의 배치도이고, 도 7b는 도 7a의 VIIb-VIIb’선을 따라 자른 단면도이다.
　　　먼저 도 3a 및 3b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 차단막(111)을 형성한다.
　　　이후 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 증착한다. 비정질 규소막은 400~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 레이저 열처리(laser annealing), 로 열처리(furnace annealing) 또는 고상 측면 결정화(sequential lateral solidification, SLS)SLS 방식으로 결정화한 후 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150A)을 형성한다.
　　　도 4a 및 도 4b에 도시한 바와 같이, 다결정 규소 패턴(150A) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 스퍼터링 방법으로 알루미늄 또는 알루미늄 합금(예를 들어 알루미늄-네오디뮴)을 증착하여 금속막을 형성한다. 이때, 스퍼터링은 150도 미만의 온도에서 진행한다. 150도 미만의 온도에서 증착하면 150도 이상의 온도에서 증착할때보다 금속막의 입자 크기가 작게 형성된 다. 따라서 이후의 고온 공정에서 힐록이 발생하는 것을 최소화할 수 있다.
　　　이후 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 그런 다음 감광막 패턴을 마스크로 금속막을 패터닝하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때, 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
　　　그리고 유지 용량이 충분할 경우 유지 전극선(131) 및 유지 전극(133)은 형성하지 않는다. 게이트선(121) 및 유지 전극선(131)의 측면은 테이퍼지도록 형성하며 상부층과의 밀착성을 증가시킨다.
　　　이후 감광막 패턴(PR)을 마스크로 다결정 규소 패턴(150A)에 P형 또는 N형 도전형 불순물을 고농도로 도핑하여 고농도 도핑 영역(D)을 형성한다.
　　　다음 도 5에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 질소 분위기에서 450도 이상의 고온으로 수초 내지 수분 동안 기판을 가열하는 급속 열처리(Rapid temperature anneal, RTA) 공정으로 고농도 도핑 영역(D)의 불순물을 활성화시켜 소스 영역 및 드레인 영역(153, 155)을 형성한다. 본 발명에서는 금속막의 금속 입자 크기가 고온 스퍼터링으로에 의해 형성할 때보다 작게 형성되어 있으므로 RTA급속 열처리 공정시 고온으로 인해 힐록의이 발생을하는 것을 최소화할 수 있다.
　　　이후 게이트선(121) 및 유지 전극선(131)을 마스크로 다결정 규소 패턴(150A)에 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체 층(150)을 완성한다.
　　　소스 영역(153)과 드레인 영역(155) 사이에 위치하는 다결정 규소 패턴은 불순물이 도핑되지 않은 채널 영역(154)이 된다.
　　　저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
　　　이후 도 6a 및 도 6b에서와 같이, 기판(110) 전면에 제1 층간 절연막(601)을 형성하고 사진 식각 공정으로 식각하여 소스 영역 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.
　　　제1 층간 절연막(160601)은 평탄화 특성이 우수하며 감광성 (photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
　　　다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역 및 드레인 영역과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.
　　　데이터선(171) 및 드레인 전극(175)의 측벽은 테이퍼지도록 형성하여 상부층과의 밀착성을 향상시킬 수 있다.
　　　도 7a 및 도 7b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(601602)도 제1 층간 절연막(160601)과 동일한 물질로 형성할 수 있다.
　　　이후 도 1 및 도 2에 도시한 바와 같이, 제2 층간 절연막(602) 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
　　　제2 층간 절연막(602)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선 및 게이트선과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
　　　[제2 실시예]
　　　도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 9은 도 8의 절단선 IX-IX’-IX”선에 대한 단면도이다.
　　　실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
　　　좀더 구체적으로 설명하면 도 8 및 도 9에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있고, 차단막 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 반도체층(150A)이 형성되어 있다. 소스 영역(153) 및 드레인 영역(155)은 N형 또는 P형 도전형 불순물이 고농도로 도핑되어 있다. 그리고 채널 영역(154)은 불순물이 도핑되어 있지 않는다.
　　　반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121, 124)이 형성되어 있고, 게이트선(121, 124)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.
　　　게이트선(121, 124)은 알루미늄 또는 알루미늄 합금(예를 들어 알루미늄-네오디뮴)으로 단층으로 형성하거나되거나 이들을 포함하는 복수층으로 형성되어 있다.
　　　게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
　　　또, 유지 전극선(131, 133)이 게이트선(121, 124)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121, 124)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131, 133)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층 (150)은 유지 전극 영역(157)이 된다.
　　　그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121, 124)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121, 124) 사이에 게이트선(121, 124)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)으로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분(179)을 확대 형성할 수 있다.
　　　게이트선(121, 124) 및 유지 전극선(131, 133)을 포함하는 게이트 절연막 (140) 위에 층간 절연막(160)이 형성되어 있다.
　　　층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
　　　데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121, 124) 및 유지 전극선(131, 133)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121, 124) 및 데이터 금속편(171a)의 한쪽 끝부분(179)과 연결되어 있다.
　　　접촉 보조 부재(82)는 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.
　　　이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 10a 내지 도 13b와 함께 기 설명한 도 8 및 도 9를 참조하여 상세히 설명한다.
　　　도 10a 는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 10b는 도 10a의 Xb-Xb’-Xb”선을 따라 자른 단면도이고, 도 11a는 도 10a의 다음 단계에서의 배치도이고, 도 11b는 11a의 XIb-XIb’-XIb”선을 따라 자른 단면도이고, 도 12는 도 11a의 다음 단계에서의 배치도이고, 도 13a는 도 12a의 다음 단계에서의 배치도이고, 도 13b는 도 13a의 XIIIb-XIIIb’-XIIIb”선을 따라 자른 단면도이다.
　　　먼저 도 10a 및 10b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 차단막(111)을 형성한다.
　　　이후 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 증착한다. 비정질 규소막은 400~1,200Å의 두께로 형성한다. 그런 다음 비정질 규소막을 레이저 열처리, 로 열처리또는 SLS고상 측면 결정화 방식으로 결정화한 후 사진 식각 공정으로 패터닝하여 다결정 규소 패턴(150A)을 형성한다.
　　　도 11a 및 도 11b에 도시한 바와 같이, 다결정 규소 패턴(150A) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 스퍼터링 방법으로 알루미늄 또는 알루미늄 합금을 증착하여 금속막을 형성한다. 이때, 스퍼터링은 150도 미만의 온도에서 진행한다. 150도 미만의 온도에서 증착하면 150도 이상의 온도에서 증착할때보다 금속막의 금속 입자 크기가 작게 형성된다. 따라서 이후의 고온 공정에서 힐록이 발생하는 것을 최소화할 수 있다.
　　　이후 금속막 위에 감광막을 도포한 후 광마스크를 이용한 사진 공정으로 감광막 패턴(PR)을 형성한다. 이때 감광막 패턴(PR)을 마스크로 금속막을 패터닝하여 게이트선(121, 124), 유지 전극선(131, 133) 및 데이터 금속편(171a)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131) 및 유지 전극(133)은 형성하지 않는다. 여기서 금속막을 과식각하여 게이트선(121) 및 유지 전극선(131)의 폭이 감광막 패턴(PR)의 폭보다 적게 형성한다.
　　　이후 감광막 패턴(PR)을 마스크로 다결정 규소 패턴(150A)에 P형 또는 N형 도전형 불순물을 고농도로 도핑하여 고농도 도핑 영역을 형성한다.
　　　다음 도 12에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 질소분위기에서 450도 이상의 고온으로 수초 내지 수분 동안 기판을 가열하는 급속 열처리 공정으로 도핑 영역의 불순물을 활성화시켜 소스 영역 및 드레인 영역(153, 155)을 형성한다. 본 발명에서는 금속막의 금속 입자 크기가 고온 스퍼터링에 의해 형성할 때보다 작게 형성되어 있으므로 급속 열처리 공정시 고온으로 인해 힐록의 발생을 최소화할 수 있다.
　　　이후 게이트선(121, 124)을 마스크로 반도체층(150)에 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 포함하는 반도체층(150)을 완성한다.
　　　또한, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
　　　그리고 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 다결정 규소 패턴은 표면 도핑층(151)을 제외하고는 불순물이 도핑되지 않은 채널 영역(154)이 된다.
　　　소스 영역(153)과 드레인 영역(155) 사이에 위치하는 다결정 규소 패턴은 이들 사이에 채널을 형성하는 채널 영역(154)이 된다.
　　　저농도 도핑 영역(152)은 이상 설명한 바와 같이 감광막 패턴 이외에 서로 다른 식각 비를 가지는 금속층을 이용하거나, 게이트선의 측벽에 스페이서 등을 형성하여 형성할 수 있다.
　　　도 13a 및 도 13b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
　　　이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분(179)을 노출하는 제4 접촉구(164)를 형성한다.
　　　감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
　　　도 8 및 도 9에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
　　　여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
　　　이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선, 데이터 금속편 및 데이터 연결부 및 데이터 금속편과와 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
　　　이상 설명한 바와 같이, 알루미늄 또는 알루미늄 합금을 포함하는 금속막을 형성할 때 저온에서 금속막을 형성하여 입자 크기를 최소화하므로, 이후의 고온공정에서 금속막의 표면에 힐록의 발생을 최소화할 수 있다.
　　　본 발명은 첨부된 도면에 도시한 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
　　　이상 기술한 바와 같이, 저온 공정으로 금속막을 형성하여 힐록 발생을 최소화하여 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.

Claims (6)

  1. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 다결정 규소 패턴과 일부분이 중첩하는 게이트선을 형성하는 단계,
    상기 게이트선을 마스크로 상기 다결정 규소 패턴의 소정 영역에 도전형 불순물을 고농도로 도핑하여 도핑 영역을 형성하는 단계,
    상기 기판을 열처리하여 상기 도핑 영역의 불순물을 활성화하여 소스, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 게이트선은 알루미늄 또는 알루미늄 화합물로 이루어지고, 상기 게이트선은 스퍼터링 방법으로 형성하며 150도 미만의 온도에서 진행하는 박막 트랜지스터 표시판의 제조 방법.
  2. 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 비정질 규소막을 결정화한 후 패터닝하여 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 다결정 규소 패턴과 일부분이 중첩하는 게이트선 및 데이터 금속편을 형성하는 단계,
    상기 게이트선을 마스크로 상기 다결정 규소 패턴의 소정 영역에 도전형 불순물을 고농도로 도핑하여 도핑 영역을 형성하는 단계,
    상기 기판을 열처리하여 상기 도핑 영역의 불순물을 활성화하여 소스, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 가지는 반도체층을 형성하는 단계,
    상기 반도체층을 덮도록 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 게이트선 및 데이터 금속편은 알루미늄 또는 알루미늄 합금으로 이루어지고, 상기 게이트선 및 데이터 금속편은 스퍼터링 방법으로 형성하며 150도 미만의 온도에서 진행하는 박막 트랜지스터 표시판의 제조 방법.
  3. 삭제
  4. 삭제
  5. 　　　제1항 또는 제2항에서,
    　　　상기 열처리는 급속 열처리 방식으로 진행하는 박막 트랜지스터 표시판의 제조 방법.
  6. 　　　제5항에서,
    　　　상기 열처리는 질소 분위기에서 450도 이상의 온도로 수초~수분 동안 가열되는 박막 트랜지스터 표시판의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130776A (ja) * 1990-09-21 1992-05-01 Casio Comput Co Ltd 薄膜トランジスタ
JP2000353704A (ja) 1999-06-10 2000-12-19 Casio Comput Co Ltd 配線及びそれを用いた表示装置並びにそれらの製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
KR20020083401A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 액정표시장치용 다결정실리콘 박막 트랜지스터 및 그제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130776A (ja) * 1990-09-21 1992-05-01 Casio Comput Co Ltd 薄膜トランジスタ
JP2000353704A (ja) 1999-06-10 2000-12-19 Casio Comput Co Ltd 配線及びそれを用いた表示装置並びにそれらの製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
KR20020083401A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 액정표시장치용 다결정실리콘 박막 트랜지스터 및 그제조방법

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