KR20050081054A

KR20050081054A - 박막 트랜지스터 표시판 및 그의 제조방법

Info

Publication number: KR20050081054A
Application number: KR1020040009296A
Authority: KR
Inventors: 이재복
Original assignee: 삼성전자주식회사
Priority date: 2004-02-12
Filing date: 2004-02-12
Publication date: 2005-08-18

Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막 위에 채널 영역을 정의하는 감광막 패턴을 형성하는 단계, 비정질 규소막 위에 금속층을 형성하는 단계, 감광막 패턴을 이온 도핑 마스크로 감광막 패턴으로 가리지 않는 비정질 규소막에 불순물을 고농도로 도핑하여 소스 영역과 드레인 영역을 형성하는 단계, 기판을 열처리하여 금속 유도 측면 결정화 공정으로 비정질 규소막을 다결정 규소막으로 결정화하는 동시에 불순물을 활성화하는 단계, 다결정 규소막을 패터닝하여 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판 및 그의 제조방법{Thin film transistor array panel and manufacturing method thereof}

본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.

박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 발광(electro luminescence : EL) 표시판 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.

박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 서로 교차하여 형성되어 있고, 각각의 화소에 배치되어 있으며 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.

박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.

이때 반도체층은 규소의 결정 상태에 따라 비정질 규소(amorphous silicon)와 결정질 규소(crystalline silicon)로 이루어질 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치의 스위칭 소자의 반도체층에 많이 사용한다.

그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있다. 그래서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)의 응용이 요구되고 있다.

이러한 다결정 규소를 형성하는 방법에는 ELA(eximer laser anneal, 이하 ELA이라 함), 로 열처리(chamber annal), SLS(sequential lateral solidification, 이하 SLS이라 함), MILC(Metal- induced lateral crystallization, 이하 금속 유도 측면 결정화라함) 방법 등이 있다.

이중, 금속 유도 측면 결정화 방법은 비정질 규소막의 소정 영역에 금속을 직접 접촉 시켜 결정화를 시키는 방법으로 금속이 증착된 영역뿐 아니라 금속이 증착되지 않은 영역으로의 측면 결정화를 유도하는 방법이다.

일반적으로 금속 유도 측면 결정화 방법을 이용하여 박막 트랜지스터를 제조하는 공정의 일부분을 살펴보면, 먼저 기판 위에 비정질 규소층을 형성한다. 다음 채널부에 대응하는 위치에만 게이트 절연막 및 게이트 전극을 형성한다. 이어 노출된 비정질 규소층 위에 니켈 등의 금속막을 증착한 후 열처리하여 비정질 규소층을 결정화한다. 이때 열처리 온도는 500℃ 이상의 고온에서 진행하게 된다.

하지만, 게이트선은 열처리 공정 전에 형성되기 때문에 몰리브덴, 몰리브덴 텅스텐 합금 등과 같이 고온에 강한 금속을 사용하여야 하는데,이러한 금속 물질은 다소 높은 저항을 가지고 있어 대형화 및 고정세에 부적합한 단점을 가지고 있다.

그리고 금속 유도 측면 결정화 공정에서 결정화하기 위해서는 비정질 규소층의 일부를 드러내고 금속막을 적층해야 하므로 게이트 절연막을 제거하여야 하는 공정이 필요하여 제조 공정이 복잡해지는 문제점이 있다.

상기한 문제점을 해결하기 위한 본 발명은 박막 트랜지스터 표시판의 제조 공정을 단순화하면서도 저저항 금속으로 신호선을 형성할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막 위에 채널 영역을 정의하는 감광막 패턴을 형성하는 단계, 비정질 규소막 위에 금속층을 형성하는 단계, 감광막 패턴을 이온 도핑 마스크로 감광막 패턴으로 가리지 않는 비정질 규소막에 불순물을 고농도로 도핑하여 소스 영역과 드레인 영역을 형성하는 단계, 기판을 열처리하여 금속 유도 측면 결정화 공정으로 비정질 규소막을 다결정 규소막으로 결정화하는 동시에 불순물을 활성화하는 단계, 다결정 규소막을 패터닝하여 채널 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.

또는 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막 위에 채널 영역을 정의하는 감광막 패턴을 형성하는 단계, 비정질 규소막 위에 금속층을 형성하는 단계, 감광막 패턴을 이온 도핑 마스크로 감광막 패턴으로 가리지 않는 비정질 규소막에 불순물을 고농도로 도핑하여 소스 영역과 드레인 영역을 형성하는 단계, 기판을 열처리하여 금속 유도 측면 결정화 공정으로 비정질 규소막을 다결정 규소막으로 결정화하는 동시에 불순물을 활성화하는 단계, 다결정 규소막을 패터닝하여 채널 영역, 소스 영역 및 드레인 영역을 가지는 반도체층을 형성하는 단계, 반도체층을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 채널 영역과 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계, 반도체층을 덮도록 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역 및 데이터 금속편과 연결되는 데이터 연결부, 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함한다.

여기서 도전형 불순물은 P형 도전형 불순물 이온인 것이 바람직하다.

그리고 게이트 전극을 마스크로 게이트 전극과 중첩하지 않는 반도체층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계를 더 포함할 수 있다.

이때 도전형 불순물은 N형 도전형 불순물 이온인 것이 바람직하다.

또한, 절연 기판과 반도체층 사이에 차단막을 형성하는 단계를 더 포함할 수 있다.

또한, 반도체층을 형성하는 단계 전에 감광막 패턴을 애싱으로 제거하는 단계를 더 포함할 수 있다.

그리고 게이트선은 몰리브덴, 몰리브덴 텅스텐 합금, 알루미늄 또는 알루미늄 합금 중 하나로 형성하는 것이 바람직하다.

상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 가지는 반도체층, 반도체층을 덮는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 적어도 일부분이 중첩하는 게이트선, 게이트선 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 게이트 절연막 및 제1 층간 절연막의 접촉구를 통하여 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선, 제1 층간 절연막 위에 형성되며 게이트 절연막 및 제1 층간 절연막의 접촉구를 통하여 드레인 영역과 전기적으로 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고, 반도체층은 다결정 규소로 형성되어 있으며 금속 유도 측면 결정화용 금속 물질을 포함한다.

또는 절연 기판, 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 가지는 반도체층, 반도체층을 덮는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 적어도 일부분이 중첩하는 게이트선, 이웃하는 게이트선 사이에 일정거리 떨어져 위치하며 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편, 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되며 게이트선과 교차하여 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부, 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되어 있는 화소 전극을 포함하고, 반도체층은 다결정 규소로 형성되어 있으며 금속 원자가 도핑되어 있다.

여기서 니켈을 사용하는 것이 바람직하며, 10E18~10E19개/Cm³의 농도로 도핑되어 있는 것이 바람직하다.

그리고 소스 영역과 채널 영역, 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 더 포함할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이하 첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 구체적으로 설명한다.

[제1 실시예]

도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II'선을 따라 절단한 단면도이다.

도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111) 위에는 불순물이 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며, 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(lightly doped drain)(152)이 형성되어 있다.

저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다. 소스 영역(153)과 드레인 영역(155)은 도전형 불순물이 고농도로 도핑되어 있고, 저농도 도핑 영역(152)에는 도전형 불순물이 소스 영역(153) 및 드레인 영역(155)보다 저농도로 도핑되어 있다.

여기서 도전형 불순물은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다. 또한, 반도체층(150)에는 니켈 등의 금속 유도 측면 결정화용 금속 물질이 10E18~10E19개/Cm³의 농도로 포함되어 있다.

기판 상부에는 반도체층(150)을 덮으며 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(140)이 전면적으로 형성되어 있다.

그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150)의 채널 영역(154)과 중첩되어 있다. 저농도 도핑 영역(152)은 게이트선(121)과 중첩(도시하지 않음)하여 형성할 수도 있다. 채널 영역(154)과 중첩된 부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층 (150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150)은 유지 전극 영역이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 게이트 절연막(140)과 함께 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.

제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선 (171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있다.

그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.

드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극 (175)을 노출하는 제3 접촉구(163)를 가진다.

제2 층간 절연막(602) 위에는 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.

이상 기술한 본 발명의 제1 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 3 내지 도 8b과 함께 기 설명한 도 1 및 도 2를 참조하여 상세히 설명한다.

도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 단면도이고, 도 4a는 도 3의 다음 단계에서의 배치도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5a는 도 4a의 다음 단계에서의 배치도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계에서의 단면도이고, 도 7a는 도 6의 다음 단계에서의 배치도이고, 도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고, 도 8a는 도 7a의 다음 단계에서의 배치도이고, 도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이다.

먼저 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO₂) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.

다음 화학 기상 증착 등의 방법으로 불순물이 도핑되지 않은 비정질 규소막을 400~1,200Å의 두께로 형성한다.

그리고 비정질 규소막을 형성한 후 비정질 규소막 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴(PR)을 형성한다. 이때 감광막 패턴(PR)은 박막 트랜지스터의 채널 영역을 정의하도록 형성한다. 그런 다음 기판 위에 니켈 등의 금속 유도 측면 결정화용 금속을 증착하여 금속층을 형성한다.

다음 도 4a 및 도 4b에 도시한 바와 같이, 감광막 패턴(PR)을 이온 도핑 마스크로 사용하여 감광막 패턴(PR)을 중심으로 양쪽에 비정질 규소막(150A)에 도전형 불순물 이온을 고농도로 도핑한다.

기판(110)을 500~550℃의 온도에서 열처리를 통하여 금속 유도 결정화 공정을 실시한다. 이러한 금속 유도 결정화 공정에서 비정질 규소막이 결정화되어 다결정 규소막으로되며, 이러한 결정화는 감광막 패턴(PR)의 하부까지는 측방향으로 진행된다.

이때, 비정질 규소막(150A)에 도핑된 불순물을 활성화한다. 이때 금속 유도 결정화 공정에서는 금속층(120)의 금속 물질 일부는 비정질 규소막(150A) 내로 이동하면서 비정질 규소를 결정화하므로 다결정 규소막에는 금속 유도 측면 결정화용 금속 원자들이 포함되어 있다.

이후 다결정 규소막을 패터닝하여 채널 영역(154), 소스 영역(153) 및 드레인 영역(155)을 가지는 반도체층(150)을 형성한다. 채널 영역(154)은 소스 영역(153)과 드레인 영역(155) 사이에 위치하도록 형성한다.

다음 도 5a 및 도 5b에 도시한 바와 같이, 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 은(Ag), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.

그리고 금속막을 사진 식각 공정으로 패터닝하여 게이트선(121) 및 유지 전극선(131)을 형성한다. 이때, 게이트선(121)은 채널 영역(154)의 소정 영역과 중첩하는 게이트 전극(124)을 가지며 게이트 전극(124)의 폭은 채널 영역(154)의 폭보다 작게 형성한다. 게이트 전극(124)과 중첩하지 않는 채널 영역(154)은 이후에 저농도로 불순물을 도핑할 수 있다.

게이트선(121) 및 유지 전극선(131)의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.

다음 도 6에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 불순물 이온은 게이트선(121)을 형성하기 위한 감광막 패턴(도시하지 않음)을 제거한 후 또는 제거 전에 도핑할 수 있다.

그리고 게이트선(121)을 티타늄과 같은 고내열, 고화학성 물질로 형성하지 않은 경우에는 배선의 손상을 줄이기 위해서 게이트선(121) 형성용 감광막 패턴을 제거하기 전에 불순물을 도핑하는 것이 바람직하다.

또한, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층이 생길 수 있다.

이후 도 7a 및 도 7b에서와 같이, 기판(110) 전면에 제1 층간 절연막(601)을 형성하고 사진 식각 공정으로 식각하여 소스 영역 및 드레인 영역(153, 155)을 노출하는 제1 및 제2 접촉구(161, 162)를 형성한다.

제1 층간 절연막(601)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.

다음 제1 층간 절연막(601) 위에 텅스텐, 티타늄, 알루미늄 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다. 이후 금속막을 사진 식각 공정으로 패터닝하여 접촉구(161, 162)를 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성한다.

데이터선(171) 및 드레인 전극(175)의 측벽은 테이퍼지도록 형성하여 상부층과의 밀착성을 향상시킬 수 있다.

도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 덮는 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제3 접촉구(163)를 형성한다. 제2 층간 절연막(602)도 제1 층간 절연막(601)과 동일한 물질로 형성할 수 있다.

이후 도 1 및 도 2에 도시한 바와 같이, 제2 층간 절연막 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전막을 형성한 후 패터닝하여 제3 접촉구(163)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.

제2 층간 절연막(602)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선 및 게이트선과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.

이상 설명한 바와 같이, 본 발명에서는 금속 유도 측면 결정화 방법을 이용한 비정질 규소막의 결정화를 게이트선을 형성하기 전에 진행한 후에 게이트선을 형성함으로써 게이트선은 저저항을 가지는 몰리브덴, 몰리브덴 텅스텐뿐 아니라 알루미늄, 알루미늄 합금 등과 같이 고온에 약한 금속으로 형성할 수 있어 이러한 제조 방법은 대형화 및 고정세화되는 박막 트랜지스터 표시판의 제조 방법에 용이하게 적용할 수 있다.

또한, 다결정 규소로 이루어진 반도체층 형성 후에 게이트 절연막을 형성하기 때문에 게이트 절연막을 패터닝하는 공정이 생략되어 제조 공정을 단순화 할 수 있다.

[제2 실시예]

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 10은 도 9의 X-X'-X"선을 따라 자른 단면도이다.

실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.

좀더 구체적으로 설명하면 도 9 및 도 10에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다. 차단막(111) 위에는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 도전형 불순물이 소스 및 드레인 영역보다 저농도로 도핑되어 있다.

그리고 반도체층(150)은 제1 실시예와 동일한 방법으로 형성하기 때문에 제1 실시예에서와 같이 니켈 등의 금속 원자를 포함한다.

반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.

게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.

또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층 (150)은 유지 전극 영역이 된다.

그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선 (121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.

게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.

층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.

데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선 (131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.

접촉 보조 부재(82)는 데이터선(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.

이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 11 내지 도 15b와 함께 기 설명한 도 9 및 도 10을 참조하여 상세히 설명한다.

도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 단면도이고, 도 12a는 도 11의 다음 단계에서의 배치도이고, 도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고, 도 13a는 도 12a의 다음 단계에서의 배치도이고, 도 13b는 도 13a의 XIIIb-XIIIb'-XIIIb"선을 따라 자른 단면도이고, 14는 도 13b의 다음 단계에서의 단면도이고, 도 15a는 도 14의 다음 단계에서의 배치도이고, 도15b는 도15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이다.

먼저 도 11에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막은 산화 규소(SiO₂) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이후, 세정으로 차단막(111) 상의 자연 산화막과 같은 불순물을 제거한다.

다음 도 12a 및 도 12b에 도시한 바와 같이, 감광막 패턴(PR)을 이온 도핑 마스크로 사용하여 감광막 패턴(PR)을 중심으로 양쪽의 비정질 규소막(150A)에 도전형 불순물 이온을 고농도로 도핑한다.

기판(110)을 500~550℃의 온도에서 열처리를 통하여 금속 유도 결정하 공정을 실시한다. 열처리는 비정질 규소막을 결정화하여 다결정 규소막을 형성하고, 비정질 규소막(150A)에 도핑된 불순물을 활성화한다. 이때 금속층(120)의 금속이 비정질 규소막(150A) 내로 이동하면서 비정질 규소를 결정화하므로 다결정 규소막에는 금속 유도 측면 결정화용 금속 원자들이 10E18~10E19개/cm³의 농도로 포함되어 있다.

다음 도 13a 및 도 13b에 도시한 바와 같이, 반도체층(150) 위에 화학 기상 증착 방법으로 질화 규소 또는 산화 규소 등의 절연물질을 증착하여 게이트 절연막(140)을 형성한다. 이후 게이트 절연막(140) 위에 구리(Cu), 은(Ag), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 또는 이들의 합금을 단층 또는 복수층으로 증착하여 금속막을 형성한다.

그리고 금속막을 패터닝하여 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 이때, 게이트 전극(124)은 이때, 게이트선(121)은 채널 영역(154)의 소정 영역과 중첩하는 게이트 전극(124)을 가지며 게이트 전극(124)의 폭은 채널 영역(154)의 폭보다 작게 형성한다. 게이트 전극(124)과 중첩하지 않는 채널 영역(154)은 이후에 저농도로 불순물을 도핑될 수 있다.

게이트선(121), 유지 전극선(131) 및 데이터 금속편(171a) 의 측면은 테이퍼지도록 형성하여 상부층과의 밀착성을 증가시킨다. 그리고 유지 용량이 충분할 경우 유지 전극선(131)을 형성하지 않는다.

다음 도 14에 도시한 바와 같이, 게이트선(121), 유지 전극선(131)을 마스크로 반도체층(150)에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역(152)을 가지는 반도체층(150)을 완성한다. 불순물 이온은 게이트선(121)을 형성하기 위한 감광막 패턴(도시하지 않음)을 제거한 후 또는 제거 전에 도핑할 수 있다.

도 15a 및 도 15b에 도시한 바와 같이, 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.

이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분을 노출하는 제4 접촉구(164)를 형성한다.

감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.

도 9 및 도 10에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.

여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.

이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 게이트선(121) 및 데이터 금속편(171b)과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상 기술한 본 발명에서와 같이 금속 유도 측면 결정화 방법으로 결정화를 진행하면 게이트선을 형성하기 위한 금속 선택폭을 넓힐 수 있어 고품질의 박막 트랜지스터 표시판을 제공할 수 있다. 또한, 게이트 절연막을 패터닝하지 않아도 되므로 공정을 간소화할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 Ⅱ-Ⅱ′선에 대한 단면도이고,

도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 단면도이고,

도 4a는 도 3의 다음 단계에서의 배치도이고,

도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고,

도 5a는 도 4a의 다음 단계에서의 배치도이고,

도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고,

도 6은 도 5b의 다음 단계에서의 단면도이고,

도 7a는 도 6의 다음 단계에서의 배치도이고,

도 7b는 도 7a의 VIIb-VIIb'선을 따라 자른 단면도이고,

도 8a는 도 7a의 다음 단계에서의 배치도이고,

도 8b는 도 8a의 VIIIb-VIIIb'선을 따라 자른 단면도이고,

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 10은 도 9의 X-X'-X"선을 따라 자른 단면도이고,

도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 단면도이고,

도 12a는 도 11의 다음 단계에서의 배치도이고,

도 12b는 도 12a의 XIIb-XIIb'-XIIb"선을 따라 자른 단면도이고,

도 13a는 도 12a의 다음 단계에서의 배치도이고,

도 13b는 도 13a의 XIIIb-XIIIb'-XIIb"선을 따라 자른 단면도이고,

도 14는 도 13b의 다음 단계에서의 단면도이고,

도 15a는 도 14의 다음 단계에서의 배치도이고,

도 15b는 도 15a의 XVb-XVb'-XIIb"선을 따라 자른 단면도이다.

※도면의 주요 부분에 대한 부호의 설명※

110 : 절연 기판 120 : 금속층

121 : 게이트선 124 : 게이트 전극

131 : 유지 전극선 140 : 게이트 절연막

150 : 반도체층 171 : 데이터선

173 : 소스 전극

175 : 드레인 전극 190 : 화소 전극

Claims

절연 기판 위에 비정질 규소막을 형성하는 단계,

상기 비정질 규소막 위에 채널 영역을 정의하는 감광막 패턴을 형성하는 단계,

상기 비정질 규소막 위에 금속층을 형성하는 단계,

상기 감광막 패턴을 이온 도핑 마스크로 상기 감광막 패턴으로 가리지 않는 상기 비정질 규소막에 불순물을 고농도로 도핑하여 소스 영역과 드레인 영역을 형성하는 단계,

상기 기판을 열처리하여 금속 유도 측면 결정화 공정으로 상기 비정질 규소막을 다결정 규소막으로 결정화하는 동시에 상기 불순물을 활성화하는 단계,

상기 다결정 규소막을 패터닝하여 상기 채널 영역을 가지는 반도체층을 형성하는 단계,

상기 반도체층을 덮는 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 위에 상기 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계,

상기 게이트선 및 반도체층을 덮도록 제1 층간 절연막을 형성하는 단계,

상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,

상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,

상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
절연 기판 위에 비정질 규소막을 형성하는 단계,

상기 비정질 규소막 위에 채널 영역을 정의하는 감광막 패턴을 형성하는 단계,

상기 비정질 규소막 위에 금속층을 형성하는 단계,

상기 감광막 패턴을 이온 도핑 마스크로 상기 감광막 패턴으로 가리지 않는 상기 비정질 규소막에 불순물을 고농도로 도핑하여 소스 영역과 드레인 영역을 형성하는 단계,

상기 기판을 열처리하여 금속 유도 측면 결정화 공정으로 상기 비정질 규소막을 다결정 규소막으로 결정화하는 동시에 상기 불순물을 활성화하는 단계,

상기 다결정 규소막을 패터닝하여 채널 영역, 소스 영역 및 드레인 영역을 가지는 반도체층을 형성하는 단계,

상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 위에 상기 채널 영역과 일부분이 중첩하는 게이트 전극을 가지는 게이트선 및 데이터 금속편을 형성하는 단계,

상기 반도체층을 덮도록 층간 절연막을 형성하는 단계,

상기 층간 절연막 위에 상기 소스 영역 및 상기 데이터 금속편과 연결되는 데이터 연결부, 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
제1항에서 또는 제2항에서,

상기 게이트 전극을 마스크로 상기 게이트 전극과 중첩하지 않는 상기 반도체층에 도전형 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
제1항 또는 제2항에서,

상기 도전형 불순물은 P형 도전형 불순물 이온인 박막 트랜지스터 표시판의 제조 방법.
제3항에서,

상기 도전형 불순물은 N형 도전형 불순물 이온인 박막 트랜지스터 표시판의 제조 방법.
제1항 또는 제2항에서,

상기 절연 기판과 상기 반도체층 사이에 차단막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
제1항 또는 제2항에서,

상기 반도체층을 형성하는 단계 전에 상기 감광막 패턴을 애싱으로 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
제1항 또는 제2항에서,

상기 게이트선은 몰리브덴, 몰리브덴 텅스텐 합금, 알루미늄 또는 알루미늄 합금 중 하나로 형성하는 박막 트랜지스터 표시판의 제조 방법.
절연 기판,

상기 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 가지는 반도체층,

상기 반도체층을 덮는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 적어도 일부분이 중첩하는 게이트선,

상기 게이트선 위에 형성되어 있는 제1 층간 절연막,

상기 제1 층간 절연막 위에 형성되며 상기 게이트 절연막 및 상기 제1 층간 절연막의 접촉구를 통하여 상기 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선,

상기 제1 층간 절연막 위에 형성되며 상기 게이트 절연막 및 상기 제1 층간 절연막의 접촉구를 통하여 상기 드레인 영역과 전기적으로 연결되는 드레인 전극,

상기 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막,

상기 제2 층간 절연막 위에 형성되며 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고,

상기 반도체층은 다결정 규소로 형성되어 있으며 금속 유도 측면 결정화 용 금속 물질을 포함하는 박막 트랜지스터 표시판.
절연 기판,

상기 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 가지는 반도체층,

상기 반도체층을 덮는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 적어도 일부분이 중첩하는 게이트선,

이웃하는 상기 게이트선 사이에 일정거리 떨어져 위치하며 상기 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편,

상기 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막,

상기 층간 절연막 위에 형성되며 상기 게이트선과 교차하여 상기 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부,

상기 층간 절연막 위에 형성되며 접촉구를 통해 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하고,

상기 반도체층은 다결정 규소로 형성되어 있으며 금속 원자가 도핑되어 있는 박막 트랜지스터 표시판.
제9항 또는 제10항에서,

상기 금속 유도 측면 결정화용 금속 물질은 10E18~10E19개/Cm³의 농도로 도핑되어 있는 박막 트랜지스터 표시판.
제9항 또는 제10항에서,

상기 소스 영역과 채널 영역, 상기 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 더 포함하는 박막 트랜지스터 표시판.
제9항 또는 제10항에서,

상기 금속 유도 측면 결정화 용 금속 물질은 니켈인 박막 트랜지스터 표시판.