KR20050088588A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 금속 유도 결정화 방법으로 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막 위에 제1 부분 및 제1 부분보다 얇은 두께를 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 감광막 패턴의 제1 부분을 제거한 후 감광막 패턴의 제2 부분을 도핑 마스크로 반도체층에 N형 및 P형 도전형 불순물 이온을 고농도로 도핑하여 게터링 영역을 형성하는 단계, 기판을 열처리하여 게터링 영역으로 불순물을 게터링하는 단계, 감광막 패턴을 제거하는 단계, 반도체층의 일부와 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 마스크로 반도체층에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 게이트선과 절연되며 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극과 절연되며 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
Description
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로,특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 서로 교차하여 형성되어 있고, 각각의 화소에 배치되어 있으며 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이때 반도체층은 규소의 결정 상태에 따라 비정질 규소(amorphous silicon)와 결정질 규소(crystalline silicon)로 이루어질 수 있다.비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여,주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시장치의 스위칭소자의 반도체층에 많이 사용한다.
그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있다. 그래서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current)의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)의 응용이 요구되고 있다.
이러한 다결정 규소를 형성하는 방법으로는 비정질 규소막을 ELA(eximer laser anneal, 이하 ELA이라 함), 로 열처리(chamber annal), SLS(sequential lateral solidification, 이하 SLS이라 함), MIC(Metal- induced crystallization, 이하 MIC라 함) 방법 등으로 결정화하여 형성한다.
이중, MIC 방법은 비정질 규소막의 소정 영역에 금속을 직접 접촉 시켜 결정화를 시키는 방법으로 금속이 비정질 규소막 내로 이동하면서 결정화를 유도하는 방법이다.
이러한 MIC 방법은 레이저를 이용하는 다른 방법에 비해서 비용이 저렴하고 균일한 박막 트랜지스터의 특성을 얻을 수 있다. 그러나 촉매로 이용하는 금속이 박막 트랜지스터의 채널 영역 또는 소스/드레인의 정션(junction) 영역에 존재할 경우 누설 전류의 원인을 제공하여 소자의 신뢰성을 떨어뜨린다.
따라서 채널 영역 및 정션 영역에 존재하는 금속을 제거하기 위한 게터링(gettering) 공정이 필수적이다. 게터링 공정은 박막 트랜지스터의 반도체층 가장자리에 인(P)을 주입한 후 열처리하여 채널 영역 및 정션 영역의 촉매 금속을 인이 주입되어 있는 반도체층의 가장자리로 이동시키는 공정이다.
하지만 게터링공정을 실시하더라도 채널영역 및 정션영역에서 촉매금속이 완전히 제거되지 않아 박막트랜지스터의 특성 및 신뢰도가 저하되는 등의 원인이 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 채널 영역 및 정션 영역에 존재하는 촉매 금속을 최소화할 수 있는 MIC를 이용한 박막 트랜지스터 표시판의 제조 방법을 제공한다.
상기한 목적을 달성하기 위해서 본 발명의 실시예에 따른 제조 방법에서는 소스 영역 및 드레인 영역을 형성하기 전에 게터링 공정을 실시한다.
구체적으로 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 비정질 규소막을 형성하는 단계, 비정질 규소막을 금속 유도 결정화 방법으로 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막 위에 제1 부분 및 제1 부분보다 얇은 두께를 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계, 감광막 패턴의 제1 부분을 제거한 후 감광막 패턴의 제2 부분을 도핑 마스크로 반도체층에 N형 및 P형 도전형 불순물 이온을 고농도로 도핑하여 게터링 영역을 형성하는 단계, 기판을 열처리하여 게터링 영역으로 불순물을 게터링하는 단계, 감광막 패턴을 제거하는 단계, 반도체층의 일부와 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 마스크로 반도체층에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 게이트선과 절연되며 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극과 절연되며 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 반도체층의 소정 영역에 저농도 도핑 영역을 형성하는 단계를 포함하는 것이 바람직하다.
그리고 게이트선과 나란한 유지전극선을 형성하는 단계를 더 포함할 수 있다.
또한, 열처리는 450~550도(℃)에서 3~4시간 또는 650~680도(℃)에서 3~10분 동안 진행하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조를 개략적으로 도시한 배치도이다.
도 1에 도시한 바와 같이, 박막 트랜지스터 표시판은 다수의 화소가 배치되어 있는 화소부(A)와 화소부(A)를 제어하기 위해 화소부(A)에 입력되는 화상 신호 및 주사 신호를 발생하기 위한 각종 주변 회로 소자(도시하지 않음)가 함께 배치되어 있는 구동 회로부(B)를 포함한다.
화소부(A)에는 화소를 제어하는 박막 트랜지스터, 박막 트랜지스터와 연결되는 주사 신호 또는 스케닝 신호를 전달하는 게이트선, 게이트선과 교차하며 화상 신호를 전달하는 데이터선, 화소 전극, 게이트선 및 데이터선에 전기적으로 연결되어 있으며 화소 전극에 전달되는 화상 신호를 제어하는 박막 트랜지스터 등이 배치되어 있다. 그리고 구동 회로부(B)는 표시 영역의 게이트선 및 데이터선과 전기적으로 연결되어 있으며, 화상 신호, 주사 신호 등을 출력하는 N형, P형 박막 트랜지스터, 이들이 포함하여 이루어진 상보형 박막 트랜지스터 등을 포함하는 다수의 구동 소자 등이 배치되어 있다.
그러면 첨부한 도면을 참조하여 본 발명의 한 실시예에 따른 화소부(A)의 화소 구조와 구동부(B)의 구동 소자 중에서 기본이 되는 박막 트랜지스터를 좀더 상세히 설명한다. 화소부(A)의 박막 트랜지스터는 N형 박막 트랜지스터를 예로 들어 설명한다.
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에서 화소부에 형성되어 있는 하나의 단위 화소 구조를 도시한 배치도이고,도 3은 도 2의 III-III' 선을 따라 잘라 도시한 단면도이고,도4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고,도5는 도 4의 V-V'선을 따라 자른 단면도이다.
도 2 내지 도 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위의 화소부(A)에는 N형 불순물이 고농도로 도핑되어 있는 소스 영역(153a)과 드레인 영역(155a) 및 이들 사이에 위치하는 채널 영역(154a)을 포함하는 제1 반도체층 (150a)이 형성되어 있다.
그리고 소스 영역(153a) 및 채널 영역(154a) 사이, 드레인 영역(155a)과 채널 영역(154a) 사이에는 저농도 도핑 영역(152)이 형성되어 있다. 또한, 소스 영역(153a) 및 드레인 영역(155a)의 바깥에 위치하는 반도체층(150a)에는 게터링 영역(156)이 형성되어 있다. 게터링 영역은 N형 및 P형 불순물 이온 및 촉매 금속을 포함한다.
한편 구동부(B)의 차단막 위에는 P형 불순물이 고농도로 도핑되어 있는 소스 영역(153b), 드레인 영역(155b)과 이들 사이에 채널 영역(154b)을 가지는 제2 반도체층(150b)이 형성되어 있다. 그리고 소스 영역(153b)과 채널 영역(154b) 사이, 드레인 영역(155b)과 채널 영역(154b) 사이에는 P형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152)이 형성되어 있다. 또한, 화소부(A)와 소스 영역(153b) 및 드레인 영역(155b)의 바깥에 위치하는 반도체층(150b)에는 게터링 영역(156)이 형성되어 있다. 게터링 영역은 N형 및 P형 불순물이온 및 촉매 금속을 포함한다.
제1 및 제2 반도체층(150a, 150b)을 포함하는 기판(110) 위에는 산화 규소 또는 질화 규소로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위의 화소부(A)에는 일 방향으로 뻗은 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150a)의 채널 영역(154a)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 제1 게이트 전극(124a)으로 박막 트랜지스터의 게이트 전극으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150a)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150a)은 유지 전극 영역(157)이 된다.
한편, 구동부(B)의 게이트 절연막(140) 위에는 제2 게이트 전극(124b)이 형성되어 있다. 제2 게이트 전극(124)은 전압을 인가하기 위한 게이트선(도시하지 않음)과 연결되어 있다.
게이트선(121), 게이트 전극(124a, 124b), 유지 전극(133) 및 유지 전극선(131) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153a, 153b)과 드레인 영역(155a, 155b)을 노출하는 제1 및 제3 접촉구(161, 163)과 제2 및 제4 접촉구(162, 164)를 포함한다.
제1 층간 절연막(601) 위의 화소부(A)에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153a)과 연결되어 있으며, 소스 영역(153a)과 연결되어 있는 부분(173a)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173a)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155a)과 연결되어 있는 드레인 전극(175a)이 형성되어 있다.
그리고 제1 층간 절연막(601) 위의 구동부(B) 위에는 소스 영역(153b), 드레인 영역(155b)과 각각 연결되는 소스 전극(173b) 및 드레인 전극(175b)이 형성되어 있다. 소스 전극(173b) 및 드레인 전극(175b)도 이들에 전압을 인가하기 위한 데이터선(도시하지 않음)과 연결되어 있다.
제1 드레인 전극(175a) 및 데이터선(171)이 형성되어 있는 제1 층간 절연막(601) 위에는 제2 층간 절연막(602)이 전면적으로 형성되어 있다. 제2 층간 절연막(602)은 화소부(A)에서 제1 드레인 전극(175a)을 노출하는 제5 접촉구(165)를 가진다.
그리고 제2 층간 절연막(602) 위에는 제1 드레인 전극(175a)과 연결되는 화소 전극(190)이 형성되어 있다. 제2 층간 절연막(602)은 화소부(A)에 형성되는 박막 트랜지스터의 구조에 따라 형성되는 층으로 구동부(B)에서는 경우에 따라서 형성되지 않을 수 있다.
이상 기술한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
이하에서는 화부수(A)에서 N형 박막 트랜지스터를 포함하는 하나의 단위 화소와 구동부(B)에서 P형 박막 트랜지스터를 예로 들어 설명한다.
도 6은 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 단면도이고, 도 7 및 도 8은 도 6의 다음 단계에서의 배치도이고, 도 9는 도 7 및 도 8의 IX-IX'-IX"선을 따라 자른 단면도이고, 도 10은 도 9의 다음 단계에서의 단면도이고, 도 11 및 도 12는 도 10의 다음 단계에서의 배치도이고, 도 13은 도 11 및 도 12의 XIII-XIII'-XIII"선을 따라 자른 단면도이고, 도 14는 도 13의 다음 단계에서의 단면도이고, 도 15 및 도 16은 도 14의 다음 단계에서의 배치도이고, 도 17은 도 15 및 도 16의 XVII-XVII'-XVII"선을 따라 자른 단면도이고, 도 18 및 도 19는 도 17의 다음 단계에서의 배치도이고, 도 20은 도 18 및 도 19의 XX-XX'-XX"선을 따라 자른 단면도이고, 도 21 및 도 22는 도 20의 다음 단계에서의 배치도이고, 도 23은 도 21 및 도 22의 XXIII-XXIII'-XXIII"선을 따라 자른 단면도이고, 도 24 및 도 25는 도 23의 다음 단계에서의 배치도이고, 도 26은 도 24 및 도 25의 XXVI-XXVI'-XXVI"선을 따라 자른 단면도이다.
먼저, 도 6에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그리고, 차단층(111) 위에 비정질 규소막을 형성한다. 이후 MIC 방법으로 비정질 규소막을 결정화하여 다결정 규소막(501)을 형성한다. MIC 방법은 니켈 등의 촉매 금속을 비정질 규소막 전체 또는 일부 위에 증착한 후 열처리를 공정을 실시하여 촉매 금속이 비정질 규소막 안으로 이동하면서 비정질 규소를 결정화시키는 방법으로, 이때 다결정 규소막 내에는 촉매 금속이 전체적으로 잔류하게 된다.
하지만 다결정 규소막 중 박막 트랜지스터의 채널부로 사용되는 일부에서는 박막 트랜지스터의 특성을 확보하기 위해 촉매 금속을 제거해야 하며, 이를 위해서는 게터링 공정을 추가로 실시하는데, 본 발명의 실시예에서는 우선 다결정 규소막(501) 위에 감광막을 도포하고 노광한 후 현상하여 제1 부분(52) 및 가장자리에 위치하며 제1 부분보다 얇은 두께를 가지는 제2 부분(51)을 가지는 감광막 패턴을 형성한다.
감광막 패턴의 두께를 다르게 하는 방법은 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투명 영역(translucent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
다음 도 7 내지 도 9에 도시한 바와 같이, 감광막 패턴(51, 52)을 마스크로 다결정 규소막(501)을 패터닝하여 화소부(A)와 구동부(B)에 각각 제1 및 제2 반도체층(150a, 150b)을 형성한다.
다음 도 10에 도시한 바와 같이, 건식 식각을 실시하여 감광막 패턴의 두께 일부를 제거한다. 그래서 감광막 패턴의 제1 부분(51)만을 제거하여 제1 및 제2 반도체층(150a, 150b)의 가장자리를 노출한다. 이때 제2 부분(52)의 상부도 일부 제거될 수 있다.
이어 감광막 패턴(52)을 마스크로 노출된 반도체층(150a, 150b)의 가장자리에 N형 및 P형 도전형 불순물 이온을 고농도로 도핑하여 제1 및 제2 반도체층(150a, 150b)의 가장자리에 게터링 영역(156)을 각각 형성한다. 그런 다음 450~550도(℃)에서 3~4시간 또는 650~680도(℃)에서 3~10분 정도로 열처리 공정을 실시하여 제1 및 제2 반도체층(150a, 150b)에 전면적으로 잔류하는 촉매 금속을 게터링 영역(156)으로 이동시킨다.
이어, 도 11 내지 도 13에 도시한 바와 같이, 제1 및 제2 반도체층(150a, 150b) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
이어, 게이트 절연막(140) 위에 스퍼터링 등의 방법으로 도전막(120)을 적층한다. 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
다음 도전막(120) 위에 마스크용 금속막(MP)을 형성한다. 이때 마스크용 금속막(MP)은 도전막(120)과 식각 선택비가 큰 금속으로 형성하며 고내열성, 고화학성 물질로 형성한다. 도전막(120)을 알루미늄으로 형성할 경우에 마스크용 도전막(MP)은 크롬으로 형성할 수 있다.
이후 마스크용 도전막 위에 감광막을 형성한 후 사진 공정으로 제1 감광막 패턴(PR1)을 형성한 다음 이를 식각 마스크로 마스크용 도전막(MP) 및 도전막(120)을 패터닝하여 화소부(A)의 제1 게이트 전극(124a)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않을 수 있다.
이때 제1 감광막 패턴(PR1)은 구동부(B)의 제2 반도체층(150b)을 덮어 구동부 (B)를 보호하고 있어 식각시 구동부(B)에는 마스크용 도전막(MP) 및 도전막(120)이 남는다. 그리고 화소부(A)의 게이트 금속막(120)은 마스크용 금속 패턴(MP)보다 과식각되어 게이트선(121, 124a)은 마스크용 금속 패턴(MP)보다 좁은 폭을 가진다.
다음 제1 감광막 패턴(PR1)을 마스크로 화소부의 제1 반도체층(150a)에 N형 불순물 이온을 고농도로 도핑하여 N형 소스 영역(153a) 및 드레인 영역(155a)을 형성한다. 이온 도핑은 감광막 패턴(PR1)을 제거한 후 실시한 수 있다. 반도체층 (150b)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 반도체층(150p)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155a)과는 분리되어 있다.
다음, 도 14에 도시한 바와 같이, 제1 감광막 패턴(PR1) 및 마스크용 금속 패턴(MP)을 제거한 후 화소부의 게이트 전극(124b)을 마스크로 제1 반도체층(150a)에 N형 불순물 이온을 저농도로 도핑하여 소스 영역(153a)과 드레인 영역(155a) 사이의 안쪽에 저농도 도핑 영역(152)을 형성한다.
다음 도 15 내지 도 17에 도시한 바와 같이, 기판의 상부에 감광막을 도포하고 마스크를 이용한 사진 공정으로 감광막을 노광하고 현상하여 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)은 화소부(A)를 보호하고 있으며, 구동부(B)의 소정 영역과 대응하여 구동부의 제2 게이트 전극(124b)을 정의한다. 이후 제2 감광막 패턴(PR2)를 마스크로 구동부(B)에 남겨진 게이트 금속막(120)을 식각하여 제2 게이트 전극(124b)을 형성한다.
그런 다음 제2 게이트 전극(124b)을 마스크로 반도체층(150b)에 P형 불순물 이온을 고농도로 도핑하여 P형 소스 영역(153b) 및 드레인 영역(155b)을 형성한다.
도 18 내지 도 20에 도시한 바와 같이, 감광막 패턴(PR2)을 제거한 후 화소 영역의 게이트 전극(124a) 및 구동부의 게이트 전극(124b)을 포함하는 기판(110) 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이때, 제1 층간 절연막(601)은 산화 규소 또는 질화 규소 등으로 형성할 수 있다.
이어 제1 층간 절연막(601)에 사진 식각 방법으로 N형 소스 영역(153a)과 드레인 영역(155a)을 노출하는 제1 접촉구(161) 및 제2 접촉구(162) 및 P형 소스 영역(153b)과 드레인 영역(155b)을 노출하는 제3 접촉구(163) 및 제4 접촉구(164)를 형성한다.
도 21 내지 도 23에 도시한 바와 같이, 제1 접촉구(161), 제2 접촉구(162), 제3 접촉구(163) 및 제4 접촉구(164) 내부를 포함하여 제1 층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 화소부(A)의 소스 전극(173a)을 가지는 데이터선(171a)과 드레인 전극(175a) 및 구동부의 소스 전극(173b)과 드레인 전극(175b)을 형성한다. 화소부(A)의 데이터선(171a)은 제1 접촉구(161)를 통해 N형 소스 영역(153a)과 연결하고, 드레인 전극(175a)은 제2 접촉구(162)를 통해 N형 드레인 영역(155a)과 연결한다. 또한 구동부(B)의 소스 전극(173b)은 제3 접촉구(163)를 통해 P형 소스 영역(153b)과 연결하고, 드레인 전극(175b)은 제4 접촉구(164)를 통해 P형 드레인 영역(155b)과 연결한다.
도 24 내지 도 26에 도시한 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b) 위에 제2 층간 절연막(602)을 형성한 후, 사진 식각 공정으로 식각하여 제5 접촉구(165)를 형성한다.
그리고 도 2 내지 도 5에 도시한 바와 같이,제5 접촉구(165) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide),IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제5 접촉구(165)를 통해 화소 영역의 드레인 전극(175a)과 연결한다.
이처럼 본 발명의 실시예에 따르면 소스 영역 및 드레인 영역 형성 전에 게터링 공정을 실시하여 반도체층의 채널 영역으로부터 촉매 금속을 제거하기 때문에 촉매 금속이 정션 영역 또는 채널 영역에 남겨지지 않는다. 따라서 촉매 금속으로 인한 누설 전류 등을 최소화하여 박막 트랜지스터의 특성을 향상시킬 수 있다.
또한, 반도체층을 패터닝하기 위한 감광막 패턴을 서로 다른 두께로 형성하여 게터링 영역을 형성하기 위한 도핑 마스크로 함께 사용함으로써 게터링 영역을 형성하기 위한 별도의 사진 공정을 생략할 수 있어 제조 공정을 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 본 발명에서와 같이 서로 다른 두께를 가지는 감광막 패턴을 이용하여 반도체층을 패터닝하기 위한 식각 마스크와 게터링 영역을 형성하기 위한 도핑 마스크로 사용함으로써 제조 공정을 단순화할 수 있으며 이를 통하여 제조 비용을 최소화할 수 있다.
또한, 소스 영역 및 드레인 영역을 형성하기 전에 게터링 공정을 실시하여 반도체층의 채널 영역 및 정션 영역에서 잔류하는 촉매 금속을 최소화하여 박막 트랜지스터의 누설 전류 등을 최소화할 수 있어 박막 트랜지스터의 신뢰도를 향상시킬 수 있다.
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 표시 영역의 한 개의 화소 영역을 도시한 배치도이고,
도 3은 도 2에 도시한 박막 트랜지스터 표시판의 화소 영역을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고.
도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 IV-IV' 선을 따라 잘라 도시한 단면도이고,
도 6은 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 단면도이고,
도 7 및 도 8은 도 6의 다음 단계에서의 배치도이고,
도 9는 도 7 및 도 8의 IX-IX'-IX"선을 따라 자른 단면도이고,
도 10은 도 9의 다음 단계에서의 단면도이고,
도 11 및 도 12는 도 10의 다음 단계에서의 배치도이고,
도 13은 도 11 및 도 12의 XIII-XIII'-XIII"선을 따라 자른 단면도이고,
도 14는 도 13의 다음 단계에서의 단면도이고,
도 15 및 도 16은 도 14의 다음 단계에서의 배치도이고,
도 17은 도 15 및 도 16의 XVII-XVII'-XVII"선을 따라 자른 단면도이고,
도 18 및 도 19는 도 17의 다음 단계에서의 배치도이고,
도 20은 도 18 및 도 19의 XX-XX'-XX"선을 따라 자른 단면도이고,
도 21 및 도 22는 도 20의 다음 단계에서의 배치도이고,
도 23은 도 21 및 도 22의 XXIII-XXIII'-XXIII"선을 따라 자른 단면도이고,
도 24 및 도 25는 도 23의 다음 단계에서의 배치도이고,
도 26은 도 24 및 도 25의 XXVI-XXVI'-XXVI"선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 131 : 유지 전극선
133 : 유지 전극 140 : 게이트 절연막
153 : 소스 영역 154 : 채널 영역
155 : 드레인 영역 156 : 게터링 영역
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 190 : 화소 전극
601, 602 : 층간 절연막
Claims (4)
- 절연 기판 위에 비정질 규소막을 형성하는 단계,상기 비정질 규소막을 금속 유도 결정화 방법으로 결정화하여 다결정 규소막을 형성하는 단계,상기 다결정 규소막 위에 제1 부분 및 상기 제1 부분보다 얇은 두께의 제2 부분을 가지는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 상기 다결정 규소막을 패터닝하여 반도체층을 형성하는 단계,상기 감광막 패턴의 제1 부분을 제거한 후 상기 감광막 패턴의 제2 부분을 도핑 마스크로 상기 반도체층에 N형 및 P형 도전형 불순물 이온을 고농도로 도핑하여 게터링 영역을 형성하는 단계,상기 기판을 열처리하여 상기 게터링 영역으로 불순물을 게터링하는 단계,상기 감광막 패턴을 제거하는 단계,상기 반도체층의 일부와 중첩하는 게이트 전극을 가지는 게이트선을 형성하는 단계,상기 게이트선을 마스크로 상기 반도체층에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,상기 게이트선과 절연되며 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선,상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,상기 데이터선 및 드레인 전극과 절연되며 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 반도체층의 소정 영역에 저농도 도핑 영역을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 게이트 선과 나란한 유지 전극선을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 열처리는 450~550도(℃)에서 3~4시간 또는 650~680도(℃)에서 3~10분 동안 진행하는 박막 트랜지스터 표시판의 제조 방법.
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2004
- 2004-03-02 KR KR1020040013974A patent/KR20050088588A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |