KR20060022496A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 반도체층을 형성하는 단계, 반도체층을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 도전막 및 제2 도전막을 차례로 적층하는 단계, 제2 도전막 위에 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 제2 도전막, 제1 도전막을 식각하되 제2 도전막을 언더컷이 발생하도록 식각하여 반도체층과 일부 중첩하는 게이트 전극 및 게이트 전극과 연결되어 있는 게이트선을 형성하는 단계, 감광막 패턴을 마스크로 절연막을 식각하는 단계, 감광막 패턴을 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 저에너지로 도핑하여 소스 및 드레인 영역을 형성하고 채널 영역을 정의하는 단계, 감광막 패턴을 제거한 후 게이트 전극의 상부 도전막을 도핑 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 도핑하여 제2 도전막으로 가리지 않는 제1 도전막의 아래에 저농도 도핑 영역을 형성하는 단계, 게이트 전극, 게이트선 및 반도체층을 덮는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
박막트랜지스터, 저농도도핑영역

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and manufacturing method thereof}
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 화소부의 한 개의 화소 영역을 도시한 배치도이고,
도 3은 도 2에 도시한 박막 트랜지스터 표시판의 화소 영역을 III-III' 선을 따라 잘라 도시한 단면도이고,
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고.
도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 V-V' 선을 따라 잘라 도시한 단면도이고,
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이고,
도 6c는 도 6a 및 도 6b의 VIc-VIc'-VIc"선을 따라 자른 단면도이고,
도 7a 및 도 7b는 도 6a 및 도 6b의 다음 단계에서의 단면도이고,
도 7c는 도 7a 및 도 7b의 VIIc-VIIc'-VIIc"선을 따라 자른 단면도이고,
도 8a 및 도 8b는 도 7a 및 도 7b의 다음 단계에서의 배치도이고,
도 8c 는 도 8a 및 도 8b의 VIIIc-VIIIc'-VIIIc"선을 따라 자른 단면도이고,
도 9는 도 8c의 다음 단계에서의 단면도이고,
도 10a 및 도 10b는 도 9의 다음 단계에서의 배치도이고,
도 10c는 도 10a 및 도 10b의 Xc-Xc'-Xc"선을 따라 자른 단면도이고,
도 11a 및 도 11b는 도 10a 및 도 10b의 다음 단계에서의 배치도이고,
도 11c는 도 11a 및 도 11b의 XIc-XIc'-Xc"선을 따라 자른 단면도이고,
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 화소부의 한 개의 화소 영역의 도시한 배치도이고,
도 13은 도 12의 XIII-XIII'-XIII'선을 따라 자른 단면도이고,
도 14a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 14b는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이고,
도 15a 는 도 14a의 다음 단계에서의 배치도이고,
도 15b는 도 15a의 XVb-XVb'-XVb"선을 따라 자른 단면도이고,
도 16은 도 15b의 다음 단계에서의 단면도이고,
도 17a는 도 16의 다음 단계에서의 배치도이고,
도 17b는 도 17a의 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110 : 절연 기판 121 : 게이트선
124 : 게이트 전극 131 : 유지 전극선
133 : 유지 전극 140 : 게이트 절연막
153 : 소스 영역 154 : 채널 영역
155 : 드레인 영역 156 : 게터링 영역
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 190 : 화소 전극
601, 602 : 층간 절연막
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극 과 마주하는 드레인 전극 등으로 이루어진다.
박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.
다결정 규소를 반도체층으로 이용하는 다결정 규소 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 화소를 구동하기 위한 구동 회로를 박막 트랜지스터와 함께 기판에 형성할 수 있는 장점이 있다.
그러나 다결정 규소 박막 트랜지스터는 소스 영역 및 드레인 영역에 도전형 불순물 이온을 고농도로 도핑하는 공정을 필요로 한다. 이러한 도핑 영역은 고에너지를 이용하여 도핑하는 공정으로 시간이 많이 걸리는 문제점이 있다.
그리고 핫 캐리어(hot carrier)로 인하여 저농도 도핑 영역을 형성할 때 드레인 정션(junction)에 유도되는 측면 방향의 스트레스가 발생하여 박막 트랜지스터의 특성이 나빠지는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서 측면 방향의 스트레스를 최소화할 수 있으며 도핑 영역을 형성할 때 도핑 시간을 최소할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 반도체층을 형성하는 단계, 반도체층을 덮는 게이트 절연막 을 형성하는 단계, 게이트 절연막 위에 제1 도전막 및 제2 도전막을 차례로 적층하는 단계, 제2 도전막 위에 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 제2 도전막, 제1 도전막을 식각하되 제2 도전막을 언더컷이 발생하도록 식각하여 반도체층과 일부 중첩하는 게이트 전극 및 게이트 전극과 연결되어 있는 게이트선을 형성하는 단계, 감광막 패턴을 마스크로 절연막을 식각하는 단계, 감광막 패턴을 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 저에너지로 도핑하여 소스 및 드레인 영역을 형성하고 채널 영역을 정의하는 단계, 감광막 패턴을 제거한 후 게이트 전극의 상부 도전막을 도핑 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 도핑하여 제2 도전막으로 가리지 않는 제1 도전막의 아래에 저농도 도핑 영역을 형성하는 단계, 게이트 전극, 게이트선 및 반도체층을 덮는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
또는 절연 기판 위에 반도체층을 형성하는 단계, 반도체층을 덮는 절연막, 게이트 절연막 위에 제1 도전막, 제1 도전막보다 식각속도가 빠른 제2 도전막을 적층하는 단계, 제2 도전막 위에 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 제2 도전막, 제1 도전막을 식각하되 제2 도전막을 언더컷이 발생하도록 식각하여 반도체층과 일부 중첩하는 게이트 전극, 게이트 전극과 연결되어 있는 게이트선 및 게이트선 사이에 형성되며 게이트선과 일정거리 떨어지도록 데이터 금속편을 형성하 는 단계, 감광막 패턴을 마스크로 절연막을 식각하여 게이트 절연층을 형성하는 단계, 감광막 패턴을 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 저에너지로 도핑하여 소스 및 드레인 영역을 형성하는 단계, 감광막 패턴을 제거한 후 게이트 전극의 상부 도전막을 마스크로 반도체층의 소정 영역에 도전형 불순물 이온을 도핑하여 저농도 도핑 영역을 형성하는 단계, 게이트선 및 데이터 금속편을 덮는 층간 절연막을 형성하는 단계, 층간 절연막 위에 소스 영역 및 데이터 금속편과 연결되는 데이터 연결부, 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 저농도 도핑 영역은 제1 도전막 아래에 형성되며 제1 도전막과 제2 도전막의 폭 차이만큼 형성되는 것이 바람직하다.
그리고 저에너지는 10~15KeV인 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며, 도전형 불순물이 도핑되어 있는 소스 영역 및 드레인 영역, 불순물이 도핑되지 않은 채널 영역 및 도전형 불순물이 도핑되어 있으며 소스 영역과 채널 영역 사이, 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 가지는 반도체층, 반도체층의 채널 및 저농도 도핑 영역과 위에 형성되어 있는 게이트 절연층, 게이트 절연층 위에 게이트 절연층과 동일한 평면 패턴으로 형성되며 채널 및 저농도 도핑 영역과 일부분이 중첩하는 게이트 전극 및 게이트 선, 게이트 전극 및 게이트선을 덮는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있으며 소스 영역과 전기적으로 연결되는 소스 전극을 가 지는 데이터선, 제1 층간 절연막 위에 형성되며 드레인 영역과 전기적으로 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고, 게이트선 및 게이트 전극은 저농도 도핑 영역과 채널 영역의 폭만큼 다른 폭을 가지는 제1 도전막과 제2 도전막을 포함한다.
또는 절연 기판, 절연 기판 위에 형성되어 있으며, 도전형 불순물이 도핑되어 있는 소스 영역 및 드레인 영역, 불순물이 도핑되지 않은 채널 영역 및 도전형 불순물이 도핑되어 있으며 소스 영역과 채널 영역 사이, 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 가지는 반도체층, 반도체층의 채널 및 저농도 도핑 영역과 위에 형성되어 있는 게이트 절연층, 게이트 절연층 위에 게이트 절연층과 동일한 평면 패턴으로 형성되며 채널 및 저농도 도핑 영역과 일부분이 중첩하는 게이트 전극 및 게이트 선, 이웃하는 게이트선 사이에 일정거리 떨어져 위치하며 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편, 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되며 게이트선과 교차하여 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부, 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되어 있는 화소 전극을 포함하고, 게이트선, 게이트 전극 및 데이터 금속편은 저농도 도핑 영역과 채널 영역의 폭만큼 다른 폭을 가지는 제1 도전막 및 제2 도전막으로 이루어지는 것이 바람직하다.
여기서 제1 도전막은 크롬으로 형성되어 있고, 제2 도전막은 알루미늄으로 형 성되어 있는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
[제1 실시예]
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 구조를 개략적으로 도시한 배치도이다.
도 1에 도시한 바와 같이, 박막 트랜지스터 표시판(100)은 다수의 화소가 배치되어 있는 화소부(A)와 화소부(A)를 제어하기 위해 화소부(A)에 입력되는 화상 신호 및 주사 신호를 발생하기 위한 각종 주변 회로 소자(도시하지 않음)가 함께 배치되어 있는 구동 회로부(B)를 포함한다.
화소부(A)에는 화소를 제어하는 박막 트랜지스터, 박막 트랜지스터와 연결되는 주사 신호 또는 스케닝 신호를 전달하는 게이트선, 게이트선과 교차하며 화상 신호를 전달하는 데이터선, 화소 전극, 게이트선 및 데이터선에 전기적으로 연결되어 있으며 화소 전극에 전달되는 화상 신호를 제어하는 박막 트랜지스터 등이 배치되어 있다. 그리고 구동 회로부(B)는 표시 영역의 게이트선 및 데이터선과 전기적으로 연결되어 있으며, 화상 신호, 주사 신호 등을 출력하는 N형, P형 박막 트랜지스터, 이들이 포함하여 이루어진 상보형 박막 트랜지스터 등을 포함하는 다수의 구동 소자 등이 배치되어 있다.
그러면 첨부한 도면을 참조하여 본 발명의 한 실시예에 따른 화소부(A)의 화소 구조와 구동부(B)의 구동 소자 중에서 기본이 되는 박막 트랜지스터를 좀더 상세히 설명한다. 화소부(A)의 박막 트랜지스터는 N형 박막 트랜지스터를 예로 들어 설명한다.
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에서 화소부에 형성되어 있는 하나의 단위 화소 구조를 도시한 배치도이고, 도 3은 도 2의 III-III' 선을 따라 잘라 도시한 단면도이고, 도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고, 도 5는 도 4의 V-V'선을 따라 자른 단면도이다.
도 2 내지 도 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위의 화소부(A)에는 N형 불순물이 고농도로 도핑되어 있는 소스 영역(153a)과 드레인 영역 (155a) 및 이들 사이에 위치하는 채널 영역(154a)을 포함하는 제1 반도체층(150a)이 형성되어 있다.
그리고 소스 영역(153a) 및 채널 영역(154a) 사이, 드레인 영역(155a)과 채널 영역(154a) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.
한편 구동부(B)의 차단막(111) 위에는 P형 불순물이 고농도로 도핑되어 있는 소스 영역(153b), 드레인 영역(155b)과 이들 사이에 채널 영역(154b)을 가지는 제2 반도체층(150b)이 형성되어 있다. 그리고 소스 영역(153b)과 채널 영역(154b) 사이, 드레인 영역(155b)과 채널 영역(154b) 사이에는 P형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152)이 형성되어 있다.
제1 및 제2 반도체층(150a, 150b)을 포함하는 기판(110) 위에는 산화 규소 또는 질화 규소로 이루어진 게이트 절연층(140)을 포함한다.
게이트 절연막(140) 위의 화소부(A)에는 일 방향으로 뻗은 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150a)의 채널 영역(154a)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 제1 게이트 전극(124a)으로 박막 트랜지스터의 게이트 전극으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150a)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150a)은 유지 전극 영역(157)이 된다. 게이트 전극(124a), 게이트선(121), 유지 전극(133) 및 유지 전극선(131)은 상부 도전막(201b, 205a, 301b, 303b)과 하부 도전막(201a, 204a, 301a, 303a)으로 이루어진다.
한편, 구동부(B)의 게이트 절연막(140) 위에는 제2 게이트 전극(124b)이 형성되어 있다. 제2 게이트 전극(124)은 전압을 인가하기 위한 신호선(도시하지 않음)과 연결되어 있다. 제2 게이트 전극(124b)도 하부 도전막(204b)과 상부 도전막(205b)로 이루어진다.
이때 화소부(A)의 게이트 절연층(140)은 게이트선(121), 게이트 전극(124a, 124b), 유지 전극(133) 및 유지 전극선(131)과 동일한 평면 패턴을 가진다. 그러나 구동부(B)의 게이트 절연층(140)은 구동부(B)의 반도체층(150b)과 동일한 평면 패턴을 가지도록 도시되어 있으나, 공정에 따라서 구동부(B)의 게이트 전극(124b)과 동일한 평면 패턴일 수 있으며, 그렇지 않을 수도 있다.
게이트선(121), 게이트 전극(124a, 124b), 유지 전극(133) 및 유지 전극선(131) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153a, 153b)과 드레인 영역(155a, 155b)을 노출하는 제1 및 제3 접촉구(161, 163)과 제2 및 제4 접촉구(162, 164)를 포함한다.
제1 층간 절연막(601) 위의 화소부(A)에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153a)과 연결되어 있으며, 소스 영역(153a)과 연결되어 있는 부분(173a)은 박막 트랜지스터의 소스 전극으로 사용된 다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173a)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155a)과 연결되어 있는 드레인 전극(175a)이 형성되어 있다.
그리고 제1 층간 절연막(601) 위의 구동부(B) 위에는 소스 영역(153b), 드레인 영역(155b)과 각각 연결되는 소스 전극(173b) 및 드레인 전극(175b)이 형성되어 있다. 소스 전극(173b) 및 드레인 전극(175b)도 이들에 전압을 인가하기 위한 데이터선(도시하지 않음)과 연결되어 있다.
제1 드레인 전극(175a) 및 데이터선(171)이 형성되어 있는 제1 층간 절연막(601) 위에는 제2 층간 절연막(602)이 전면적으로 형성되어 있다. 제2 층간 절연막(602)은 화소부(A)에서 제1 드레인 전극(175a)을 노출하는 제5 접촉구(165)를 가진다.
그리고 제2 층간 절연막(602) 위에는 제1 드레인 전극(175a)과 연결되는 화소 전극(190)이 형성되어 있다. 제2 층간 절연막(602)은 화소부(A)에 형성되는 박막 트랜지스터의 구조에 따라 형성되는 층으로 구동부(B)에서는 경우에 따라서 형성되지 않을 수 있다.
이상 기술한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
이하에서는 화소부(A)에서 N형 박막 트랜지스터를 포함하는 하나의 단위 화소 와 구동부(B)에서 P형 박막 트랜지스터를 예로 들어 설명한다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이고, 도 6c는 도 6a 및 도 6b의 VIc-VIc'-VIc"선을 따라 자른 단면도이고, 도 7a 및 도 7b는 도 6a 및 도 6b의 다음 단계에서의 단면도이고, 도 7c는 도 7a 및 도 7b의 VIIc-VIIc'-VIIc"선을 따라 자른 단면도이고, 도 8a 및 도 8b는 도 7a 및 도 7b의 다음 단계에서의 배치도이고, 도 8c 는 도 8a 및 도 8b의 VIIIc-VIIIc'-VIIIc"선을 따라 자른 단면도이고, 도 9는 도 8c의 다음 단계에서의 단면도이고, 도 10a 및 도 10b는 도 9의 다음 단계에서의 배치도이고, 도 10c는 도 10a 및 도 10b의 Xc-Xc'-Xc"선을 따라 자른 단면도이고, 도 11a 및 도 11b는 도 10a 및 도 10b의 다음 단계에서의 배치도이고, 도 11c는 도 11a 및 도 11b의 XIc-XIc'-Xc"선을 따라 자른 단면도이다.
먼저, 도 6a 내지 도 6c에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단막(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그리고, 차단막(111) 위에 비정질 규소막을 형성한다. 이후 SLS, 로열처리, ELA 등의 방법으로 비정질 규소막을 결정화하여 다결정 규소막을 형성한다. 다음 다결정 규소막을 패터닝하여 화소부(A)와 구동부(B)에 각각 제1 및 제2 다결정 규소층(150a, 150b)을 형성한다.
이어, 도 7a 내지 도 7c에 도시한 바와 같이, 제1 및 제2 다결정 규소층 (150a, 150b) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 절연막(401)을 형성한다.
이어, 절연막(401) 위에 스퍼터링 등의 방법으로 하부막(204)과 상부막(205)을 차례로 적층한다. 이때 하부막(204)과 상부막(205)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전 물질을 포함하며, 이러한 도전 물질에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전 물질을 포함하는 다층막 구조를 가질 수도 있다. 여기서, 하부막(204)과 상부막(205)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
이후 도전막(205) 위에 감광막을 도포한 후 사진 공정으로 제1 감광막 패턴(PR1)을 형성한 다음 이를 식각 마스크로 상부막(205)과 하부막(204)을 차례로 식각하여 구동부(B)의 게이트 전극(124b)을 형성한다. 이때 제1 감광막 패턴(PR1)이 일부는 화소부(A)에서 하부막과 상부막이 패터닝되지 않도록 보호한다. 여기서 감광막 패턴(PR1)의 하부가지 식각되어 언더컷이 발생하도록 식각한다.
다음 감광막 패턴(PR1)을 도핑 마스크로 P형 도전형 불순물 이온을 고농도로 도핑하여 구동부(B)의 소스 영역(153b), 드레인 영역(155b) 및 채널 영역(154b)을 가지는 반도체층(150b)을 완성한다. 여기서 절연막(401)을 함께 제거한 경우 이후의 N형의 고농도 도핑 영역에서와 같이 저에너지로 이온 도핑을 실시할 수 있다. 절연막(401)을 함께 제거하는 경우 게이트 전극(204b)과 동일한 평면 패턴을 가진다.
다음 도 8a 내지 도 8c에 도시한 바와 같이, 제1 감광막 패턴(PR1)을 제거한 다음 제2 감광막 패턴(PR2)을 형성한다. 이때, 제2 감광막 패턴(PR2)은 구동부(B)를 덮어 보호하고 있다.
제2 감광막 패턴(PR2)을 마스크로 화소부(A)의 도전막을 식각하여 게이트 전극(124a)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다. 이때 상부 도전막(205)과 하부 도전막(204)의 식각 선택비 차이로 게이트 전극(124a), 게이트선(121a) 및 유지 전극(133)의 상부막과 하부막은 단차지게 형성하는데, 상부막이 제2 감광막 패턴(PR2)의 하부까지 식각되어 언더컷이 발생하도록 형성한다.
이후 연속해서 절연막(401)을 식각하여 게이트 전극(124a) 및 유지 전극(133) 하부의 반도체층(150a)의 일부가 드러나도록 게이트 절연층(140)을 형성한다.
그리고 제2 감광막 패턴(PR2) 또는 게이트 전극(124a) 및 유지 전극(133)을 도핑 마스크로 반도체층(150a)의 10~15eV의 저에너지로 N형 도전형 불순물 이온을 고농도로 도핑하여 화소부(A) 반도체층(150a)에 소스 영역(153a), 드레인 영역(155a) 및 채널 영역(154a)을 형성하여 반도체층(150a)을 완성한다.
반도체층(150a)이 노출되어 있어 저에너지로 고농도 불순물 영역을 형성할 수 있으므로, 도핑 장치를 가속하여 고에너지로 만드는 시간을 감소시킬 수 있어 공정 시간을 최소화할 수 있다. 또한, 저에너지로 도핑하면 고에너지로 도핑할 때보다 불순물 이온이 반도체층(150a)에 고르게 분포하여 소자의 신뢰성이 증가한다.
다음 도 9에 도시한 바와 같이, 제2 감괌막 패턴(PR2)을 제거한 후 상부 게이트 전극의 상부 도전막(205a)을 마스크로 N형 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다. 그런 다음 열화성화로 반도체층(150a, 150b)의 불순물 이온을 활성화시킨다. 이때 불순물 이온이 종래보다 반도체층에 고르게 분포하므로 450~500℃의 로열처리 만으로 반도체층(150a, 150b)의 불순물 이온을 활성화시킬 수 있다.
그리고 저농도 도핑 영역(152)이 게이트 전극(204a) 아래에 위치하여 졍션(junction)에 유도되는 측면 스트레스를 완화시켜 핫캐리어(hot carrier)에 의한 손상을 감소시킬 수 있다.
도 10a 내지 도 10c에 도시한 바와 같이, 감광막 패턴(PR2)을 제거한 후 화소 영역의 게이트 전극(124a) 및 구동부의 게이트 전극(124b)을 포함하는 기판(110) 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이때, 제1 층간 절연막(601)은 산화 규소 또는 질화 규소 등으로 형성할 수 있다.
이어 제1 층간 절연막(601)에 사진 식각 방법으로 N형 소스 영역(153a)과 드레인 영역(155a)을 노출하는 제1 접촉구(161) 및 제2 접촉구(162) 및 P형 소스 영역(153b)과 드레인 영역(155b)을 노출하는 제3 접촉구(163) 및 제4 접촉구(164)를 형성한다.
그런 다음, 제1 접촉구(161), 제2 접촉구(162), 제3 접촉구(163) 및 제4 접촉구(164) 내부를 포함하여 제1 층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 화소부(A)의 소스 전극(173a)을 가지는 데이터선(171a)과 드레인 전극(175a) 및 구동부의 소스 전극(173b)과 드레인 전극(175b)을 형성한다. 화소부(A)의 데이터선(171a)은 제1 접촉구(161)를 통해 N형 소스 영역(153a)과 연결하고, 드레인 전극(175a)은 제2 접촉구(162)를 통해 N형 드레인 영역(155a)과 연결한다. 또한 구동부(B)의 소스 전극(173b)은 제3 접촉구(163)를 통해 P형 소스 영역(153b)과 연결하고, 드레인 전극(175b)은 제4 접촉구(164)를 통해 P형 드레인 영역(155b)과 연결한다.
도 11a 내지 도 11c에 도시한 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b) 위에 제2 층간 절연막(602)을 형성한 후, 사진 식각 공정으로 식각하여 제5 접촉구(165)를 형성한다.
그리고 도 2 내지 도 5에 도시한 바와 같이, 제5 접촉구(165) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제5 접촉구(165)를 통해 화소 영역의 드레인 전극(175a)과 연결한다.
[제2 실시예]
도 12는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 13은 도 12의 절단선 XIII-XIII'-XIII"선에 대한 단면도이다.
실시예2 에서는 동일 물질로 데이터 연결부(171b)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171b)를 반도체층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(161, 162)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.
좀더 구체적으로 설명하면 도 12 및 도 13에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)이 형성되어 있다. 차단막 위에는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(153), 드레인 영역(155) 및 이들 사이에 형성되어 있으며 진성 반도체(intrinsic semiconductor)로 이루어지는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 그리고 반도체층(150)의 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 도전형 불순물이 소스 및 드레인 영역보다 저농도로 도핑되어 있다.
반도체층(150)을 포함하여 기판(110) 위에는 게이트 절연층(140)이 형성되어 있다. 게이트 절연층(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 세로 방향으로 연장되어 반도체층(150)과 일부 중첩되며, 반도체층(150)과 중첩된 게이트선(121)의 일부분은 게이트 전극(124)으로 사용된다.
게이트선(121)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성할 수 있다.
또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 반도체층 (150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 반도체층 (150)은 유지 전극 영역(157)이 된다.
그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171a)이 형성되어 있다. 데이터 금속편(171a)은 인접한 두 게이트선(121) 사이에 게이트선(121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171a)은 외부회로(도시하지 않음)으로부터 화상 신호를 인가받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171a)의 한쪽 끝부분을 확대 형성할 수 있다.
여기서 게이트 절연층(140)은 게이트 전극(124), 게이트선(121), 유지 전극(133), 유지 전극선(131) 및 데이터 금속편(171a)과 동일한 평면 패턴을 가진다. 그리고 이들(124,121, 133, 131, 171a)은 상부 도전막(204b, 201b, 303b, 301b, 701b)과 하부 도전막(204a, 201a, 303a, 301a, 701a)으로 이루어진다.
게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.
층간 절연막(160) 위에는 데이터 연결부(171b), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(171b)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.
데이터 금속편(171a)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결되어 있으며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(171b)에 의하 여 분리되어 있는 데이터 금속편(171a)들이 게이트선(121) 및 유지 전극선(131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(162)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(164)를 통해 각각 게이트선(121) 및 데이터 금속편(171a)의 한쪽 끝부분과 연결되어 있다.
접촉 보조 부재(82)는 데이터선(171a)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 특히, 구동 회로를 표시 영역의 박막 트랜지스터와 함께 형성할 경우에는 형성하지 않는다.
이상 기술한 본 발명의 제2 실시예 따른 박막트랜지스터 표시판을 제조하는 방법을 도 14a 내지 도 17b와 함께 기 설명한 도 12 및 도 13을 참조하여 상세히 설명한다.
도 14a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 14b는 도 14a의 XIVb-XIVb'-XIVb"선을 따라 자른 단면도이고, 도 15a 는 도 14a의 다음 단계에서의 배치도이고, 도 15b는 도 15a의 XVb-XVb'-XVb선을 따라 자른 단면도이고, 도 16은 도 15b의 다음 단계에서의 단면도이고, 도 17a는 도 16의 다음 단계에서의 배치도이고, 도 17b는 도 17a의 XVIIb-XVIIb'-XVIIb선을 따라 자른 단면도이다.
먼저, 도 14a 및 도 14b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또 는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그리고, 차단층(111) 위에 비정질 규소막을 형성한다. 이후 SLS, 로열처리, ELA 등의 방법으로 비정질 규소막을 결정화하여 다결정 규소막을 형성한다. 다음 다결정 규소막을 패터닝하여 반도체층(150)을 형성한다.
이어, 도 15a 및 도 15b에 도시한 바와 같이, 반도체층(150) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 절연막(401)을 형성한다.
이어, 절연막(401) 위에 스퍼터링 등의 방법으로 하부막(104)과 상부막(105)을 저층한다. 이때 하부막(104)과 상부막(105)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전 물질을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 여기서, 하부막(204)과 상부막(205)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
이후 도전막(205) 위에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 마스크로 상부 도전막(205)과 하부 도전막(104)을 차례로 식각하여 게이트 전극(124), 게이트선(121), 유지 전극(133), 유지 전극선(131) 및 데이터 금속편(171a)을 형성한다. 이때 감광막 패턴의 하부까지 식각되어 언더컷이 발생하도록 식각한다.
이후 연속해서 절연막(401)을 식각하여 하부의 반도체층(150)을 노출하는 게 이트 절연층(140)을 형성한다.
그리고 감광막 패턴(PR)을 마스크로 반도체층(150a)에 10~15eV의 저에너지로 N형 도전형 불순물 이온을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 형성한다. 또한, 반도체층(150)과 유지 전극선(131, 133)의 길이 및 폭의 차이 때문에 유지 전극선(131, 133) 바깥에 노출되는 반도체층(150P)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.
반도체층(150)이 노출되어 있어 저에너지로 고농도 불순물 영역을 형성할 수 있으므로, 고에너지로 고농도 불순물 영역을 형성할 때보다 도핑 시간을 감소시킬 수 있다. 또한, 저에너지로 도핑하면 고에너지로 도핑할 때보다 불순물 이온이 반도체층(150)에 고르게 분포하여 소자의 신뢰성이 증가한다.
다음 도 16에 도시한 바와 같이, 감괌막 패턴(PR)을 제거한 후 상부 게이트 전극(205)을 마스크로 N형 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(152)을 포함하는 반도체층(150)을 완성한다. 그런 다음 열화성화로 반도체층(150)의 불순물 이온을 활성화시킨다. 이때 불순물 이온이 종래보다 반도체층에 고르게 분포하므로 450~500℃의 로열처리 만으로 반도체층(150a, 150b)의 불순물 이온을 활성화시킬 수 있다.
그리고 저농도 도핑 영역(152)이 게이트 전극(204a) 아래에 위치하여 졍션(junction)에 유도되는 측면 스트레스를 완화시켜 핫캐리어(hot carrier)에 의한 손상을 감소시킬 수 있다.
도 17a 및 도 17b에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다.
이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(161), 드레인 영역(155)을 노출하는 제2 접촉구(162), 데이터 금속편(171a)을 노출하는 제3 접촉구(163), 데이터 금속편(171a)의 한쪽 끝부분을 노출하는 제4 접촉구(164)를 형성한다.
감광성을 가지는 유기 물질로 층간 절연막을 형성하는 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
도 12 및 도 13에 도시한 바와 같이, 제1 내지 제4 접촉구(161~164) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(171b) 및 화소 전극(190), 접촉 보조 부재(82)를 형성한다.
여기서 데이터 금속편(171a)은 제3 접촉구(163)를 통해 데이터 연결부(171b)와 연결하며, 데이터 연결부(171b)는 제1 접촉구(161)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(162)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재는(82)는 제4 접촉구(164)를 통해 데이터 금속편(171a)과 연결한다.
이때 층간 절연막(160)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전 극(190)을 게이트선 및 데이터 금속편과 중첩하여 화소 영역의 개구율을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 본 발명에서와 같이 저에너지로 고농도 도핑 영역을 형성하면 도핑 시간을 감소시켜 생산성을 향상시킬 수 있으며, 고농도 도핑 영역의 이온을 고르게 분포할 수 있어 소자의 신뢰성이 향상된다.

Claims (7)

  1. 절연 기판 위에 반도체층을 형성하는 단계,
    상기 반도체층을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 도전막 및 제2 도전막을 차례로 적층하는 단계,
    상기 제2 도전막 위에 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 상기 제2 도전막, 제1 도전막을 식각하되 상기 제2 도전막을 언더컷이 발생하도록 식각하여 상기 반도체층과 일부 중첩하는 게이트 전극 및 상기 게이트 전극과 연결되어 있는 게이트선을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 절연막을 식각하는 단계,
    상기 감광막 패턴을 마스크로 상기 반도체층의 소정 영역에 도전형 불순물 이온을 저에너지로 도핑하여 소스 및 드레인 영역을 형성하고 채널 영역을 정의하는 단계,
    상기 감광막 패턴을 제거한 후 상기 게이트 전극의 상부 도전막을 도핑 마스크로 상기 반도체층의 소정 영역에 도전형 불순물 이온을 도핑하여 상기 제2 도전막으로 가리지 않는 상기 제1 도전막의 아래에 저농도 도핑 영역을 형성하는 단계,
    상기 게이트 전극, 게이트선 및 반도체층을 덮는 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 절연 기판 위에 반도체층을 형성하는 단계,
    상기 반도체층을 덮는 절연막,
    상기 게이트 절연막 위에 제1 도전막, 상기 제1 도전막보다 식각속도가 빠른 제2 도전막을 적층하는 단계,
    상기 제2 도전막 위에 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 상기 제2 도전막, 제1 도전막을 식각하되 상기 제2 도전막을 언더컷이 발생하도록 식각하여 상기 반도체층과 일부 중첩하는 게이트 전극, 상기 게이트 전극과 연결되어 있는 게이트선 및 상기 게이트선 사이에 형성되며 상기 게이트선과 일정거리 떨어지도록 데이터 금속편을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 절연막을 식각하여 게이트 절연층을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 반도체층의 소정 영역에 도전형 불순물 이온을 저에너지로 도핑하여 소스 및 드레인 영역을 형성하는 단계,
    상기 감광막 패턴을 제거한 후 상기 게이트 전극의 상부 도전막을 마스크로 상기 반도체층의 소정 영역에 도전형 불순물 이온을 도핑하여 저농도 도핑 영역을 형성하는 단계,
    상기 게이트선 및 데이터 금속편을 덮는 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 소스 영역 및 상기 데이터 금속편과 연결되는 데이터 연결부, 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 저농도 도핑 영역은 상기 제1 도전막 아래에 형성되며 상기 제1 도전막과 상기 제2 도전막의 폭 차이만큼 형성되는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항 또는 제2항에서,
    상기 저에너지는 10~15KeV인 박막 트랜지스터 표시판의 제조 방법.
  5. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, 도전형 불순물이 도핑되어 있는 소스 영역 및 드레인 영역, 불순물이 도핑되지 않은 채널 영역 및 도전형 불순물이 도핑되어 있으며 상기 소스 영역과 채널 영역 사이, 상기 드레인 영역과 상기 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 가지는 반도체층,
    상기 반도체층의 채널 및 저농도 도핑 영역과 위에 형성되어 있는 게이트 절연층,
    상기 게이트 절연층 위에 상기 게이트 절연층과 동일한 평면 패턴으로 형성되 며 상기 채널 및 저농도 도핑 영역과 일부분이 중첩하는 게이트 전극 및 게이트 선,
    상기 게이트 전극 및 게이트선을 덮는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 형성되어 있으며 상기 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선,
    상기 제1 층간 절연막 위에 형성되며 상기 드레인 영역과 전기적으로 연결되는 드레인 전극,
    상기 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막,
    상기 제2 층간 절연막 위에 형성되며 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고,
    상기 게이트선 및 게이트 전극은 상기 저농도 도핑 영역과 채널 영역의 폭만큼 다른 폭을 가지는 제1 도전막과 제2 도전막을 포함하는 박막 트랜지스터 표시판.
  6. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, 도전형 불순물이 도핑되어 있는 소스 영역 및 드레인 영역, 불순물이 도핑되지 않은 채널 영역 및 도전형 불순물이 도핑되어 있으며 상기 소스 영역과 채널 영역 사이, 상기 드레인 영역과 상기 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 가지는 반도체층,
    상기 반도체층의 채널 및 저농도 도핑 영역과 위에 형성되어 있는 게이트 절 연층,
    상기 게이트 절연층 위에 상기 게이트 절연층과 동일한 평면 패턴으로 형성되며 상기 채널 및 저농도 도핑 영역과 일부분이 중첩하는 게이트 전극 및 게이트 선,
    이웃하는 상기 게이트선 사이에 일정거리 떨어져 위치하며 상기 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편,
    상기 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되며 상기 게이트선과 교차하여 상기 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부,
    상기 층간 절연막 위에 형성되며 접촉구를 통해 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하고,
    상기 게이트선, 게이트 전극 및 데이터 금속편은 상기 저농도 도핑 영역과 채널 영역의 폭만큼 다른 폭을 가지는 제1 도전막 및 제2 도전막으로 이루어지는 박막 트랜지스터 표시판.
  7. 제5항 또는 제6항에서,
    상기 제1 도전막은 크롬으로 형성되어 있고, 상기 제2 도전막은 알루미늄으로 형성되어 있는 박막 트랜지스터 표시판.
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CN112368852A (zh) * 2018-06-01 2021-02-12 弗莱克因艾伯勒有限公司 晶体管阵列

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