KR100848101B1 - 박막 트랜지스터 어레이 기판 및 그의 제조 방법 - Google Patents

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Abstract

먼저, 기판의 상부에 도전 물질을 적층하고 패터닝하여 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 가로 방향의 게이트 배선을 형성한다. 다음, 게이트 절연막을 질화 규소를 적층하여 형성하고, 그 상부에 비정질 규소층을 적층하고 레이저를 조사하여 비정질 규소층을 다결정 규소층으로 결정화한다. 이어, 다결정 규소의 반도체층 상부에 저항성 접촉층을 적층한 다음, 반도체층과 저항성 접촉층을 패터닝한다. 이어, 도전 물질을 적층하고 패터닝하여 게이트선과 교차하는 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성한다. 이어, 질화 규소 또는 유기 물질을 적층하여 보호막을 형성하고 건식 식각으로 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드를 각각 드러내는 접촉 구멍을 형성한다. 이어, 투명 도전 물질 또는 반사 도전 물질을 적층하고 패터닝하여 드레인 전극, 게이트 패드 및 데이터 패드와 각각 전기적으로 연결되는 화소 전극, 보조 게이트 패드 및 보조 데이터 패드를 형성한다.
비정질규소, 다결정규소, 박막트랜지스터, 채널부

Description

박막 트랜지스터 어레이 기판 및 그의 제조 방법{A THIN FILM TRANSISTOR ARRAY SUBSTRATE INCLUDING THE WIRING, AND A METHOD FOR MANUFACTURING THE SUBSTRATE}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 배치도이고,
도 2는 도 1에 도시한 박막 트랜지스터 기판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,
도 3b는 도 3a에서 IIIb-IIIb' 선을 따라 절단한 단면도이고,
도 4는 도 3a에서 IIIb-IIIb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고,
도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4의 다음 단계를 도시한 단면도이고,
도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다음 단계를 도시한 단면도이고,
도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 6b의 다음 단계를 도시한 단면도이고,
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 배치도이고,
도 9 및 도 10은 도 8에 도시한 박막 트랜지스터 기판을 IX-IX' 선 및 X-X'선을 따라 잘라 도시한 단면도이고,
도 11a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 11b 및 11c는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도이며,
도 12a 및 12b는 각각 도 11a에서 XIb-XIb' 선 및 XIc-XIc' 선을 따라 잘라 도시한 단면도로서, 도 11b 및 도 11c 다음 단계에서의 단면도이고,
도 13a는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 13b 및 13c는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도이며,
도 14a, 15a, 16a와 도 14b, 15b, 16b는 각각 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 13b 및 13c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 17a 및 도 17b는 도 13a에서 XIIIb-XIIIb' 선 및 XIIIc-XIIIc' 선을 따라 잘라 도시한 단면도로서 도 16a 및 16b 다음 단계들을 공정 순서에 따라 도시한 단면도이고,
도 18a는 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 18b 및 18c는 각각 도 18a에서 XVIIIb-XVIIIb' 선 및 XVIIIc-XVIIIc' 선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체층으로 다결정 규소를 사용하는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
현재 널리 사용되고 있는 평판 표시 장치 중의 하나로서 액정 표시 장치는 전기장을 생성하는 다수의 전극이 형성되어 있는 두 장의 기판과 두 기판 사이에 주입되어 있는 액정층, 각각의 기판의 바깥 면에 부착되어 빛을 편광시키는 두 장의 편광판으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다. 이는 액정이 갖는 여러 가지 성질 중에서 전압을 가하면 분자의 배열이 변하는 성질을 이용한 것인데, 빛의 투과 또는 반사를 이용하는 액정 표시 장치에서 액정은 자체 발광을 하지 않아 자체적으로 또는 외부적으로 광원이 필요하다.
이때, 박막 트랜지스터 어레이 기판(thin firm transistor array panel)은 액정 표시 장치에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 어레이 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터를 통하여 배선과 연결되어 화상을 표시하는데 사용하는 화소 전극을 포함한다.
이때, 박막 트랜지스터는 비정질 규소 또는 다결정 규소로 이루어진 반도체층을 가지며, 게이트 전극과 반도체층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 이때, 비정질 규소 박막 트랜지스터 기판의 경우에는 게이트 절연막을 중심으로 게이트 전극이 반도체층의 하부에 위치하는 바텀 게이트 방식이 주로 이용되며, 다결정 규소 박막 트랜지스터 기판의 경우에는 게이트 절연막을 중심으로 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용되며, 이들 모두 박막 트랜지스터의 채널부는 반도체층과 게이트 절연막의 계면에 형성된다.
하지만, 높은 전자 이동도를 확보할 수 있는 다결정 규소 박막 트랜지스터를 탑 게이트 방식으로 제조하는 방법에서는 반도체층을 다결정 규소층으로 결정화 한 다음 그 위에 게이트 절연막을 적층하여, 제조 공정시 반도체층의 채널부가 외부로 노출되는 경우가 발생하여 박막 트랜지스터의 특성을 균일하게 확보하기 어렵다는 단점을 가지고 있다.
한편, 액정 표시 장치를 제조 방법 중에서, 박막 트랜지스터가 형성되어 있 는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이다. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 특성을 균일하게 확보할 수 있는 다결정 규소 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 과제는 박막 트랜지스터 어레이 기판의 제조 방법을 단순화하는 것이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 게이트 절연막과 비정질 규소층을 차례로 적층하고 비정질 규소층을 결정화하여 다결정 규소층으로 형성한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법에서는 우선, 기판의 상부에 도전 물질을 적층하고 패터닝하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하고, 그 상부에 게이트 배선을 덮는 게이트 절연막을 적층한다. 이어, 게이트 절연막 상부에 비정질 규소층을 형성하고, 게이트 절연막 또는 반도체층 상부에 도전 물질을 적층하고 패터닝하여 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이어, 비정질 규소층을 다결정 규소층으로 결정화하는데, 이는 데이터 배선 형성 단계 이전에 실시하거나 데이터 배선 형성 단계 이후에 실시할 수 있다.
여기서, 데이터 배선과 연결되는 화소 전극을 형성하는 단계와 데이터 배선 과 화소 전극 사이에 보호막을 형성하는 단계를 더 포함할 수 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금 등과 같이 저저항을 가지는 단일막 또는 이를 포함하는 다층막으로 이루어져 있는 게 이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(121), 게이트선(121)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(125) 및 게이트선(121)에 연결되어 있는 박막 트랜지스터의 게이트 전극(123)을 포함한다. 여기서, 게이트 배선(121. 125. 123)이 다층막인 경우에는 다른 물질과 접촉 특성이 우수한 패드용 물질을 포함할 수 있다.
기판(110) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 게이트 배선(121, 125, 123)을 덮고 있다.
게이트 전극(125)의 게이트 절연막(140) 상부에는 다결정 규소의 반도체로 이루어진 반도체층(150)이 형성되어 있으며, 반도체층(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(163, 165)이 각각 형성되어 있다.
저항 접촉층(163, 165) 및 게이트 절연막(140) 위에는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금 등과 같이 저저항을 가지는 단일막 또는 이를 포함하는 다층막으로 이루어진 데이터 배선(171, 173, 175, 179)이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 게이트선(121)과 교차하여 화소를 정의하는 데이터선(171), 데이터선(171)의 분지이며 저항 접촉층(163)의 상부까지 연장되어 있는 소스 전극(173), 데이터선(171)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(179), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대쪽 저항 접촉층(165) 상부에 형성되어 있는 드레인 전극(175)을 포함한다. 또한, 데이터 배선은 유지 용량을 향상시키기 위해 게이트선(121)과 중첩되어 있는 유기 축전기용 도전체 패턴(177)을 포함할 수 있다.
데이터 배선(171, 173, 175, 177, 179) 및 이들이 가리지 않는 반도체층(150) 상부에는 산화 규소 또는 질화 규소 또는 유기 물질로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175), 유기 축전기용 도전체 패턴(177) 및 데이터 패드(179)를 각각 드러내는 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트 패드(125)를 드러내는 접촉 구멍(182)이 형성되어 있다.
보호막(180) 상부에는 접촉 구멍(185, 187)을 통하여 유지 축전기용 도전체 패턴(177) 및 드레인 전극(175)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(190)이 형성되어 있다. 또한, 층간 절연막(180) 위에는 접촉 구멍(182, 189)을 통하여 각각 게이트 패드(125) 및 데이터 패드(179)와 연결되어 있는 보조 게이트 패드(92) 및 보조 데이터 패드(97)가 형성되어 있다. 여기서, 화소 전극(190)과 보조 게이트 및 데이터 패드(92, 97)는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어져 있다. 하지만, 반사형의 액정 표시 장치인 경우에 화소 전극(190)은 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금 등과 같이 반사도를 가지는 도전 물질로 이루어질 수도 있으며, 반투과형인 경우에 화소 전극은 반사도를 가지는 도전 물질의 반사막과 투명한 도전 물질의 투명 전극으로 이루어질 수 있다. 반사형 또는 반투과형인 경우에 화소 전극에 요철 패턴을 유도하여 반사 전극의 반사율을 극대화하기 위해 보호막(180)의 표면은 요철 패턴을 가지는 것이 바람직하다.
여기서, 화소 전극(190)과 연결된 유지 축전기용 도전체 패턴(177)은 게이트선(121)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(121, 125, 123)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다.
먼저, 도 3a 및 3b에 도시한 바와 같이, 절연 기판(110)에 위에 저저항을 가지는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금으로 이루어진 단일막 또는 이러한 단일막을 포함하며 크롬, 몰리브덴, 몰리브덴 합금, 티타늄 또는 탄탈륨 등과 같이 다른 물질과 접촉 특성이 우수한 도전 물질을 포함하는 다층막을 적층하고 패터닝하여 게이트선(121), 게이트 전극(123) 및 게이트 패드(125)를 포함하는 가로 방향의 게이트 배선을 형성한다.
다음, 도 4에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140)과 비정질 규소로 이루어진 반도체층(150)을 차례로 적층하고, 반도체층(150)에 레이저를 조사하여 비정질 규소를 다결정 규소로 결정화한다.
이어, 반도체층(150)의 상부에 도핑된 비정질 규소층(160)을 적층하고 마스 크를 이용한 패터닝 공정으로 반도체층(150)과 도핑된 비정질 규소층(160)을 패터닝하여 게이트 전극(125)과 마주하는 게이트 절연막(140) 상부에 반도체층(150)과 저항 접촉층(160)을 형성한다.
이때, 도핑된 비정질 규소층(160)이 p형 박막 트랜지스터 영역에 위치하는 경우에는 감광막 패턴을 사용하는 사진 식각 공정으로 p형 불순물이 도핑된 비정질 규소층(160)만을 남기고, n 형 박막 트랜지스터 영역에 위치하는 경우에는 다른 감광막을 사용하는 사진 식각 공정으로 n형 불순물이 주입되어 있는 비정질 규소층(160)만을 남긴다. n형 및 p형 박막 트랜지스터 영역의 형성 공정은 순서가 바뀌어도 무방하다.
다음, 도 6a 내지 도 6b에 도시한 바와 같이, 기판(110)의 상부에 저저항을 가지는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금으로 이루어진 단일막 또는 이러한 단일막을 포함하며 크롬, 몰리브덴, 몰리브덴 합금, 티타늄 또는 탄탈륨 등과 같이 다른 물질과 접촉 특성이 우수한 도전 물질을 포함하는 다층막을 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(121)과 교차하는 데이터선(171), 데이터선(171)과 연결되어 게이트 전극(123) 상부까지 연장되어 있는 소스 전극(173), 데이터선(171)은 한쪽 끝에 연결되어 있는 데이터 패드(179), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)을 중심으로 소스 전극(173)과 마주하는 드레인 전극(175) 및 게이트선(121)과 중첩하는 유지 축전기용 도전체 패턴(177)을 포함하는 데이터 배선을 형성한다.
이어, 데이터 배선(171, 173, 175, 177, 170)으로 가리지 않는 도핑된 비정 질 규소층 패턴(160)을 식각하여 게이트 전극(123)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(163, 165) 사이의 반도체층 패턴(150)을 노출시킨다. 이어, 노출된 반도체층(150)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
이어, 도 7a 및 도 7b에서 보는 바와 같이, 질화 규소 또는 산화 규소 또는 낮은 유전율을 가지는 유기 물질 등의 절연 물질을 적층하여 보호막(180)을 형성한다. 이어, 감광막 패턴을 이용한 사진 식각 공정으로 게이트 절연막(140)과 함께 건식 식각으로 패터닝하여, 게이트 패드(125), 드레인 전극(175), 유지 축전기용 도전체 패턴(177) 및 데이터 패드(179)를 드러내는 접촉 구멍(183, 185, 187, 189)을 형성한다.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177)과 연결되는 화소 전극(190)과 접촉 구멍(182, 189)을 통하여 게이트 패드(125) 및 데이터 패드(179)와 각각 연결되는 보조 게이트 패드(92) 및 보조 데이터 패드(97)를 각각 형성한다.
이러한 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에서는 게이트 절연막(140)을 적층한 다음 차례로 반도체층(150)을 적층함으로써 게이트 절연막(140)과 반도체층(150) 사이의 계면에 형성되는 박막 트랜지스터의 채널부가 제조 공정시 외부 환경에 노출되지 않아 박막 트랜지스터의 채널부 특성을 균일하게 확보할 수 있다.
이러한 방법은 앞에서 설명한 바와 같이, 반도체층과 데이터 배선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 제조 방법에 본 발명의 실시예를 적용하여 설명하였지만, 제조 비용을 최소화하기 위하여 반도체층과 데이터 배선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 8 내지 도 10을 참고로 하여 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 9 및 도 10은 각각 도 8에 도시한 박막 트랜지스터 기판을 IX-IX' 선 및 X-X' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(110) 위에 저저항의 도전 물질로 이루어진 도전막을 포함하는 게이트선(121), 게이트 패드(125) 및 게이트 전극(123)을 포함하는 게이트 배선이 형성되어 있다. 그리고, 게이트 배선은 기판(110) 상부에 게이트선(121)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극(131)을 포함한다. 유지 전극(131)은 후술할 화소 전극(190)과 연결된 유지 축전기용 도전체 패턴(177)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(121, 125, 123, 28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 게이트 배선(121, 125, 123, 28)을 덮고 있다.
게이트 절연막(140) 위에는 다결정 규소로 이루어진 반도체 패턴(152, 157)이 형성되어 있으며, 반도체 패턴(152, 157) 위에는 인(P) 따위의 n형 또는 p형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(163, 165, 167)이 형성되어 있다.
저항성 접촉층 패턴(163, 165, 167) 위에는 제1 실시예와 같이 저저항을 가지는 도전 물질로 이루어진 도전막을 포함하는 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(171), 데이터선(171)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(179), 그리고 데이터선(171)의 분지인 박막 트랜지스터의 소스 전극(173)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(171, 179, 173)와 분리되어 있으며 게이트 전극(123) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(173)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(175)과 유지 전극(131) 위에 위치하고 있는 유지 축전기용 도전체 패턴(177)도 포함한다. 유지 전극(131)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(177) 또한 형성하지 않는다.
데이터 배선(171, 173, 175, 177, 179)은 알루미늄 또는 알루미늄 합금 또는 크롬 또는 몰리브덴 또는 몰리브덴 합금 또는 탄탈륨 또는 티타늄으로 이루어진 도전막을 포함할 수 있다.
접촉층 패턴(163, 165, 167)은 그 하부의 반도체 패턴(152, 157)과 그 상부의 데이터 배선(171, 173, 175, 177, 179)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(171, 173, 175, 177, 179)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(163)은 데이터선부(171, 179, 173)와 동일하고, 드레인 전극용 중간층 패턴(163)은 드레인 전극(173)과 동일하며, 유지 축전기용 중간층 패턴(167)은 유지 축전기용 도전체 패턴(177)과 동일하다.
한편, 반도체 패턴(15, 157)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(171, 173, 175, 177, 179) 및 저항성 접촉층 패턴(163, 165, 167)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(157)과 유지 축전기용 도전체 패턴(177) 및 유지 축전기용 접촉층 패턴(167)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(152)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(171, 179, 173), 특히 소스 전극(173)과 드레인 전극(175)이 분리되어 있고 데이터선부 중간층(163)과 드레인 전극용 접촉층 패턴(165)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(152)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(171, 173, 175, 177, 179) 및 데이터 배선으로 가리지 않는 반도체층(152) 상부에는 질화 규소 또는 산화 규소 또는 낮은 유전율을 가지는 유기 물질로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)은 드레인 전극(175), 데이터 패드(179) 및 유지 축전기용 도전 체 패턴(177)을 드러내는 접촉구멍(185, 189, 187)을 가지고 있으며, 또한 게이트 절연막(140)과 함께 게이트 패드(125)를 드러내는 접촉 구멍(185)을 가지고 있다.
보호막(180) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(190)이 형성되어 있다. 화소 전극(190)은 ITO 또는 IZO 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(190)은 접촉 구멍(187)을 통하여 유지 축전기용 도전체 패턴(177)과도 연결되어 도전체 패턴(177)으로 화상 신호를 전달한다. 한편, 게이트 패드(125) 및 데이터 패드(179) 위에는 접촉 구멍(182, 189)을 통하여 각각 이들과 연결되는 보조 게이트 패드(92) 및 보조 데이터 패드(97)가 형성되어 있으며, 이들은 패드(125, 179)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 8 내지 도 10의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 어레이 기판을 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 11a 내지 도 18c를 참조하여 설명하기로 한다.
먼저, 도 11a 내지 11c에 도시한 바와 같이, 제1 실시예와 유사하게 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금의 도전 물질을 포함하는 도전막을 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(121), 게이트 패드(125), 게이트 전극(123) 및 유지 전극(131)을 포함하는 게이트 배선을 형성한다.
다음, 도 12a 및 12b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140), 도핑되지 않은 비정질 규소의 반도체층(150), 도핑된 비정질 규소의 중간층(160)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 1400 Å 내지 600 Å의 두께로 연속 증착한다. 이어, 도전체층(170)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(210)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 마스크를 통하여 감광막(210)에 빛을 조사한 후 현상하여 도 13b 및 13c에 도시한 바와 같이, 감광막 패턴(212, 214)을 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터 배선부(A), 즉 데이터 배선(171, 173, 175, 177, 179)이 형성될 부분에 위치한 제2 부분(212)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(214)의 두께와 데이터 배선부(A)에 남아 있는 감광막(212)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(214)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(214) 및 그 하부의 막들, 즉 도전체층(170), 중간층(160) 및 반도체층(150)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(170, 160, 150)이 모두 제거되어 게이트 절연막(140)이 드러나야 한다.
먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(170)을 제거하여 그 하부의 중간층(160)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(170)은 식각되고 감광막 패턴(212, 214)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(170)만을 식각하고 감광막 패턴(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체층(170)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 14a 및 도 14b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(178)과 유지 축전기용 도전체 패턴(177)만이 남고 기타 부분(B)의 도전체층(170)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(178, 177)은 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(171, 177, 173, 175, 179)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(212, 214)도 어느 정도의 두께로 식각된다.
이어, 도 15a 및 15b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(160) 및 그 하부의 반도체층(150)을 감광막의 제1 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(212, 214)과 중간층(160) 및 반도체층(150)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(212, 214)과 반도체층(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(212, 214)과 반도체층(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체층(150)과 중간층(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 15a 및 15b에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체 패턴(178)이 드러나고, 기타 부분(B)의 중간층(160) 및 반도체층(150)이 제거되어 그 하부의 게이트 절연막(140)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(212) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(152, 157)이 완성된다. 도면 부호 168과 167은 각각 소스/드레인용 도전체 패턴(178) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(177) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 16a 및 16b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(178) 및 그 하부의 소스/드레인용 중간층 패턴(168)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(178)과 중간층 패턴(168) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(178)에 대해서는 습식 식각으로, 중간층 패턴(168)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(178)과 중간층 패턴(168)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(152)의 두께를 조절하기가 쉽지 않기 때문이다. 중간층 패턴(168) 및 반도체 패턴(152)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2 의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(152)을 남길 수 있다. 이때, 도 16b에 도시한 것처럼 반도체 패턴(152)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(212)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(140)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(212)이 식각되어 그 하부의 데이터 배선(171, 173, 175, 177, 179)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터 배선(171, 173, 175, 177, 179)과 그 하부의 접촉층 패턴(163, 165, 167)이 완성된 다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(212)을 제거한다. 그러나, 제2 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(178)을 제거한 후 그 밑의 중간층 패턴(168)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이어, 도 17a 및 도 17b에서 보는 바와 같이, 레이저를 이용한 결정화 공정을 실시하여 드러난 반도체층(152)의 채널부(C)를 다결정 규소로 결정화한다.
이와 같이 하여 데이터 배선(171, 173, 175, 177, 179)을 형성하고 반도체층(152)의 채널부를 결정화한 후, 도 18a 내지 18c에 도시한 바와 같이 유기 절연 물질 또는 질화 규소 등을 증착하여 보호막(180)을 형성하고, 마스크를 이용하여 보호막(180)을 게이트 절연막(140)과 함께 식각하여 드레인 전극(175), 게이트 패드(125), 데이터 패드(179) 및 유지 축전기용 도전체 패턴(177)을 각각 드러내는 접촉 구멍(185, 182, 189, 187)을 형성한다.
마지막으로, 도 13 내지 도 15에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 IZO 또는 ITO를 증착하고 마스크를 사용하여 식각하여 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177)과 연결된 화소 전극(190), 게이트 패드(125)와 연결된 보조 게이트 패드(92) 및 데이터 패드(179)와 연결된 보조 데이터 패드(97)를 형성한다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(171, 173, 175, 177, 179)과 그 하부의 접촉층 패턴(163, 165, 167) 및 반도체 패턴(152, 157)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)이 분리하여 제조 공정을 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명에서는 게이트 절연막을 적층한 다음 비정질 규소층을 적층하고 결정화하여 반도체층을 형성하여 반도체층의 채널부가 제조 공정시 외부 환경에 노출되지 않도록 제조 공정을 바텀 게이트 방식으로 진행함으로써 박막 트랜지스터의 특성을 균일하게 확보할 수 있다.

Claims (6)

  1. 기판의 상부에 도전 물질을 적층하고 패터닝하여 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 기판 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 상부에 불순물이 도핑되지 않은 비정질 규소층을 형성하는 단계,
    상기 비정질 규소층을 결정화하여 다결정 규소로 이루어진 반도체층을 형성하는 단계,
    상기 반도체층 상부에 불순물이 도핑된 비정질 규소로 이루어진 저항성 접촉층을 형성하는 단계,
    상기 게이트 절연막 또는 반도체층 상부에 도전 물질을 적층하고 패터닝하여 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계
    를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제1항에서,
    상기 다결정 규소층 결정화 단계는 상기 데이터 배선 형성 단계 이전에 실시하는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 삭제
  4. 제2항에서,
    상기 데이터 배선과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제4항에서,
    상기 데이터 배선과 상기 화소 전극 사이에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 절연 기판 위에 형성되어 있으며, 게이트선, 상기 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선,
    상기 게이트 배선을 덮는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있으며, 불순물이 도핑되지 않은 다결정 규소를 포함하는 반도체층,
    상기 반도체층 위에 분리되어 형성되어 있으며 불순물이 도핑된 비정질 규소로 이루어지는 저항성 접촉층,
    상기 저항성 접촉층 위에 각각 형성되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선을 포함하는 데이터 배선,
    상기 반도체층을 덮는 보호막, 그리고
    상기 보호막 상부에 형성되어 있으며, 상기 보호막의 접촉 구멍을 통하여 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극
    을 더 포함하는 박막 트랜지스터 어레이 기판.
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