JP2000150888A - 薄膜トランジスタの形成方法及び薄膜トランジスタ - Google Patents
薄膜トランジスタの形成方法及び薄膜トランジスタInfo
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- JP2000150888A JP2000150888A JP10318218A JP31821898A JP2000150888A JP 2000150888 A JP2000150888 A JP 2000150888A JP 10318218 A JP10318218 A JP 10318218A JP 31821898 A JP31821898 A JP 31821898A JP 2000150888 A JP2000150888 A JP 2000150888A
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Abstract
(57)【要約】
【課題】 パネルサイズの大面積化や画素の高密度化に
よる画素部への書き込み不足の生じない液晶パネル用の
薄膜トランジスタを提供することを目的とする。 【解決手段】 半導体層領域に用いている非晶質シリコ
ン薄膜１０４をエキシマレーザー光１０５により多結晶
化することにより、移動度が２〜１０ｃｍ2／Ｖ・ｓ程
度の薄膜トランジスタを実現する。また、２００ｎｍ以
上の膜厚の非晶質シリコン薄膜を結晶化に関してはレー
ザーパルスの半値幅を１００ｎｓ以上で照射することで
実現している。
よる画素部への書き込み不足の生じない液晶パネル用の
薄膜トランジスタを提供することを目的とする。 【解決手段】 半導体層領域に用いている非晶質シリコ
ン薄膜１０４をエキシマレーザー光１０５により多結晶
化することにより、移動度が２〜１０ｃｍ2／Ｖ・ｓ程
度の薄膜トランジスタを実現する。また、２００ｎｍ以
上の膜厚の非晶質シリコン薄膜を結晶化に関してはレー
ザーパルスの半値幅を１００ｎｓ以上で照射することで
実現している。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に応用される薄膜トランジスタの形成方法とその方法に
より形成された薄膜トランジスタに関するものである。
に応用される薄膜トランジスタの形成方法とその方法に
より形成された薄膜トランジスタに関するものである。
【０００２】
【従来の技術】従来の薄膜トランジスタは、ゲート絶縁
膜と非晶質シリコン薄膜を堆積した後、続けて燐をドー
ピングした非晶質シリコン薄膜を堆積した状態で薄膜ト
ランジスタの形成を行っている。
膜と非晶質シリコン薄膜を堆積した後、続けて燐をドー
ピングした非晶質シリコン薄膜を堆積した状態で薄膜ト
ランジスタの形成を行っている。
【０００３】
【発明が解決しようとする課題】従来の非晶質シリコン
薄膜を半導体層領域に用いた薄膜トランジスタでは、ト
ランジスタの移動度が０．５〜１．０ｃｍ2／Ｖ・ｓ程
度であるため、最近のパネルサイズの大面積化や画素の
高密度化による画素部への書き込み不足などの課題が生
じている。
薄膜を半導体層領域に用いた薄膜トランジスタでは、ト
ランジスタの移動度が０．５〜１．０ｃｍ2／Ｖ・ｓ程
度であるため、最近のパネルサイズの大面積化や画素の
高密度化による画素部への書き込み不足などの課題が生
じている。
【０００４】また、レーザー光で非晶質シリコン薄膜を
結晶化する際に、レーザーパルスの半値幅が１０〜５０
ｎｓ程度であると、結晶化できる非晶質シリコン薄膜の
膜厚は、せいぜい１５０ｎｍ程度である。
結晶化する際に、レーザーパルスの半値幅が１０〜５０
ｎｓ程度であると、結晶化できる非晶質シリコン薄膜の
膜厚は、せいぜい１５０ｎｍ程度である。
【０００５】
【課題を解決するための手段】本発明は、半導体層領域
に用いている非晶質シリコン薄膜を、発振パルスの半値
幅が１００ｎｓ以上のレーザー光でアニールして多結晶
化することによりトランジスタの能力を高めるものであ
る。
に用いている非晶質シリコン薄膜を、発振パルスの半値
幅が１００ｎｓ以上のレーザー光でアニールして多結晶
化することによりトランジスタの能力を高めるものであ
る。
【０００６】その際に本発明では、駆動回路などは内蔵
せず画素トランジスタ部の特性の改善のみを行うため
に、移動度に関しても２〜１０ｃｍ2／Ｖ・ｓ程度を目
標とする。
せず画素トランジスタ部の特性の改善のみを行うため
に、移動度に関しても２〜１０ｃｍ2／Ｖ・ｓ程度を目
標とする。
【０００７】これにより、通常の非晶質シリコン薄膜ト
ランジスタのアレイプロセス工程にレーザーアニール工
程のみを追加することで特性の改善が可能となり大幅な
工程増加は避けている。
ランジスタのアレイプロセス工程にレーザーアニール工
程のみを追加することで特性の改善が可能となり大幅な
工程増加は避けている。
【０００８】また、２００ｎｍ以上の膜厚を有する非晶
質シリコン薄膜の結晶化に関しては、レーザーパルスの
半値幅を１００ｎｓ以上で照射することで実現可能とし
ている。
質シリコン薄膜の結晶化に関しては、レーザーパルスの
半値幅を１００ｎｓ以上で照射することで実現可能とし
ている。
【０００９】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の形成方法を具体的な実施の形態に基づいて説明する。
の形成方法を具体的な実施の形態に基づいて説明する。
【００１０】図１（ａ）〜（ｆ）はポリシリコン薄膜ト
ランジスタの形成工程を示す。図１（ａ）に示すよう
に、透光性絶縁基板としてのガラス基板１０１の上に金
属薄膜としてのゲート電極１０２を形成する。
ランジスタの形成工程を示す。図１（ａ）に示すよう
に、透光性絶縁基板としてのガラス基板１０１の上に金
属薄膜としてのゲート電極１０２を形成する。
【００１１】その際のゲート電極材料としては、Ｃｒ、
Ａｌ、Ａｌ系合金、ＭｏＷまたはＴａ等の１００〜４０
０ｎｍの膜厚を有する単層膜か、ＴｉとＡｌ、Ａｌ系合
金とＡｌ、ＭｏＷとＡｌ系合金等のトータルで２００〜
４００ｎｍの膜厚を有する多層膜で構成される。この
時、最上層にＡｌまたはＡｌ系合金がある場合、陽極酸
化法を用いてＡｌｘＯｙを形成してもよい。
Ａｌ、Ａｌ系合金、ＭｏＷまたはＴａ等の１００〜４０
０ｎｍの膜厚を有する単層膜か、ＴｉとＡｌ、Ａｌ系合
金とＡｌ、ＭｏＷとＡｌ系合金等のトータルで２００〜
４００ｎｍの膜厚を有する多層膜で構成される。この
時、最上層にＡｌまたはＡｌ系合金がある場合、陽極酸
化法を用いてＡｌｘＯｙを形成してもよい。
【００１２】続いて図１（ｂ）に示すように、ガラス基
板１０１とゲート電極１０２の上にゲート絶縁膜１０３
を形成する。ゲート絶縁膜１０３は、ＳｉＮｘ薄膜をプ
ラズマＣＶＤ装置で２００〜４００ｎｍ堆積する。その
際にＳｉＮｘを成膜する前にＳｉＯｘまたはＴａＯｘを
成膜してもよい。ＳｉＮｘを堆積した後には、大気に曝
されることなくプラズマＣＶＤ装置でａ−Ｓｉ：Ｈ１０
４を２００〜４００ｎｍ堆積する。
板１０１とゲート電極１０２の上にゲート絶縁膜１０３
を形成する。ゲート絶縁膜１０３は、ＳｉＮｘ薄膜をプ
ラズマＣＶＤ装置で２００〜４００ｎｍ堆積する。その
際にＳｉＮｘを成膜する前にＳｉＯｘまたはＴａＯｘを
成膜してもよい。ＳｉＮｘを堆積した後には、大気に曝
されることなくプラズマＣＶＤ装置でａ−Ｓｉ：Ｈ１０
４を２００〜４００ｎｍ堆積する。
【００１３】次に、図１（ｃ）に示すように、レーザー
パルスの半値幅が１００ｎｓ以上のエキシマレーザー光
１０５を照射してａ−Ｓｉ：Ｈ１０４を結晶化してｐ−
Ｓｉ１０６を形成する。
パルスの半値幅が１００ｎｓ以上のエキシマレーザー光
１０５を照射してａ−Ｓｉ：Ｈ１０４を結晶化してｐ−
Ｓｉ１０６を形成する。
【００１４】これは、レーザーパルスの半値幅が長くな
ることにより、ａ−Ｓｉ：Ｈ１０４の深さ方向にレーザ
ーのエネルギーが伝わりやすくなるためであり、これに
より、膜厚が２００ｎｍ以上のａ−Ｓｉ：Ｈであっても
十分な結晶化を行うことができる。
ることにより、ａ−Ｓｉ：Ｈ１０４の深さ方向にレーザ
ーのエネルギーが伝わりやすくなるためであり、これに
より、膜厚が２００ｎｍ以上のａ−Ｓｉ：Ｈであっても
十分な結晶化を行うことができる。
【００１５】また、ａ−Ｓｉ：Ｈが結晶化を始めるレー
ザーのエネルギー密度をＥ０ｍＪ／ｃｍ2とすると、結
晶化に用いるエネルギー密度は１．１Ｅ０〜１．５Ｅ０
ｍＪ／ｃｍ2とする。
ザーのエネルギー密度をＥ０ｍＪ／ｃｍ2とすると、結
晶化に用いるエネルギー密度は１．１Ｅ０〜１．５Ｅ０
ｍＪ／ｃｍ2とする。
【００１６】また、１度のレーザー光照射のみで結晶化
を行わずに、最初には１．１Ｅ０〜１．２Ｅ０の低いエ
ネルギー密度で照射を行った後に１．２Ｅ０〜１．５Ｅ
０のエネルギー密度で２回目の照射を行い結晶化を行っ
てもよい。
を行わずに、最初には１．１Ｅ０〜１．２Ｅ０の低いエ
ネルギー密度で照射を行った後に１．２Ｅ０〜１．５Ｅ
０のエネルギー密度で２回目の照射を行い結晶化を行っ
てもよい。
【００１７】続いて、燐をドープしたｎ＋ａ−Ｓｉ：Ｈ
１０７をプラズマＣＶＤ装置で堆積する。この時の膜厚
は３０〜１００ｎｍである。次に、ｎ＋ａ−Ｓｉ：Ｈ１
０７の上にレジストでパターンを形成して、ｎ＋ａ−Ｓ
ｉ：Ｈとｐ−Ｓｉを図１（ｄ）に示すように島化する。
１０７をプラズマＣＶＤ装置で堆積する。この時の膜厚
は３０〜１００ｎｍである。次に、ｎ＋ａ−Ｓｉ：Ｈ１
０７の上にレジストでパターンを形成して、ｎ＋ａ−Ｓ
ｉ：Ｈとｐ−Ｓｉを図１（ｄ）に示すように島化する。
【００１８】その上に図１（ｅ）に示すように、ソース
・ドレインメタル１０８をスパッタで堆積する。その際
の材料は、Ｔｉ、Ａｌ、Ａｌ系合金またはＭｏ等からな
り、構造は単層構造かまたは前記材料の組み合わせから
なる多層構造である。
・ドレインメタル１０８をスパッタで堆積する。その際
の材料は、Ｔｉ、Ａｌ、Ａｌ系合金またはＭｏ等からな
り、構造は単層構造かまたは前記材料の組み合わせから
なる多層構造である。
【００１９】続いて、図１（ｆ）に示すように、ソース
・ドレインメタル１０８の上にレジストでパターンを形
成して、ソース・ドレイン電極１０９に加工する。この
時、ゲート電極上のチャネル領域はｎ＋ａ−Ｓｉ：Ｈは
完全にエッチングするがｐ−Ｓｉは上層の５０〜１５０
ｎｍをエッチングするようにしてＳｉＮｘまでは到達し
ないようにする。
・ドレインメタル１０８の上にレジストでパターンを形
成して、ソース・ドレイン電極１０９に加工する。この
時、ゲート電極上のチャネル領域はｎ＋ａ−Ｓｉ：Ｈは
完全にエッチングするがｐ−Ｓｉは上層の５０〜１５０
ｎｍをエッチングするようにしてＳｉＮｘまでは到達し
ないようにする。
【００２０】以上の工程により、半導体層領域１１０を
有する逆スタガ型チャネルエッチタイプのポリシリコン
薄膜トランジスタが作製できる。このポリシリコン薄膜
トランジスタは通常の非晶質シリコン逆スタガ型チャネ
ルエッチタイプの薄膜トランジスタに比べて、工程とし
ては結晶化工程のみの増加で移動度が２〜１０ｃｍ2／
Ｖ・ｓの能力を有している。
有する逆スタガ型チャネルエッチタイプのポリシリコン
薄膜トランジスタが作製できる。このポリシリコン薄膜
トランジスタは通常の非晶質シリコン逆スタガ型チャネ
ルエッチタイプの薄膜トランジスタに比べて、工程とし
ては結晶化工程のみの増加で移動度が２〜１０ｃｍ2／
Ｖ・ｓの能力を有している。
【００２１】なお、１．１Ｅ０以上が必要な理由は、結
晶化を始めるよりは高エネルギーでないと多結晶シリコ
ンの形成ができないためであり、また、１．５Ｅ０以下
にする理由は、通常の駆動回路を組み込むような移動度
が１００程度の多結晶シリコンの形成には１．５Ｅ０を
越えるエネルギーが必要になるが、画素領域を形成する
ためには移動度が５０前後であるので１．５Ｅ０以下が
望ましい。
晶化を始めるよりは高エネルギーでないと多結晶シリコ
ンの形成ができないためであり、また、１．５Ｅ０以下
にする理由は、通常の駆動回路を組み込むような移動度
が１００程度の多結晶シリコンの形成には１．５Ｅ０を
越えるエネルギーが必要になるが、画素領域を形成する
ためには移動度が５０前後であるので１．５Ｅ０以下が
望ましい。
【００２２】
【発明の効果】以上のように本発明によると、膜厚が２
００ｎｍ以上の非晶質シリコン薄膜をレーザー光の照射
によるアニールによって充分に多結晶化した多結晶シリ
コン薄膜に変えることができ、この多結晶シリコン薄膜
を使用して形成した半導体層領域ヲ使用することによっ
て、大面積パネルや高密度パネルであっても画素部に十
分な書き込みを行い、良質な液晶パネルを作製すること
ができる。
００ｎｍ以上の非晶質シリコン薄膜をレーザー光の照射
によるアニールによって充分に多結晶化した多結晶シリ
コン薄膜に変えることができ、この多結晶シリコン薄膜
を使用して形成した半導体層領域ヲ使用することによっ
て、大面積パネルや高密度パネルであっても画素部に十
分な書き込みを行い、良質な液晶パネルを作製すること
ができる。
【図１】本発明の薄膜トランジスタの形成方法の工程図
１０１ ガラス基板 １０２ ゲート電極 １０３ ゲート絶縁膜 １０４ ａ−Ｓｉ：Ｈ（非晶質シリコン薄膜） １０５ エキシマレーザー光 １０６ ｐ−Ｓｉ（多結晶シリコン薄膜） １０７ ｎ＋ａ−Ｓｉ：Ｈ １０８ ソース・ドレインメタル １０９ ソース・ドレイン電極 １１０ 半導体層領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA02 BB07 DA02 DB03 FA00 JA01 JA10 5F110 AA30 CC07 EE03 EE04 EE06 EE14 EE33 FF03 FF30 GG02 GG13 GG15 GG24 GG32 GG45 HK09 HK16 HK25 HL03 HL04 HL06 HL11 HL23 PP03 QQ03 QQ09
Claims (6)
- 【請求項１】透光性絶縁基板の上に所定の形状に金属薄
膜を形成する工程と、 前記金属薄膜の上に絶縁性薄膜を堆積する工程と、 前記絶縁性薄膜の上に２００ｎｍ以上の膜厚に非晶質シ
リコン薄膜を堆積する工程と、 発振パルスの半値幅が１００ｎｓ以上のレーザー光で前
記非晶質シリコン薄膜をアニールして多結晶シリコン薄
膜とする工程と、 アニールして得られた多結晶シリコン薄膜を半導体層領
域としてトランジスタを形成する工程とを有する薄膜ト
ランジスタの形成方法。 - 【請求項２】絶縁性薄膜と非晶質シリコン薄膜が大気に
曝されることなく連続して堆積させる請求項１に記載の
薄膜トランジスタの形成方法。 - 【請求項３】レーザー光がエキシマレーザーである請求
項１または請求項２記載の薄膜トランジスタの形成方
法。 - 【請求項４】レーザー光のエネルギー密度Ｅが、非晶質
シリコン薄膜の結晶化の始まるエネルギー密度をＥ０と
した時に、１．１Ｅ０ ≦ Ｅ ≦ １．５Ｅ０である
請求項１〜請求項３の何れかに記載の薄膜トランジスタ
の形成方法。 - 【請求項５】透光性基板（１０１）の上に所定の形状に
形成された金属薄膜（１０２）と、 前記金属薄膜（１０２）の上に堆積された絶縁性薄膜
（１０３）と、 前記絶縁性薄膜（１０３）の上に堆積された非晶質シリ
コン薄膜にエキシマレーザー光を照射して形成された膜
厚が２００ｎｍ以上の多結晶シリコン薄膜（１０６）
と、 前記多結晶シリコン薄膜（１０６）の上に堆積された燐
をドーピングした非晶質シリコン（１０７）と、 前記燐をドーピングした非晶質シリコン（１０７）の上
に所定の形状に形成されたレジストをマスクとして前記
燐をドーピングした非晶質シリコン薄膜と多結晶シリコ
ン薄膜をエッチングすることにより形成された半導体層
領域（１１０）と、前記半導体領域と絶縁性薄膜の上に
堆積された金属薄膜（１０８）と、 前記金属薄膜（１０８）の上に所定の形状に形成された
レジストをマスクとして前記金属薄膜（１０２）と燐を
ドーピングした非晶質シリコン薄膜と多結晶シリコン薄
膜の上層の一部をエッチングすることにより形成された
電極（１０９）とからなる薄膜トランジスタ。 - 【請求項６】移動度を２〜１０ｃｍ2／Ｖ・ｓ程度に構
成した請求項５記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10318218A JP2000150888A (ja) | 1998-11-10 | 1998-11-10 | 薄膜トランジスタの形成方法及び薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10318218A JP2000150888A (ja) | 1998-11-10 | 1998-11-10 | 薄膜トランジスタの形成方法及び薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150888A true JP2000150888A (ja) | 2000-05-30 |
Family
ID=18096757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10318218A Pending JP2000150888A (ja) | 1998-11-10 | 1998-11-10 | 薄膜トランジスタの形成方法及び薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150888A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100848101B1 (ko) * | 2002-05-22 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그의 제조 방법 |
| US7842586B2 (en) | 2007-08-17 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD apparatus, method for manufacturing microcrystalline semiconductor layer, and method for manufacturing thin film transistor |
| US8247315B2 (en) | 2008-03-17 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Plasma processing apparatus and method for manufacturing semiconductor device |
-
1998
- 1998-11-10 JP JP10318218A patent/JP2000150888A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100848101B1 (ko) * | 2002-05-22 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그의 제조 방법 |
| US7842586B2 (en) | 2007-08-17 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD apparatus, method for manufacturing microcrystalline semiconductor layer, and method for manufacturing thin film transistor |
| US8368075B2 (en) | 2007-08-17 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD apparatus |
| TWI555876B (zh) * | 2007-08-17 | 2016-11-01 | 半導體能源研究所股份有限公司 | 電漿ｃｖｄ裝置、微晶半導體層的製造方法、及薄膜電晶體的製造方法 |
| US8247315B2 (en) | 2008-03-17 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Plasma processing apparatus and method for manufacturing semiconductor device |
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