JPH09172186A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09172186A JPH09172186A JP33440696A JP33440696A JPH09172186A JP H09172186 A JPH09172186 A JP H09172186A JP 33440696 A JP33440696 A JP 33440696A JP 33440696 A JP33440696 A JP 33440696A JP H09172186 A JPH09172186 A JP H09172186A
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Abstract
(57)【要約】
【課題】アモルファス・シリコン層にレーザを照射して
ポリ・シリコン層とするものにおいて、ソース領域およ
びドレイン領域をポリ・シリコン層として抵抗値を低減
することができる薄膜トランジスタを提供する。 【解決手段】透明な基板１１上に、透明なゲート電極１
２を形成し、その上にゲート絶縁膜１３、ｉ型半導体層
１４、ｎ型半導体層１５、ソース，ドレイン電極用金属
膜１６を堆積してそれぞれをパターニングし、その状態
で基板１１の下面側からレーザＬを照射する。こうする
と、レーザＬがｉ型半導体層１４の下面に照射されるか
ら、ソース領域およびドレイン領域のアモルファス・シ
リコン層１４ａをポリ・シリコン層１４ｂとすることが
できる。
ポリ・シリコン層とするものにおいて、ソース領域およ
びドレイン領域をポリ・シリコン層として抵抗値を低減
することができる薄膜トランジスタを提供する。 【解決手段】透明な基板１１上に、透明なゲート電極１
２を形成し、その上にゲート絶縁膜１３、ｉ型半導体層
１４、ｎ型半導体層１５、ソース，ドレイン電極用金属
膜１６を堆積してそれぞれをパターニングし、その状態
で基板１１の下面側からレーザＬを照射する。こうする
と、レーザＬがｉ型半導体層１４の下面に照射されるか
ら、ソース領域およびドレイン領域のアモルファス・シ
リコン層１４ａをポリ・シリコン層１４ｂとすることが
できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ポリ・シリコン
層を有する薄膜トランジスタの製造方法に関する。
層を有する薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、例えば、ガラス等
からなる絶縁性基板上に形成されたゲート電極と、この
ゲート電極の上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜の上に形成されたｉ型半導体層と、このｉ型半
導体層の上にｎ型半導体層を介して形成されたソース，
ドレイン電極とからなっている。この構造は逆スタガー
型と呼ばれている。
からなる絶縁性基板上に形成されたゲート電極と、この
ゲート電極の上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜の上に形成されたｉ型半導体層と、このｉ型半
導体層の上にｎ型半導体層を介して形成されたソース，
ドレイン電極とからなっている。この構造は逆スタガー
型と呼ばれている。
【０００３】ところで、上記薄膜トランジスタのｉ型半
導体層およびｎ型半導体層は、一般にアモルファス・シ
リコン（ａ−Ｓi ）で形成されているが、ｉ型半導体層
をアモルファス・シリコンで形成した薄膜トランジスタ
は、電子の移動度（μFE）が１cm2 ／Ｖ・sec 程度しか
ないため、最近では、ｉ型半導体層をポリ・シリコン
（poly−Ｓi ）で形成して高移動度化をはかることが考
えられている。
導体層およびｎ型半導体層は、一般にアモルファス・シ
リコン（ａ−Ｓi ）で形成されているが、ｉ型半導体層
をアモルファス・シリコンで形成した薄膜トランジスタ
は、電子の移動度（μFE）が１cm2 ／Ｖ・sec 程度しか
ないため、最近では、ｉ型半導体層をポリ・シリコン
（poly−Ｓi ）で形成して高移動度化をはかることが考
えられている。
【０００４】このようにｉ型半導体層をポリ・シリコン
で形成する場合、上記ポリ・シリコンの形成方法として
は、ポリ・シリコンをプラズマＣＶＤ法により堆積させ
る方法と、アモルファス・シリコンをプラズマＣＶＤ法
により堆積させ、このアモルファス・シリコンをレーザ
照射により多結晶化させてポリ・シリコンとする方法と
が考えられる。
で形成する場合、上記ポリ・シリコンの形成方法として
は、ポリ・シリコンをプラズマＣＶＤ法により堆積させ
る方法と、アモルファス・シリコンをプラズマＣＶＤ法
により堆積させ、このアモルファス・シリコンをレーザ
照射により多結晶化させてポリ・シリコンとする方法と
が考えられる。
【０００５】しかし、ポリ・シリコンをプラズマＣＶＤ
法によって堆積させる場合は、堆積膜を高温でアニール
する必要がある（ 600℃以上の高温でアニールしないと
良好な結晶のポリ・シリコンが得られない）ため、ガラ
ス等からなる基板が熱によりダメージを受ける。
法によって堆積させる場合は、堆積膜を高温でアニール
する必要がある（ 600℃以上の高温でアニールしないと
良好な結晶のポリ・シリコンが得られない）ため、ガラ
ス等からなる基板が熱によりダメージを受ける。
【０００６】これに対して、アモルファス・シリコンを
レーザ照射により多結晶化させてポリ・シリコンとする
方法は、堆積膜のアニール温度が 250℃程度でよいか
ら、基板に熱によるダメージを与えることはないし、ま
たアモルファス・シリコンの多結晶化も、エキシマ・レ
ーザを使用すれば１〜２分程度のレーザ照射で完了する
ことができる。
レーザ照射により多結晶化させてポリ・シリコンとする
方法は、堆積膜のアニール温度が 250℃程度でよいか
ら、基板に熱によるダメージを与えることはないし、ま
たアモルファス・シリコンの多結晶化も、エキシマ・レ
ーザを使用すれば１〜２分程度のレーザ照射で完了する
ことができる。
【０００７】したがって、ｉ型半導体層をポリ・シリコ
ンで形成する場合は、上記ポリ・シリコンを、アモルフ
ァス・シリコンを堆積させ、このアモルファス・シリコ
ンにレーザを照射してポリ・シリコンとする方法で形成
するのが望ましい。
ンで形成する場合は、上記ポリ・シリコンを、アモルフ
ァス・シリコンを堆積させ、このアモルファス・シリコ
ンにレーザを照射してポリ・シリコンとする方法で形成
するのが望ましい。
【０００８】図５は、アモルファス・シリコンをレーザ
照射により多結晶化させたポリ・シリコンからなるｉ型
半導体層を有する従来の薄膜トランジスタを示したもの
で、図中１はガラス等からなる基板であり、この基板１
上にはクロム等の金属からなるゲート電極２が形成され
ている。
照射により多結晶化させたポリ・シリコンからなるｉ型
半導体層を有する従来の薄膜トランジスタを示したもの
で、図中１はガラス等からなる基板であり、この基板１
上にはクロム等の金属からなるゲート電極２が形成され
ている。
【０００９】このゲート電極２の上には、窒化シリコン
（Ｓi Ｎ）等からなるゲート絶縁膜３が基板１のほぼ全
面にわたって形成されており、このゲート絶縁膜３の上
には、前記ゲート電極２と対向させてｉ型半導体層４が
形成されている。
（Ｓi Ｎ）等からなるゲート絶縁膜３が基板１のほぼ全
面にわたって形成されており、このゲート絶縁膜３の上
には、前記ゲート電極２と対向させてｉ型半導体層４が
形成されている。
【００１０】前記ｉ型半導体層４は、ｉ型アモルファス
・シリコン（ｉ−ａ−Ｓi ）で形成されており、このｉ
型半導体層４のチャンネル領域の上層部は、この部分の
アモルファス・シリコンをレーザ照射により多結晶化さ
せたポリ・シリコン（poly−Ｓi ）とされている。
・シリコン（ｉ−ａ−Ｓi ）で形成されており、このｉ
型半導体層４のチャンネル領域の上層部は、この部分の
アモルファス・シリコンをレーザ照射により多結晶化さ
せたポリ・シリコン（poly−Ｓi ）とされている。
【００１１】図５において、４ａはアモルファス・シリ
コン層、４ｂはポリ・シリコン層を示している。なお、
アモルファス・シリコン層４ａのポリ・シリコン層４ｂ
との境界付近は、“ポリ”と“アモルファス”との混晶
状態となっている。また、５は上記ｉ型半導体層４の上
にそのチャンネル領域をはさんで形成されたｎ型アモル
ファス・シリコン（ｎ+ −ａ−Ｓi ）からなるｎ型半導
体層、６S および６Dは上記ｎ型半導体層５の上に形成
されたクロム等の金属からなるソース電極およびドレイ
ン電極である。
コン層、４ｂはポリ・シリコン層を示している。なお、
アモルファス・シリコン層４ａのポリ・シリコン層４ｂ
との境界付近は、“ポリ”と“アモルファス”との混晶
状態となっている。また、５は上記ｉ型半導体層４の上
にそのチャンネル領域をはさんで形成されたｎ型アモル
ファス・シリコン（ｎ+ −ａ−Ｓi ）からなるｎ型半導
体層、６S および６Dは上記ｎ型半導体層５の上に形成
されたクロム等の金属からなるソース電極およびドレイ
ン電極である。
【００１２】上記ゲート電極２の厚さは約1000Å、ゲー
ト絶縁膜３の厚さは約3000Å、ｉ型半導体層４の厚さは
約1500Å、ｎ型半導体層５の厚さは約 250Å、ソース，
ドレイン電極６S ，６D の厚さは約1000Åである。
ト絶縁膜３の厚さは約3000Å、ｉ型半導体層４の厚さは
約1500Å、ｎ型半導体層５の厚さは約 250Å、ソース，
ドレイン電極６S ，６D の厚さは約1000Åである。
【００１３】図６は上記薄膜トランジスタの製造方法を
示したもので、この薄膜トランジスタは次のような工程
で製造されている。まず、図６（ａ）に示すように、基
板１上に、クロム等の金属膜を堆積させてこの金属膜を
パターニングする方法でゲート電極２を形成し、この後
上記基板１上に、窒化シリコン等からなるゲート絶縁膜
３と、ｉ型アモルファス・シリコンからなるｉ型半導体
層４と、ｎ型アモルファス・シリコンからなるｎ型半導
体層５と、クロム等の金属からなるソース，ドレイン電
極用金属膜６を順次堆積させる。
示したもので、この薄膜トランジスタは次のような工程
で製造されている。まず、図６（ａ）に示すように、基
板１上に、クロム等の金属膜を堆積させてこの金属膜を
パターニングする方法でゲート電極２を形成し、この後
上記基板１上に、窒化シリコン等からなるゲート絶縁膜
３と、ｉ型アモルファス・シリコンからなるｉ型半導体
層４と、ｎ型アモルファス・シリコンからなるｎ型半導
体層５と、クロム等の金属からなるソース，ドレイン電
極用金属膜６を順次堆積させる。
【００１４】次に、図６（ｂ）に示すように、ソース，
ドレイン電極用金属膜６とその下のｎ型半導体層５をソ
ース，ドレイン電極６S ，６D の形状にパターニングす
るとともに、前記ｉ型半導体層４をトランジスタ素子形
状にパターニングする。
ドレイン電極用金属膜６とその下のｎ型半導体層５をソ
ース，ドレイン電極６S ，６D の形状にパターニングす
るとともに、前記ｉ型半導体層４をトランジスタ素子形
状にパターニングする。
【００１５】次に、図６（ｃ）に示すように、基板１の
上方からＸe Ｃl エキシマ・レーザＬを照射することに
より、ｉ型半導体層４のソース，ドレイン電極６S ，６
D 間の露出部分（チャンネル領域）のアモルファス・シ
リコンをレーザ・アニールにより多結晶化させてポリ・
シリコン層４ｂとし、図５に示した薄膜トランジスタを
完成する。
上方からＸe Ｃl エキシマ・レーザＬを照射することに
より、ｉ型半導体層４のソース，ドレイン電極６S ，６
D 間の露出部分（チャンネル領域）のアモルファス・シ
リコンをレーザ・アニールにより多結晶化させてポリ・
シリコン層４ｂとし、図５に示した薄膜トランジスタを
完成する。
【００１６】この場合、Ｘe Ｃl エキシマ・レーザＬの
波長は 308nmであり、このレーザＬはアモルファス・シ
リコン層４ａの表面から50mm程度の厚さにおいてほぼ完
全に吸収される。そのため、上記ポリ・シリコン層４ｂ
は、ｉ型半導体層４のチャンネル領域の上層部だけにそ
の表面から50mm程度の深さに形成され、アモルファス・
シリコン層４ａのポリ・シリコン層４ｂとの境界付近
は、“ポリ”と“アモルファス”との混晶状態となる。
波長は 308nmであり、このレーザＬはアモルファス・シ
リコン層４ａの表面から50mm程度の厚さにおいてほぼ完
全に吸収される。そのため、上記ポリ・シリコン層４ｂ
は、ｉ型半導体層４のチャンネル領域の上層部だけにそ
の表面から50mm程度の深さに形成され、アモルファス・
シリコン層４ａのポリ・シリコン層４ｂとの境界付近
は、“ポリ”と“アモルファス”との混晶状態となる。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタは、アモルファス・シリコ
ンからなるｉ型半導体層４に、ソース電極６S およびド
レイン電極６D を堆積したうえ、チャンネル領域のみを
露出し上方からレーザを照射したポリ・シリコン層４ｂ
とするものであるため、チャンネル領域以外のソース領
域およびドレイン領域はポリ・シリコン層とすることが
できず、ソース領域およびドレイン領域はは、アモルフ
ァス・シリコンのままであった。このため、ポリ・シリ
コンと較べると抵抗値が大きいものであり、オン電流や
移動度の向上も図り難いという問題があった。
このような薄膜トランジスタは、アモルファス・シリコ
ンからなるｉ型半導体層４に、ソース電極６S およびド
レイン電極６D を堆積したうえ、チャンネル領域のみを
露出し上方からレーザを照射したポリ・シリコン層４ｂ
とするものであるため、チャンネル領域以外のソース領
域およびドレイン領域はポリ・シリコン層とすることが
できず、ソース領域およびドレイン領域はは、アモルフ
ァス・シリコンのままであった。このため、ポリ・シリ
コンと較べると抵抗値が大きいものであり、オン電流や
移動度の向上も図り難いという問題があった。
【００１８】この発明は上記のような実情にかんがみて
なされたものであって、その目的とするところは、アモ
ルファス・シリコンからなる半導体層のソース領域およ
びドレイン領域をポリ・シリコンとなして抵抗値の低減
を図り、もって、オン電流や移動度を向上することがで
きる薄膜トランジスタの製造方法を提供することにあ
る。
なされたものであって、その目的とするところは、アモ
ルファス・シリコンからなる半導体層のソース領域およ
びドレイン領域をポリ・シリコンとなして抵抗値の低減
を図り、もって、オン電流や移動度を向上することがで
きる薄膜トランジスタの製造方法を提供することにあ
る。
【００１９】
【課題を解決するための手段】この発明は、透明な基板
上に、ゲート電極、ゲート絶縁膜、半導体層、ソース電
極およびドレイン電極を有する薄膜トランジスタを形成
する方法において、前記基板上にゲート電極、ソース電
極、ドレイン電極のうちの少なくとも１つの電極を形成
し、その上に半導体層を形成したうえ、前記基板の下面
側から前記半導体層にレーザを照射し、この半導体層の
ソース領域およびドレイン領域を結晶化したポリ・シリ
コン層とすることを特徴とするものである。
上に、ゲート電極、ゲート絶縁膜、半導体層、ソース電
極およびドレイン電極を有する薄膜トランジスタを形成
する方法において、前記基板上にゲート電極、ソース電
極、ドレイン電極のうちの少なくとも１つの電極を形成
し、その上に半導体層を形成したうえ、前記基板の下面
側から前記半導体層にレーザを照射し、この半導体層の
ソース領域およびドレイン領域を結晶化したポリ・シリ
コン層とすることを特徴とするものである。
【００２０】この発明によれば、基板上にゲート電極、
ソース電極、ドレイン電極のうちの少なくとも１つの電
極を形成し、その上に半導体層を形成したうえ、前記基
板の下面側から前記半導体層にレーザを照射するので、
前記半導体層のソース領域およびドレイン領域にレーザ
を照射してポリ・シリコン層とすることができ、したが
って、半導体層の抵抗値を低減し、オン電流や移動度の
向上を図ることができる。
ソース電極、ドレイン電極のうちの少なくとも１つの電
極を形成し、その上に半導体層を形成したうえ、前記基
板の下面側から前記半導体層にレーザを照射するので、
前記半導体層のソース領域およびドレイン領域にレーザ
を照射してポリ・シリコン層とすることができ、したが
って、半導体層の抵抗値を低減し、オン電流や移動度の
向上を図ることができる。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態を図１
〜図４を参照して説明する。図１は本実施形態の薄膜ト
ランジスタの断面を示したもので、図中１１はガラス等
からなる透明な絶縁性基板であり、この基板１１上には
ＩＴＯ等の透明導電膜からなるゲート電極１２が形成さ
れている。
〜図４を参照して説明する。図１は本実施形態の薄膜ト
ランジスタの断面を示したもので、図中１１はガラス等
からなる透明な絶縁性基板であり、この基板１１上には
ＩＴＯ等の透明導電膜からなるゲート電極１２が形成さ
れている。
【００２２】このゲート電極１２の上には、窒化シリコ
ン（Ｓi Ｎ）等からなる透明なゲート絶縁膜１３が基板
１１のほぼ全面にわたって形成されており、このゲート
絶縁膜１３の上には、前記ゲート電極１２と対向させて
ｉ型半導体層１４が形成されている。
ン（Ｓi Ｎ）等からなる透明なゲート絶縁膜１３が基板
１１のほぼ全面にわたって形成されており、このゲート
絶縁膜１３の上には、前記ゲート電極１２と対向させて
ｉ型半導体層１４が形成されている。
【００２３】前記ｉ型半導体層１４は、ｉ型アモルファ
ス・シリコン（ｉ−ａ−Ｓi ）層を多結晶化させてポリ
・シリコン層としたものであり、このｉ型半導体層１４
の下層部が、その下層部全域のアモルファス・シリコン
をレーザ照射により多結晶化させたポリ・シリコン（po
ly−Ｓi ）とされている。１４ａはアモルファス・シリ
コン層、１４ｂはポリ・シリコン層を示している。な
お、アモルファス・シリコン層１４ａのポリ・シリコン
層１４ｂとの境界付近は、“ポリ”と“アモルファス”
との混晶状態となっている。
ス・シリコン（ｉ−ａ−Ｓi ）層を多結晶化させてポリ
・シリコン層としたものであり、このｉ型半導体層１４
の下層部が、その下層部全域のアモルファス・シリコン
をレーザ照射により多結晶化させたポリ・シリコン（po
ly−Ｓi ）とされている。１４ａはアモルファス・シリ
コン層、１４ｂはポリ・シリコン層を示している。な
お、アモルファス・シリコン層１４ａのポリ・シリコン
層１４ｂとの境界付近は、“ポリ”と“アモルファス”
との混晶状態となっている。
【００２４】また、１５は上記ｉ型半導体層１４の上に
そのチャンネル領域をはさんで形成されたｎ型アモルフ
ァス・シリコン（ｎ+ −ａ−Ｓi ）からなるｎ型半導体
層、１６S および１６D は上記ｎ型半導体層１５の上に
形成されたクロム等の金属からなるソース電極およびド
レイン電極である。
そのチャンネル領域をはさんで形成されたｎ型アモルフ
ァス・シリコン（ｎ+ −ａ−Ｓi ）からなるｎ型半導体
層、１６S および１６D は上記ｎ型半導体層１５の上に
形成されたクロム等の金属からなるソース電極およびド
レイン電極である。
【００２５】なお、上記基板１１の厚さは 1.1mmであ
り、また、ゲート電極１２の厚さは約1000Å、ゲート絶
縁膜１３の厚さは約3000Å、ｉ型半導体層１４の厚さは
約1500Å、ｎ型半導体層１５の厚さは約 250Å、ソー
ス，ドレイン電極１６S ，１６Dの厚さは約1000Åであ
る。
り、また、ゲート電極１２の厚さは約1000Å、ゲート絶
縁膜１３の厚さは約3000Å、ｉ型半導体層１４の厚さは
約1500Å、ｎ型半導体層１５の厚さは約 250Å、ソー
ス，ドレイン電極１６S ，１６Dの厚さは約1000Åであ
る。
【００２６】図２は上記薄膜トランジスタの製造方法を
示したもので、この薄膜トランジスタは次のような工程
で製造する。まず、図２（ａ）に示すように、ガラス等
からなる透明な絶縁性基板１１上に、ＩＴＯ等の透明導
電膜をスパッタリング法により堆積させてこの金属膜を
フォトリソグラフィ法によりパターニングする方法で透
明なゲート電極１２を形成し、その後、上記基板１１上
に、窒化シリコン等からなる透明なゲート絶縁膜１３
と、ｉ型アモルファス・シリコンからなるｉ型半導体層
１４と、ｎ型アモルファス・シリコンからなるｎ型半導
体層１５とを順次プラズマＣＶＤ法により連続して堆積
させ、さらにその上にクロム等の金属からなるソース，
ドレイン電極用金属膜１６をスパッタリング法により堆
積させる。
示したもので、この薄膜トランジスタは次のような工程
で製造する。まず、図２（ａ）に示すように、ガラス等
からなる透明な絶縁性基板１１上に、ＩＴＯ等の透明導
電膜をスパッタリング法により堆積させてこの金属膜を
フォトリソグラフィ法によりパターニングする方法で透
明なゲート電極１２を形成し、その後、上記基板１１上
に、窒化シリコン等からなる透明なゲート絶縁膜１３
と、ｉ型アモルファス・シリコンからなるｉ型半導体層
１４と、ｎ型アモルファス・シリコンからなるｎ型半導
体層１５とを順次プラズマＣＶＤ法により連続して堆積
させ、さらにその上にクロム等の金属からなるソース，
ドレイン電極用金属膜１６をスパッタリング法により堆
積させる。
【００２７】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ法により上記ソース，ドレイン電極用金属膜
１６とその下のｎ型半導体層１５をソース，ドレイン電
極１６S ，１６D の形状にパターニングするとともに、
前記ｉ型半導体層１４をトランジスタ素子形状にパター
ニングする。
ソグラフィ法により上記ソース，ドレイン電極用金属膜
１６とその下のｎ型半導体層１５をソース，ドレイン電
極１６S ，１６D の形状にパターニングするとともに、
前記ｉ型半導体層１４をトランジスタ素子形状にパター
ニングする。
【００２８】次に、図２（ｃ）に示すように、基板１１
の下面側からｉ型半導体層１４にＸe Ｃl エキシマ・レ
ーザＬを照射することにより、このｉ型半導体層１４の
材料であるアモルファス・シリコンをレーザ・アニール
により下層側から多結晶化させてポリ・シリコン層１４
ｂとし、薄膜トランジスタを完成する。
の下面側からｉ型半導体層１４にＸe Ｃl エキシマ・レ
ーザＬを照射することにより、このｉ型半導体層１４の
材料であるアモルファス・シリコンをレーザ・アニール
により下層側から多結晶化させてポリ・シリコン層１４
ｂとし、薄膜トランジスタを完成する。
【００２９】このように基板１１の下面側からｉ型半導
体層１４にレーザＬを照射する場合、レーザＬは、基板
１１、ゲート電極１２、ゲート絶縁膜１３を透過してｉ
型半導体層１４に達するため、ｉ型半導体層１４に入射
するレーザＬのパワーがある程度低下する。
体層１４にレーザＬを照射する場合、レーザＬは、基板
１１、ゲート電極１２、ゲート絶縁膜１３を透過してｉ
型半導体層１４に達するため、ｉ型半導体層１４に入射
するレーザＬのパワーがある程度低下する。
【００３０】すなわち、図３および図４はゲート電極１
２のレーザ透過率および基板１１のレーザ透過率を示し
たもので、図３はゲート電極１２がＩＴＯで、その厚さ
が1000Åの場合の透過率を示し、図４は基板１１がホウ
ケイ酸系ガラスで、その厚さが 1.1mmの場合のレーザ透
過率を示している。
２のレーザ透過率および基板１１のレーザ透過率を示し
たもので、図３はゲート電極１２がＩＴＯで、その厚さ
が1000Åの場合の透過率を示し、図４は基板１１がホウ
ケイ酸系ガラスで、その厚さが 1.1mmの場合のレーザ透
過率を示している。
【００３１】このようなゲート電極１２および基板１１
の場合、Ｘe Ｃl エキシマ・レーザＬ（波長 308nm）の
ゲート電極透過率は約38％、基板透過率は約40％であ
る。なお、窒化シリコン等からなるゲート絶縁膜１３の
透過率は図示しないが90％以上であり、このゲート絶縁
膜１３におけるパワー低下は無視できる。したがって、
ｉ型半導体層１４に入射するレーザＬのパワーは、基板
１１に入射する前の約16％（0.40％×0.38％）に低下す
る。
の場合、Ｘe Ｃl エキシマ・レーザＬ（波長 308nm）の
ゲート電極透過率は約38％、基板透過率は約40％であ
る。なお、窒化シリコン等からなるゲート絶縁膜１３の
透過率は図示しないが90％以上であり、このゲート絶縁
膜１３におけるパワー低下は無視できる。したがって、
ｉ型半導体層１４に入射するレーザＬのパワーは、基板
１１に入射する前の約16％（0.40％×0.38％）に低下す
る。
【００３２】このため、上記レーザＬとしては、アモル
ファス・シリコンの多結晶化アニールに必要なエネルギ
ー（150mＪ／cm2 ）よりも十分大きなパワー（１Ｊ／cm
2 程度）のレーザが必要であるが、この程度のレーザ・
パワーを得ることは現在の技術で十分可能である。
ファス・シリコンの多結晶化アニールに必要なエネルギ
ー（150mＪ／cm2 ）よりも十分大きなパワー（１Ｊ／cm
2 程度）のレーザが必要であるが、この程度のレーザ・
パワーを得ることは現在の技術で十分可能である。
【００３３】このようなパワーのレーザＬを基板１１の
下面側から照射してｉ型半導体層１４のアモルファス・
シリコンを多結晶化させると、ｉ型半導体層１４の下層
部全域に、その下面から50mm程度の深さにポリ・シリコ
ン層１４ｂが形成され、またアモルファス・シリコン層
１４ａのポリ・シリコン層１４ｂとの境界付近は、“ポ
リ”と“アモルファス”との混晶状態となって、図１に
示したような、ｉ型半導体層１４の下層部全域をポリ・
シリコン層１４ｂとした薄膜トランジスタが得られる。
下面側から照射してｉ型半導体層１４のアモルファス・
シリコンを多結晶化させると、ｉ型半導体層１４の下層
部全域に、その下面から50mm程度の深さにポリ・シリコ
ン層１４ｂが形成され、またアモルファス・シリコン層
１４ａのポリ・シリコン層１４ｂとの境界付近は、“ポ
リ”と“アモルファス”との混晶状態となって、図１に
示したような、ｉ型半導体層１４の下層部全域をポリ・
シリコン層１４ｂとした薄膜トランジスタが得られる。
【００３４】すなわち、上記実施形態の薄膜トランジス
タは、アモルファス・シリコンからなるｉ型半導体層１
４の下層部、つまり電流経路ができるゲート電極側を、
アモルファス・シリコンをレーザ照射により多結晶化さ
せたポリ・シリコン層１４ｂとしたものである。
タは、アモルファス・シリコンからなるｉ型半導体層１
４の下層部、つまり電流経路ができるゲート電極側を、
アモルファス・シリコンをレーザ照射により多結晶化さ
せたポリ・シリコン層１４ｂとしたものである。
【００３５】この薄膜トランジスタによれば、ｉ型半導
体層１４を流れる電流が、図１にその電流経路Ａを破線
で示したように、主に上記ポリ・シリコン層１４ｂを流
れるから、上記実施形態のようにポリ・シリコン層１４
ｂがｉ型半導体層１４の下層部にしかなくても、ｉ型半
導体層１４にポリ・シリコン層１４ｂを形成したことに
よる効果を十分に生かして、高移動度化を実現すること
ができる。
体層１４を流れる電流が、図１にその電流経路Ａを破線
で示したように、主に上記ポリ・シリコン層１４ｂを流
れるから、上記実施形態のようにポリ・シリコン層１４
ｂがｉ型半導体層１４の下層部にしかなくても、ｉ型半
導体層１４にポリ・シリコン層１４ｂを形成したことに
よる効果を十分に生かして、高移動度化を実現すること
ができる。
【００３６】また、上記薄膜トランジスタの製造方法に
よれば、基板１１の下面側からｉ型半導体層１４にレー
ザＬを照射するので、ｉ型半導体層１４のソース領域お
よびドレイン領域のアモルファス・シリコンを多結晶化
させてポリ・シリコン層１４ｂとすることができ、した
がって、ソース領域およびドレイン領域を低抵抗にして
ｉ型半導体層１４の抵抗値を低減し、オン電流や移動度
の向上を図ることができる。
よれば、基板１１の下面側からｉ型半導体層１４にレー
ザＬを照射するので、ｉ型半導体層１４のソース領域お
よびドレイン領域のアモルファス・シリコンを多結晶化
させてポリ・シリコン層１４ｂとすることができ、した
がって、ソース領域およびドレイン領域を低抵抗にして
ｉ型半導体層１４の抵抗値を低減し、オン電流や移動度
の向上を図ることができる。
【００３７】なお、上記実施形態の製造方法では、ソー
ス，ドレイン電極用金属膜１６とその下のｎ型半導体層
１５およびｉ型半導体層１４をパターニングした後に、
ｉ型半導体層１４の下層部をレーザ・アニールにより多
結晶化させているが、このレーザ・アニールは、ソー
ス，ドレイン電極用金属膜１６とｎ型半導体層１５およ
びｉ型半導体層１４のパターニング前に行なってもよ
い。
ス，ドレイン電極用金属膜１６とその下のｎ型半導体層
１５およびｉ型半導体層１４をパターニングした後に、
ｉ型半導体層１４の下層部をレーザ・アニールにより多
結晶化させているが、このレーザ・アニールは、ソー
ス，ドレイン電極用金属膜１６とｎ型半導体層１５およ
びｉ型半導体層１４のパターニング前に行なってもよ
い。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、基板上にゲート電極、ソース電極、ドレイン電極の
うちの少なくとも１つの電極を形成し、その上に半導体
層を形成したうえ、前記基板の下面側から前記半導体層
にレーザを照射するので、前記半導体層のソース領域お
よびドレイン領域にレーザを照射してポリ・シリコン層
とすることができ、したがって、半導体層の抵抗値を低
減し、オン電流や移動度の向上を図ることが可能とな
る。
ば、基板上にゲート電極、ソース電極、ドレイン電極の
うちの少なくとも１つの電極を形成し、その上に半導体
層を形成したうえ、前記基板の下面側から前記半導体層
にレーザを照射するので、前記半導体層のソース領域お
よびドレイン領域にレーザを照射してポリ・シリコン層
とすることができ、したがって、半導体層の抵抗値を低
減し、オン電流や移動度の向上を図ることが可能とな
る。
【図１】この発明の一実施形態における薄膜トランジス
タの断面図。
タの断面図。
【図２】図１に示す薄膜トランジスタの製造工程図であ
り、（ａ）は最初の工程に係わる断面図、（ｂ）は
（ａ）に続く工程に係わる断面図、（ｃ）は（ｂ）に続
く工程に係わる断面図。
り、（ａ）は最初の工程に係わる断面図、（ｂ）は
（ａ）に続く工程に係わる断面図、（ｃ）は（ｂ）に続
く工程に係わる断面図。
【図３】図１に示す薄膜トランジスタのゲート電極がＩ
ＴＯの場合のレーザ透過率の波長依存性を示す特性図。
ＴＯの場合のレーザ透過率の波長依存性を示す特性図。
【図４】図１に示す薄膜トランジスタの基板がホウケイ
酸ガラスの場合のレーザ透過率の波長依存性を示す特性
図。
酸ガラスの場合のレーザ透過率の波長依存性を示す特性
図。
【図５】従来の薄膜トランジスタの断面図。
【図６】図５に示す薄膜トランジスタの製造工程図であ
り、（ａ）は最初の工程に係わる断面図、（ｂ）は
（ａ）に続く工程に係わる断面図、（ｃ）は（ｂ）に続
く工程に係わる断面図。
り、（ａ）は最初の工程に係わる断面図、（ｂ）は
（ａ）に続く工程に係わる断面図、（ｃ）は（ｂ）に続
く工程に係わる断面図。
【符号の説明】 １１ 基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ ｉ型半導体層 １４ａ アモルファス・シリコン層 １４ｂ ポリ・シリコン層 １６ ソース，ドレイン電極用金属膜 １６S ソース電極 １６D ドレイン電極 Ｌ エキシマ・レーザ
Claims (3)
- 【請求項１】透明な基板上に、ゲート電極、ゲート絶縁
膜、半導体層、ソース電極およびドレイン電極を有する
薄膜トランジスタを形成する方法において、 前記基板上にゲート電極、ソース電極、ドレイン電極の
うちの少なくとも１つの電極を形成し、その上に半導体
層を形成したうえ、前記基板の下面側から前記半導体層
にレーザを照射し、この半導体層のソース領域およびド
レイン領域を結晶化したポリ・シリコン層とすることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】請求項１記載の発明において、前記ゲート
電極、半導体層、ソース電極およびドレイン電極を所定
の形状にパターニングしたうえ、前記半導体層にレーザ
を照射することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項３】請求項１記載の発明において、前記半導体
層を所定の形状にパターニングする前に、前記半導体層
にレーザを照射することを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33440696A JPH09172186A (ja) | 1996-12-02 | 1996-12-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33440696A JPH09172186A (ja) | 1996-12-02 | 1996-12-02 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30899989A Division JPH03171776A (ja) | 1989-11-30 | 1989-11-30 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172186A true JPH09172186A (ja) | 1997-06-30 |
Family
ID=18277021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33440696A Pending JPH09172186A (ja) | 1996-12-02 | 1996-12-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172186A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490041B1 (ko) * | 1997-10-09 | 2005-09-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터및제조방법 |
| JP2009021612A (ja) * | 2005-09-29 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7709838B2 (en) | 2005-10-17 | 2010-05-04 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| KR20120000150A (ko) * | 2010-06-25 | 2012-01-02 | 엘지디스플레이 주식회사 | 폴리 실리콘 박막트랜지스터의 제조방법 |
-
1996
- 1996-12-02 JP JP33440696A patent/JPH09172186A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490041B1 (ko) * | 1997-10-09 | 2005-09-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터및제조방법 |
| JP2009021612A (ja) * | 2005-09-29 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010267975A (ja) * | 2005-09-29 | 2010-11-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9099562B2 (en) | 2005-09-29 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10304962B2 (en) | 2005-09-29 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7709838B2 (en) | 2005-10-17 | 2010-05-04 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| US7883921B2 (en) | 2005-10-17 | 2011-02-08 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR20120000150A (ko) * | 2010-06-25 | 2012-01-02 | 엘지디스플레이 주식회사 | 폴리 실리콘 박막트랜지스터의 제조방법 |
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