JPH05251465A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH05251465A JPH05251465A JP8290592A JP8290592A JPH05251465A JP H05251465 A JPH05251465 A JP H05251465A JP 8290592 A JP8290592 A JP 8290592A JP 8290592 A JP8290592 A JP 8290592A JP H05251465 A JPH05251465 A JP H05251465A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて、良好なトランジ
スタ特性を維持しつつリーク電流の低減を図る。 【構成】 多結晶シリコン層２の活性領域２ａを挟んで
ソース領域２ｂ及びドレイン領域２ｃを形成した薄膜ト
ランジスタにおいて、前記ソース領域２ｂ又はドレイン
領域２ｃの少なくとも一方の領域と活性領域２ａとの間
に非晶質部２ｄを形成し、オフ状態でソース領域２ｂ又
はドレイン領域２ｃ近傍で生成されるキャリアを即座に
前記非晶質領域２ｄ内で再結合させることによりリーク
電流を低減させる。
スタ特性を維持しつつリーク電流の低減を図る。 【構成】 多結晶シリコン層２の活性領域２ａを挟んで
ソース領域２ｂ及びドレイン領域２ｃを形成した薄膜ト
ランジスタにおいて、前記ソース領域２ｂ又はドレイン
領域２ｃの少なくとも一方の領域と活性領域２ａとの間
に非晶質部２ｄを形成し、オフ状態でソース領域２ｂ又
はドレイン領域２ｃ近傍で生成されるキャリアを即座に
前記非晶質領域２ｄ内で再結合させることによりリーク
電流を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜プロセスで形成さ
れる薄膜トランジスタに係り、特に、液晶ディスプレイ
やエレクトロルミネッセンスディスプレイ等に用いられ
るアクティブマトリックス回路や周辺駆動回路のスイッ
チング素子として使用され、多結晶シリコンを活性層と
した薄膜トランジスタの構造及びその製造方法に関す
る。
れる薄膜トランジスタに係り、特に、液晶ディスプレイ
やエレクトロルミネッセンスディスプレイ等に用いられ
るアクティブマトリックス回路や周辺駆動回路のスイッ
チング素子として使用され、多結晶シリコンを活性層と
した薄膜トランジスタの構造及びその製造方法に関す
る。
【０００２】
【従来の技術】液晶ディスプレイパネルにおいて、絶縁
性基板上に薄膜プロセスで形成され、液晶表示部を駆動
するアクティブマトリックス回路のスイッチング素子と
しては、大面積化が可能であるという理由から薄膜トラ
ンジスタ（ＴＦＴ）が用いられている。なかでも、多結
晶シリコン（poly-Si）を活性領域とて用いる薄膜トラ
ンジスタは電流駆動能力が高いことから、周辺駆動回路
にまで適用でき、パネルが低コストでできるという利点
がある。多結晶シリコン薄膜トランジスタは、例えば図
５に示すように、絶縁性基板１上に堆積された多結晶シ
リコン層２上にゲート絶縁膜３及び島状のゲート電極４
を形成し、ゲート電極４の下方に位置する多結晶シリコ
ン層２を活性領域２ａとし、その両側に活性領域２ａを
挟んでソース領域２ｂ及びドレイン領域２ｃを形成した
電界効果型のトランジスタである。
性基板上に薄膜プロセスで形成され、液晶表示部を駆動
するアクティブマトリックス回路のスイッチング素子と
しては、大面積化が可能であるという理由から薄膜トラ
ンジスタ（ＴＦＴ）が用いられている。なかでも、多結
晶シリコン（poly-Si）を活性領域とて用いる薄膜トラ
ンジスタは電流駆動能力が高いことから、周辺駆動回路
にまで適用でき、パネルが低コストでできるという利点
がある。多結晶シリコン薄膜トランジスタは、例えば図
５に示すように、絶縁性基板１上に堆積された多結晶シ
リコン層２上にゲート絶縁膜３及び島状のゲート電極４
を形成し、ゲート電極４の下方に位置する多結晶シリコ
ン層２を活性領域２ａとし、その両側に活性領域２ａを
挟んでソース領域２ｂ及びドレイン領域２ｃを形成した
電界効果型のトランジスタである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
造の多結晶シリコン薄膜トランジスタによれば、多結晶
シリコン層２において、結晶と結晶との間の粒界に存在
する非結晶部分に電界がかかることによりキャリアが発
生してリーク電流となり、液晶ディスプレイパネルの画
質の低下をまねくという問題点があった。このリーク電
流を軽減するための対策としては、前記多結晶シリコン
層２を非常に薄くする構造が提案されている。しかし、
この構造によると、ソース領域及びドレイン領域の抵抗
値が高くなるという不都合が生じる。
造の多結晶シリコン薄膜トランジスタによれば、多結晶
シリコン層２において、結晶と結晶との間の粒界に存在
する非結晶部分に電界がかかることによりキャリアが発
生してリーク電流となり、液晶ディスプレイパネルの画
質の低下をまねくという問題点があった。このリーク電
流を軽減するための対策としては、前記多結晶シリコン
層２を非常に薄くする構造が提案されている。しかし、
この構造によると、ソース領域及びドレイン領域の抵抗
値が高くなるという不都合が生じる。
【０００４】また、他の対策としては、図６に示すよう
に、不純物イオンを打ち込んでソース領域２ｂ及びドレ
イン領域２ｃを形成する際に、活性領域２ａ近くを低濃
度部分２ｂ´，２ｃ´とし、外側を高濃度部分としたＬ
ＤＤ構造としたり、また、図７に示すように、ゲート電
極４とソース領域２ｂ及びドレイン領域２ｃが離れたゲ
ートオフセット構造とすることにより、高電界側のドレ
イン領域２ｃ付近においての電界集中を緩和することが
提案されている。しかし、これらの構造によると、製造
工程が複雑になる上、リーク電流が減少すると同時にオ
ン電流も大きく減少してトランジスタ特性の悪化をまね
くという新たな問題点が生じる。
に、不純物イオンを打ち込んでソース領域２ｂ及びドレ
イン領域２ｃを形成する際に、活性領域２ａ近くを低濃
度部分２ｂ´，２ｃ´とし、外側を高濃度部分としたＬ
ＤＤ構造としたり、また、図７に示すように、ゲート電
極４とソース領域２ｂ及びドレイン領域２ｃが離れたゲ
ートオフセット構造とすることにより、高電界側のドレ
イン領域２ｃ付近においての電界集中を緩和することが
提案されている。しかし、これらの構造によると、製造
工程が複雑になる上、リーク電流が減少すると同時にオ
ン電流も大きく減少してトランジスタ特性の悪化をまね
くという新たな問題点が生じる。
【０００５】本発明は上記実情に鑑みてなされたもの
で、良好なトランジスタ特性を維持しつつリーク電流の
低減を図ることができる薄膜トランジスタの構造及びそ
の製造方法を提供することを目的としている。
で、良好なトランジスタ特性を維持しつつリーク電流の
低減を図ることができる薄膜トランジスタの構造及びそ
の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１は、絶縁性基板上に堆積された多結
晶シリコン層を活性領域とし、前記多結晶シリコン層の
一部に活性領域を挟んでソース領域及びドレイン領域を
形成した薄膜トランジスタにおいて、前記ソース領域又
はドレイン領域の少なくとも一方の領域と活性領域との
間に、非晶質部を形成したことを特徴としている。
決するため請求項１は、絶縁性基板上に堆積された多結
晶シリコン層を活性領域とし、前記多結晶シリコン層の
一部に活性領域を挟んでソース領域及びドレイン領域を
形成した薄膜トランジスタにおいて、前記ソース領域又
はドレイン領域の少なくとも一方の領域と活性領域との
間に、非晶質部を形成したことを特徴としている。
【０００７】請求項２は請求項１に示した薄膜トランジ
スタの構造を得るための製造方法であり、次の工程を具
備することを特徴としている。第１の工程として、絶縁
性基板上に堆積された島状の多結晶シリコン層上に絶縁
層を形成する。第２の工程として、該絶縁層上に多結晶
シリコン層を堆積し、この多結晶シリコン層を所定形状
にパターニングしてゲート電極を形成する。第３の工程
として、該ゲート電極をマスクとして前記絶縁性基板上
面に対して第１の角度θ1 の方向からイオンを注入して
前記多結晶シリコン層を非晶質化する。第４の工程とし
て、前記ゲート電極をマスクとして前記絶縁性基板上面
に対して第２の角度θ2 の方向からレーザ光を照射し、
ゲート電極の側面下側近傍に非晶質部を残して再結晶化
する。第５の工程として、前記ゲート電極をマスクとし
て再結晶化されたシリコン層に導電性を与える不純物イ
オンを注入してソース領域及びドレイン領域を形成す
る。
スタの構造を得るための製造方法であり、次の工程を具
備することを特徴としている。第１の工程として、絶縁
性基板上に堆積された島状の多結晶シリコン層上に絶縁
層を形成する。第２の工程として、該絶縁層上に多結晶
シリコン層を堆積し、この多結晶シリコン層を所定形状
にパターニングしてゲート電極を形成する。第３の工程
として、該ゲート電極をマスクとして前記絶縁性基板上
面に対して第１の角度θ1 の方向からイオンを注入して
前記多結晶シリコン層を非晶質化する。第４の工程とし
て、前記ゲート電極をマスクとして前記絶縁性基板上面
に対して第２の角度θ2 の方向からレーザ光を照射し、
ゲート電極の側面下側近傍に非晶質部を残して再結晶化
する。第５の工程として、前記ゲート電極をマスクとし
て再結晶化されたシリコン層に導電性を与える不純物イ
オンを注入してソース領域及びドレイン領域を形成す
る。
【０００８】
【作用】請求項１の発明によれば、ソース領域又はドレ
イン領域の少なくとも一方の領域と活性領域との間に非
晶質部を形成したので、オフ状態でソース領域又はドレ
イン領域近傍で生成されるキャリアが即座に非晶質領域
内で再結合させることができ、リーク電流の低減を図る
ことができる。
イン領域の少なくとも一方の領域と活性領域との間に非
晶質部を形成したので、オフ状態でソース領域又はドレ
イン領域近傍で生成されるキャリアが即座に非晶質領域
内で再結合させることができ、リーク電流の低減を図る
ことができる。
【０００９】請求項２の発明方法によれば、ゲート電極
をマスクとして多結晶シリコン層を非晶質化する際に絶
縁性基板上面に対して角度θ1 の方向からイオンを注入
し、ゲート電極をマスクとして再結晶化する際に絶縁性
基板上面に対して角度θ2 の方向からレーザ光を照射す
るようにしたので、ゲート電極の側面下側近傍のシリコ
ン層部分に、イオン注入はなされるがレーザ光が照射さ
れない部分を生じさせ、この部分を非晶質領域とするこ
とができる。
をマスクとして多結晶シリコン層を非晶質化する際に絶
縁性基板上面に対して角度θ1 の方向からイオンを注入
し、ゲート電極をマスクとして再結晶化する際に絶縁性
基板上面に対して角度θ2 の方向からレーザ光を照射す
るようにしたので、ゲート電極の側面下側近傍のシリコ
ン層部分に、イオン注入はなされるがレーザ光が照射さ
れない部分を生じさせ、この部分を非晶質領域とするこ
とができる。
【００１０】
【実施例】本発明に係る薄膜トランジスタの一例につい
て図１及び図２（ｆ）を参照しながら説明する。図２
（ｆ）は図１のＡ−Ａ´断面説明図である。絶縁性基板
１上に方形の島状に多結晶シリコン層２が堆積されてい
る。この多結晶シリコン層２を覆うように、酸化シリコ
ン層から成るゲート絶縁膜３を絶縁性基板１上に形成
し、このゲート絶縁膜３上に前記多結晶シリコン層２の
中央を横切るように多結晶シリコン膜から成るゲート電
極４が形成されている。ゲート電極４の一端は、薄膜ト
ランジスタのオン・オフ制御を行なう制御信号線５に接
続されている。前記多結晶シリコン層２において、ゲー
ト電極４の下方に位置する部分には、活性領域２ａが形
成され、この活性領域２ａの外側部分には、ソース領域
２ｂ，ドレイン領域２ｃが形成されて、活性領域２ａを
挟むようになっている。また、ゲート電極４のドレイン
領域２ｃ側の端面下方に位置するドレイン領域２ｃと活
性領域２ａとの界面部分には、前記端面に沿って１μｍ
以下程度の幅で非晶質領域２ｄが形成されている。ゲー
ト絶縁膜３及びゲート電極４上には層間絶縁膜６が着膜
され、この層間絶縁膜６上には、前記ソース領域２ｂ及
びドレイン領域２ｃ上に位置するゲート絶縁膜４及び層
間絶縁膜６に形成されたコンタクト孔７，７を介して信
号線８，８が接続するように形成されている。
て図１及び図２（ｆ）を参照しながら説明する。図２
（ｆ）は図１のＡ−Ａ´断面説明図である。絶縁性基板
１上に方形の島状に多結晶シリコン層２が堆積されてい
る。この多結晶シリコン層２を覆うように、酸化シリコ
ン層から成るゲート絶縁膜３を絶縁性基板１上に形成
し、このゲート絶縁膜３上に前記多結晶シリコン層２の
中央を横切るように多結晶シリコン膜から成るゲート電
極４が形成されている。ゲート電極４の一端は、薄膜ト
ランジスタのオン・オフ制御を行なう制御信号線５に接
続されている。前記多結晶シリコン層２において、ゲー
ト電極４の下方に位置する部分には、活性領域２ａが形
成され、この活性領域２ａの外側部分には、ソース領域
２ｂ，ドレイン領域２ｃが形成されて、活性領域２ａを
挟むようになっている。また、ゲート電極４のドレイン
領域２ｃ側の端面下方に位置するドレイン領域２ｃと活
性領域２ａとの界面部分には、前記端面に沿って１μｍ
以下程度の幅で非晶質領域２ｄが形成されている。ゲー
ト絶縁膜３及びゲート電極４上には層間絶縁膜６が着膜
され、この層間絶縁膜６上には、前記ソース領域２ｂ及
びドレイン領域２ｃ上に位置するゲート絶縁膜４及び層
間絶縁膜６に形成されたコンタクト孔７，７を介して信
号線８，８が接続するように形成されている。
【００１１】次に、上記構造の薄膜トランジスタの製造
方法について、図２（ａ）〜（ｆ）を参照しながら説明
する。先ず、ステージ（図示せず）上に配置された絶縁
性基板１の表面に、ＬＰＣＶＤ法により５００℃の着膜
温度で１０００オングストロームの膜厚でアモルファス
シリコン（ａ−Ｓｉ）膜を堆積し、エキシマレーザー
（ＫｒＦ ２４８ｎｍ，１０Ｈｚ）からの紫外線の照射
によりアニールを行なって多結晶シリコン（poly-Si ）
膜を形成する。前記堆積は、スパッタ法，ＰＥＣＶＤ法
等で行なってもよい。次に、多結晶シリコン膜を島状に
パターニングして多結晶シリコン層２を形成する。次い
で、ＬＰＣＶＤ法等により１０００オングストロームの
膜厚で酸化シリコン（ＳｉＯ2 ）膜を堆積してゲート絶
縁膜３を形成し、更にＬＰＣＶＤ法等により３０００オ
ングストロームの膜厚でpoly-Si 膜を堆積し、このpoly
-Si 膜をパターニングしてゲート電極４を形成する（図
２（ａ））。
方法について、図２（ａ）〜（ｆ）を参照しながら説明
する。先ず、ステージ（図示せず）上に配置された絶縁
性基板１の表面に、ＬＰＣＶＤ法により５００℃の着膜
温度で１０００オングストロームの膜厚でアモルファス
シリコン（ａ−Ｓｉ）膜を堆積し、エキシマレーザー
（ＫｒＦ ２４８ｎｍ，１０Ｈｚ）からの紫外線の照射
によりアニールを行なって多結晶シリコン（poly-Si ）
膜を形成する。前記堆積は、スパッタ法，ＰＥＣＶＤ法
等で行なってもよい。次に、多結晶シリコン膜を島状に
パターニングして多結晶シリコン層２を形成する。次い
で、ＬＰＣＶＤ法等により１０００オングストロームの
膜厚で酸化シリコン（ＳｉＯ2 ）膜を堆積してゲート絶
縁膜３を形成し、更にＬＰＣＶＤ法等により３０００オ
ングストロームの膜厚でpoly-Si 膜を堆積し、このpoly
-Si 膜をパターニングしてゲート電極４を形成する（図
２（ａ））。
【００１２】次に、絶縁性基板１が載置されたステージ
を右上がりに角度α傾けた状態で上方よりゲート電極４
をマスクとしてＳｉイオンを打込むと、換言すれば絶縁
性基板１上面に対して反時計回りに角度θ1 （θ1 ＝９
０−α、具体的にはθ1 が６５°程度）の方向からＳｉ
イオンを注入すると、前記多結晶シリコン層２のうちゲ
ート電極４の上部４´とゲート電極４の陰とならない多
結晶シンリコン層２′部分を非晶質化する（図２
（ｂ））。
を右上がりに角度α傾けた状態で上方よりゲート電極４
をマスクとしてＳｉイオンを打込むと、換言すれば絶縁
性基板１上面に対して反時計回りに角度θ1 （θ1 ＝９
０−α、具体的にはθ1 が６５°程度）の方向からＳｉ
イオンを注入すると、前記多結晶シリコン層２のうちゲ
ート電極４の上部４´とゲート電極４の陰とならない多
結晶シンリコン層２′部分を非晶質化する（図２
（ｂ））。
【００１３】次に、絶縁性基板１が載置されたステージ
を左上がりに角度β傾けた状態で上方よりゲート電極４
をマスクとしてレーザ光を照射すると、換言すれば絶縁
性基板１上面に対して時計回りに角度θ2 （θ2 ＝９０
−β、具体的にはθ2 が６５°程度）の方向からレーザ
光を照射すると、前記工程で非晶質化した部分のうち、
ゲート電極４の上部とゲート電極４の陰とならない多結
晶シンリコン層２′部分が再結晶化し、ゲート電極４の
陰となりレーザ光が照射されない１μｍ以下程度の幅の
部分が非晶質のまま残り非晶質領域２ｄが形成される
（図２（ｃ））。
を左上がりに角度β傾けた状態で上方よりゲート電極４
をマスクとしてレーザ光を照射すると、換言すれば絶縁
性基板１上面に対して時計回りに角度θ2 （θ2 ＝９０
−β、具体的にはθ2 が６５°程度）の方向からレーザ
光を照射すると、前記工程で非晶質化した部分のうち、
ゲート電極４の上部とゲート電極４の陰とならない多結
晶シンリコン層２′部分が再結晶化し、ゲート電極４の
陰となりレーザ光が照射されない１μｍ以下程度の幅の
部分が非晶質のまま残り非晶質領域２ｄが形成される
（図２（ｃ））。
【００１４】続いて、ステージを水平状態とし、イオン
注入法により上方からリンを注入し、この注入リンの活
性化アニールを行なって前記再結晶化した多結晶シリコ
ン層２部分に導電性を与えてソース領域２ａ及びドレイ
ン領域２ｂの形成する。この時、前記非晶質領域２ｄは
非晶質状態を維持している。次いで、ＬＰＣＶＤ法等に
より酸化シリコン（ＳｉＯ2 ）膜を堆積して層間絶縁膜
６を形成し（図２（ｅ））、フォトリソ法により前記ソ
ース領域２ｂ及びドレイン領域２ｃに対応するゲート絶
縁膜３及び層間絶縁膜６にコンタクト孔７，７を穿孔す
る。多結晶シリコン層２の多結晶シリコン粒界に水素原
子を導入し、シリコンの未結合手と結合させてトラップ
密度を低減させる水素化処理を行なう。アルミニウム
（Ａｌ）膜を堆積及びパターニングして信号線８，８を
形成する（図２（ｆ））。
注入法により上方からリンを注入し、この注入リンの活
性化アニールを行なって前記再結晶化した多結晶シリコ
ン層２部分に導電性を与えてソース領域２ａ及びドレイ
ン領域２ｂの形成する。この時、前記非晶質領域２ｄは
非晶質状態を維持している。次いで、ＬＰＣＶＤ法等に
より酸化シリコン（ＳｉＯ2 ）膜を堆積して層間絶縁膜
６を形成し（図２（ｅ））、フォトリソ法により前記ソ
ース領域２ｂ及びドレイン領域２ｃに対応するゲート絶
縁膜３及び層間絶縁膜６にコンタクト孔７，７を穿孔す
る。多結晶シリコン層２の多結晶シリコン粒界に水素原
子を導入し、シリコンの未結合手と結合させてトラップ
密度を低減させる水素化処理を行なう。アルミニウム
（Ａｌ）膜を堆積及びパターニングして信号線８，８を
形成する（図２（ｆ））。
【００１５】図３（ａ）〜（ｆ）は、本発明の薄膜トラ
ンジスタの製造方法の他の実施例を示すもので、図中図
２と同一構成をとる部分については同一符号を付してい
る。以下、異なる部分を中心に説明する。図２の実施例
同様に、ステージ（図示せず）上に配置された絶縁性基
板１の表面に、アモルファスシリコン（ａ−Ｓｉ）膜を
堆積した後、アニールを行なって多結晶シリコン（poly
-Si ）膜を形成し、パターニングして多結晶シリコン層
２を形成する。次いで、ゲート絶縁膜３及びpoly-Si 膜
を堆積し、絶縁性基板１が載置されたステージを右上が
りに角度γ傾けた状態で、このpoly-Si 膜をフォトリソ
法による異方性エッチングを行ない、断面が平行四辺形
となるようにパターニングされたゲート電極４を形成す
る（図３（ａ））。
ンジスタの製造方法の他の実施例を示すもので、図中図
２と同一構成をとる部分については同一符号を付してい
る。以下、異なる部分を中心に説明する。図２の実施例
同様に、ステージ（図示せず）上に配置された絶縁性基
板１の表面に、アモルファスシリコン（ａ−Ｓｉ）膜を
堆積した後、アニールを行なって多結晶シリコン（poly
-Si ）膜を形成し、パターニングして多結晶シリコン層
２を形成する。次いで、ゲート絶縁膜３及びpoly-Si 膜
を堆積し、絶縁性基板１が載置されたステージを右上が
りに角度γ傾けた状態で、このpoly-Si 膜をフォトリソ
法による異方性エッチングを行ない、断面が平行四辺形
となるようにパターニングされたゲート電極４を形成す
る（図３（ａ））。
【００１６】この状態で（絶縁性基板１を右上がりに角
度γ傾けた状態）で上方よりゲート電極４をマスクとし
てＳｉイオンを打込むと、換言すれば絶縁性基板１上面
に対して反時計回りに角度θ1 ′（θ1 ′＝９０−γ、
具体的にはθ1 ′が７０゜程度）の方向からＳｉイオン
を注入すると、前記多結晶シリコン層２のうちゲート電
極４の上部４´とゲート電極４に覆われない多結晶シン
リコン層２′部分が非晶質化される（図３（ｂ））。
度γ傾けた状態）で上方よりゲート電極４をマスクとし
てＳｉイオンを打込むと、換言すれば絶縁性基板１上面
に対して反時計回りに角度θ1 ′（θ1 ′＝９０−γ、
具体的にはθ1 ′が７０゜程度）の方向からＳｉイオン
を注入すると、前記多結晶シリコン層２のうちゲート電
極４の上部４´とゲート電極４に覆われない多結晶シン
リコン層２′部分が非晶質化される（図３（ｂ））。
【００１７】次に、絶縁性基板１が載置されたステージ
を水平状態とし、上方よりゲート電極４をマスクとして
レーザ光を照射すると、すなわち、絶縁性基板１上面に
対して直交する方向（角度θ2 ′＝９０゜）からレーザ
光を照射すると、前記工程で非晶質化した部分のうち、
ゲート電極４の上部とゲート電極４の陰とならない多結
晶シンリコン層２′部分が再結晶化し、ゲート電極４の
陰となりレーザ光が照射されない１μｍ以下程度の幅の
部分が非晶質のまま残り非晶質領域２ｄが形成される
（図３（ｃ））。
を水平状態とし、上方よりゲート電極４をマスクとして
レーザ光を照射すると、すなわち、絶縁性基板１上面に
対して直交する方向（角度θ2 ′＝９０゜）からレーザ
光を照射すると、前記工程で非晶質化した部分のうち、
ゲート電極４の上部とゲート電極４の陰とならない多結
晶シンリコン層２′部分が再結晶化し、ゲート電極４の
陰となりレーザ光が照射されない１μｍ以下程度の幅の
部分が非晶質のまま残り非晶質領域２ｄが形成される
（図３（ｃ））。
【００１８】この状態で、イオン注入法により上方から
リンを注入し、この注入リンの活性化アニールを行なっ
て前記再結晶化した多結晶シリコン層２部分に導電性を
与えてソース領域２ａ及びドレイン領域２ｂの形成する
（図３（ｄ））。次いで、ＬＰＣＶＤ法により酸化シリ
コン（ＳｉＯ2 ）膜を堆積して層間絶縁膜６を形成する
（図３（ｅ））。そして、フォトリソ法により前記ソー
ス領域２ａ及びドレイン領域２ｂに対応するゲート絶縁
膜３及び層間絶縁膜６にコンタクト孔７，７を穿孔し、
水素化処理を行い、アルミニウム（Ａｌ）膜を堆積及び
パターニングして信号線８，８を形成する（図３
（ｆ））。
リンを注入し、この注入リンの活性化アニールを行なっ
て前記再結晶化した多結晶シリコン層２部分に導電性を
与えてソース領域２ａ及びドレイン領域２ｂの形成する
（図３（ｄ））。次いで、ＬＰＣＶＤ法により酸化シリ
コン（ＳｉＯ2 ）膜を堆積して層間絶縁膜６を形成する
（図３（ｅ））。そして、フォトリソ法により前記ソー
ス領域２ａ及びドレイン領域２ｂに対応するゲート絶縁
膜３及び層間絶縁膜６にコンタクト孔７，７を穿孔し、
水素化処理を行い、アルミニウム（Ａｌ）膜を堆積及び
パターニングして信号線８，８を形成する（図３
（ｆ））。
【００１９】上述した図１の平面図や図２（ｆ）及び図
３（ｆ）の断面図に示した構造の薄膜トランジスタによ
ると、オフ状態においては、電界集中に起因してドレイ
ン領域２ｃ近傍で生成されたキャリアは即座に非晶質領
域２ｄ内で再結合するためにリーク電流を抑制すること
ができる。また、ゲート電極４に制御信号が印加される
ことにより、薄膜トランジスタがオン状態となった際、
ドレイン領域２ｃ近傍には高電界がかかるために高抵抗
な非晶質となっている影響は少なく、ドレイン領域２ｃ
の抵抗値やオン電流値等が前記非晶質領域２ｄ部分によ
り影響を受けず、トランジスタのオン特性は従来構造の
薄膜トランジスタの製造ばらつきの範囲内であった。
３（ｆ）の断面図に示した構造の薄膜トランジスタによ
ると、オフ状態においては、電界集中に起因してドレイ
ン領域２ｃ近傍で生成されたキャリアは即座に非晶質領
域２ｄ内で再結合するためにリーク電流を抑制すること
ができる。また、ゲート電極４に制御信号が印加される
ことにより、薄膜トランジスタがオン状態となった際、
ドレイン領域２ｃ近傍には高電界がかかるために高抵抗
な非晶質となっている影響は少なく、ドレイン領域２ｃ
の抵抗値やオン電流値等が前記非晶質領域２ｄ部分によ
り影響を受けず、トランジスタのオン特性は従来構造の
薄膜トランジスタの製造ばらつきの範囲内であった。
【００２０】図４（ａ）〜（ｃ）は、本発明構造による
非晶質領域２ｄをドレイン側だけではなく、ソース側に
も形成する場合の製造方法を示す。すなわち、図３
（ａ）の工程の後に、絶縁性基板１が載置されたステー
ジを反対側（左上がり）に角度δ傾斜させて異方性エッ
チングを行なう工程を加え、図４（ａ）に示すような断
面形状のゲート電極４を形成する。次いで、図３（ｂ）
のようにステージを右上がりに角度γ傾斜させてＳｉイ
オンを注入した後、ステージを左上がりに角度δ傾斜さ
せてＳｉイオンを注入する（図４（ｂ））。
非晶質領域２ｄをドレイン側だけではなく、ソース側に
も形成する場合の製造方法を示す。すなわち、図３
（ａ）の工程の後に、絶縁性基板１が載置されたステー
ジを反対側（左上がり）に角度δ傾斜させて異方性エッ
チングを行なう工程を加え、図４（ａ）に示すような断
面形状のゲート電極４を形成する。次いで、図３（ｂ）
のようにステージを右上がりに角度γ傾斜させてＳｉイ
オンを注入した後、ステージを左上がりに角度δ傾斜さ
せてＳｉイオンを注入する（図４（ｂ））。
【００２１】次に、絶縁性基板１が載置されたステージ
を水平状態とし、上方よりゲート電極４をマスクとして
レーザ光を照射すると、前記工程で非晶質化した部分の
うち、ゲート電極４の上部４´とゲート電極４の陰とな
らない多結晶シリコン層２′部分が再結晶化し、ゲート
電極４の陰となりレーザ光が照射されない１μｍ以下程
度の幅の部分がゲート電極４の両側に非晶質のまま残り
非晶質領域２ｄが形成される（図４（ｃ））。
を水平状態とし、上方よりゲート電極４をマスクとして
レーザ光を照射すると、前記工程で非晶質化した部分の
うち、ゲート電極４の上部４´とゲート電極４の陰とな
らない多結晶シリコン層２′部分が再結晶化し、ゲート
電極４の陰となりレーザ光が照射されない１μｍ以下程
度の幅の部分がゲート電極４の両側に非晶質のまま残り
非晶質領域２ｄが形成される（図４（ｃ））。
【００２２】この状態で、イオン注入法により上方から
リンを注入し、この注入リンの活性化アニールを行なっ
て前記再結晶化した多結晶シリコン層２部分に導電性を
与えてソース領域２ａ及びドレイン領域２ｂを形成する
（図４（ｄ））。層間絶縁膜６，コンタクト孔７，信号
線８の形成（図４（ｅ））は、図３の実施例と同様なの
で説明を省略する。
リンを注入し、この注入リンの活性化アニールを行なっ
て前記再結晶化した多結晶シリコン層２部分に導電性を
与えてソース領域２ａ及びドレイン領域２ｂを形成する
（図４（ｄ））。層間絶縁膜６，コンタクト孔７，信号
線８の形成（図４（ｅ））は、図３の実施例と同様なの
で説明を省略する。
【００２３】上記実施例のように、ソース側及びドレイ
ン側に非晶質領域２ｄを形成した場合、オン電流は１０
％程度低下したものの、ソースとドレインとを入れ替え
て用いるような場合においても、常にリーク電流を小さ
くすることができ、高画質ディスプレイのアクティブマ
トリックス回路に適した薄膜トランジスタを得ることが
できる。
ン側に非晶質領域２ｄを形成した場合、オン電流は１０
％程度低下したものの、ソースとドレインとを入れ替え
て用いるような場合においても、常にリーク電流を小さ
くすることができ、高画質ディスプレイのアクティブマ
トリックス回路に適した薄膜トランジスタを得ることが
できる。
【００２４】
【発明の効果】本発明によれば、ゲート電極をマスクと
してイオン注入とレーザ照射を行なう際、絶縁性基板上
面に対してのイオン注入方向とレーザ光照射方向とを異
にすることにより、ゲート電極の側面下側近傍のシリコ
ン層部分に、イオン注入はなされるがレーザ光が照射さ
れない部分を生じさせることにより、ソース領域又はド
レイン領域の少なくとも一方の領域と活性領域との間に
非晶質部を形成し、オフ状態でソース領域又はドレイン
領域近傍で生成されるキャリアが即座に非晶質領域内で
再結合させることができ、リーク電流を低減を図ること
ができる。
してイオン注入とレーザ照射を行なう際、絶縁性基板上
面に対してのイオン注入方向とレーザ光照射方向とを異
にすることにより、ゲート電極の側面下側近傍のシリコ
ン層部分に、イオン注入はなされるがレーザ光が照射さ
れない部分を生じさせることにより、ソース領域又はド
レイン領域の少なくとも一方の領域と活性領域との間に
非晶質部を形成し、オフ状態でソース領域又はドレイン
領域近傍で生成されるキャリアが即座に非晶質領域内で
再結合させることができ、リーク電流を低減を図ること
ができる。
【図１】 本発明の薄膜トランジスタの一実施例を示す
平面説明図である。
平面説明図である。
【図２】 （ａ）ないし（ｆ）は、本発明の薄膜トラン
ジスタを得るための製造方法の一実施例を示す工程説明
図である。
ジスタを得るための製造方法の一実施例を示す工程説明
図である。
【図３】 （ａ）ないし（ｆ）は、本発明の薄膜トラン
ジスタを得るための製造方法の他の実施例を示す工程説
明図である。
ジスタを得るための製造方法の他の実施例を示す工程説
明図である。
【図４】 （ａ）ないし（ｅ）は、本発明の薄膜トラン
ジスタを得るための製造方法の他の実施例を示す工程説
明図である。
ジスタを得るための製造方法の他の実施例を示す工程説
明図である。
【図５】 従来の薄膜トランジスタの断面説明図であ
る。
る。
【図６】 ＬＤＤ構造の薄膜トランジスタの断面説明図
である。
である。
【図７】 ゲートオフセット構造の薄膜トランジスタの
断面説明図である。
断面説明図である。
１…絶縁性基板、 ２…多結晶シリコン層、 ２ａ…活
性領域、 ２ｂ…ソース領域、 ２ｃ…ドレイン領域、
２ｄ…非晶質領域、 ３…ゲート絶縁膜、４…ゲート
電極、 ６…層間絶縁膜、 ７…コンタクト孔、 ８…
信号線
性領域、 ２ｂ…ソース領域、 ２ｃ…ドレイン領域、
２ｄ…非晶質領域、 ３…ゲート絶縁膜、４…ゲート
電極、 ６…層間絶縁膜、 ７…コンタクト孔、 ８…
信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｑ 8617−4Ｍ Ｐ 8617−4Ｍ Ｖ
Claims (2)
- 【請求項１】 絶縁性基板上に堆積された多結晶シリコ
ン層を活性領域とし、前記多結晶シリコン層の一部に活
性領域を挟んでソース領域及びドレイン領域を形成した
薄膜トランジスタにおいて、前記ソース領域又はドレイ
ン領域の少なくとも一方の領域と活性領域との間に、非
晶質部を形成したことを特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁性基板上に堆積された島状の多結晶
シリコン層上に絶縁層を形成する第１の工程と、該絶縁
層上に多結晶シリコン層を堆積し、この多結晶シリコン
層を所定形状にパターニングしてゲート電極を形成する
第２の工程と、該ゲート電極をマスクとして前記絶縁性
基板上面に対して第１の角度θ1 の方向からイオンを注
入して前記多結晶シリコン層を非晶質化する第３の工程
と、前記ゲート電極をマスクとして前記絶縁性基板上面
に対して第２の角度θ2 の方向からレーザ光を照射し、
ゲート電極の側面下側近傍に非晶質部を残して再結晶化
する第４の工程と、前記ゲート電極をマスクとして再結
晶化されたシリコン層に導電性を与える不純物イオンを
注入してソース領域及びドレイン領域を形成する第５の
工程と、を具備する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290592A JPH05251465A (ja) | 1992-03-06 | 1992-03-06 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290592A JPH05251465A (ja) | 1992-03-06 | 1992-03-06 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251465A true JPH05251465A (ja) | 1993-09-28 |
Family
ID=13787279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290592A Pending JPH05251465A (ja) | 1992-03-06 | 1992-03-06 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001714A (en) * | 1996-09-26 | 1999-12-14 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing polysilicon thin film transistor |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| EP1282173A3 (en) * | 2001-08-01 | 2005-01-12 | Nec Corporation | Field effect transistor and method of manufacturing the same as well as liquid crystal display using the same as well as method of manufacturing the same |
-
1992
- 1992-03-06 JP JP8290592A patent/JPH05251465A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001714A (en) * | 1996-09-26 | 1999-12-14 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing polysilicon thin film transistor |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| EP1282173A3 (en) * | 2001-08-01 | 2005-01-12 | Nec Corporation | Field effect transistor and method of manufacturing the same as well as liquid crystal display using the same as well as method of manufacturing the same |
| US7015084B2 (en) | 2001-08-01 | 2006-03-21 | Nec Corporation | Method of manufacturing a field effect transistor and a liquid crystal display using the same |
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