JPH08213632A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH08213632A JPH08213632A JP6836895A JP6836895A JPH08213632A JP H08213632 A JPH08213632 A JP H08213632A JP 6836895 A JP6836895 A JP 6836895A JP 6836895 A JP6836895 A JP 6836895A JP H08213632 A JPH08213632 A JP H08213632A
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- film
- drain
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Abstract
(57)【要約】
【目的】 薄膜多結晶半導体膜の結晶粒径分布に着目
し、ドレイン端での電界強度を低減して薄膜半導体装置
の特性向上を図ることを目的とする。 【構成】 ｐｏｌｙ−Ｓｉ膜２にチャンネル部２ａとソ
ース部２ｂとドレイン部２ｃとが形成され、前記チャン
ネル部２ａに対向する位置にゲート絶縁膜５を介してｐ
ｏｌｙ−Ｓｉ膜から成るゲート電極３が形成されて成
り、前記ゲート電極３が、第１の電極部３ａと第２の電
極部３ｂから成るダブルゲート構造を有し、第１の電極
部３ａは前記ソース部２ｂに近い側に、第２の電極部３
ｂは前記ドレイン部２ｃに近い側にそれぞれ小粒径結晶
領域を有し、この小粒径結晶領域にて高抵抗部が形成さ
れている。
し、ドレイン端での電界強度を低減して薄膜半導体装置
の特性向上を図ることを目的とする。 【構成】 ｐｏｌｙ−Ｓｉ膜２にチャンネル部２ａとソ
ース部２ｂとドレイン部２ｃとが形成され、前記チャン
ネル部２ａに対向する位置にゲート絶縁膜５を介してｐ
ｏｌｙ−Ｓｉ膜から成るゲート電極３が形成されて成
り、前記ゲート電極３が、第１の電極部３ａと第２の電
極部３ｂから成るダブルゲート構造を有し、第１の電極
部３ａは前記ソース部２ｂに近い側に、第２の電極部３
ｂは前記ドレイン部２ｃに近い側にそれぞれ小粒径結晶
領域を有し、この小粒径結晶領域にて高抵抗部が形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ装置
の駆動回路などに用いられる薄膜半導体装置及びその製
造方法に関する。
の駆動回路などに用いられる薄膜半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】液晶ディスプレイ装置には、非晶質シリ
コンから成る薄膜トランジスタ（以下、ＴＦＴという）
が用いられていたが、次世代に向けた液晶ディスプレイ
装置の開発のため、前記非晶質シリコンから成るＴＦＴ
に比べて高速動作が可能な多結晶シリコンＴＦＴの研究
が進められている。
コンから成る薄膜トランジスタ（以下、ＴＦＴという）
が用いられていたが、次世代に向けた液晶ディスプレイ
装置の開発のため、前記非晶質シリコンから成るＴＦＴ
に比べて高速動作が可能な多結晶シリコンＴＦＴの研究
が進められている。
【０００３】この研究の一つとして、上記多結晶シリコ
ンＴＦＴにおける結晶粒界等の存在に起因するオフ電流
の増大を防止して、リーク電流が問題となる液晶ディス
プレイの画素部への利用を容易にすべく、例えば、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造、
ダブルゲート構造、及び、オフセット構造など、ドレイ
ン端での電界強度を低減させる対策が行われている。ま
た、ゲート電極の形成工程の容易化等を図るため、当該
ゲート電極を多結晶シリコン膜にて形成することも行わ
れている。
ンＴＦＴにおける結晶粒界等の存在に起因するオフ電流
の増大を防止して、リーク電流が問題となる液晶ディス
プレイの画素部への利用を容易にすべく、例えば、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造、
ダブルゲート構造、及び、オフセット構造など、ドレイ
ン端での電界強度を低減させる対策が行われている。ま
た、ゲート電極の形成工程の容易化等を図るため、当該
ゲート電極を多結晶シリコン膜にて形成することも行わ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の低リーク電流化技術、特に、ＬＤＤ構造などはその
製造工程が複雑になり、割高になる欠点がある。また、
多結晶シリコンＴＦＴにおいては、チャンネル部の多結
晶シリコンが電流制御の役割を担っているため、このチ
ャンネル部における結晶の粒径分布や膜質等の影響を考
慮することが行われているが、多結晶シリコン膜から成
るゲート電極についてその結晶粒径を十分に考慮したも
のは無かった。
来の低リーク電流化技術、特に、ＬＤＤ構造などはその
製造工程が複雑になり、割高になる欠点がある。また、
多結晶シリコンＴＦＴにおいては、チャンネル部の多結
晶シリコンが電流制御の役割を担っているため、このチ
ャンネル部における結晶の粒径分布や膜質等の影響を考
慮することが行われているが、多結晶シリコン膜から成
るゲート電極についてその結晶粒径を十分に考慮したも
のは無かった。
【０００５】本発明は、上記の事情に鑑み、多結晶半導
体膜の結晶粒径分布に着目し、ドレイン端での電界強度
を低減して薄膜半導体装置の特性向上を図ることを目的
とする。
体膜の結晶粒径分布に着目し、ドレイン端での電界強度
を低減して薄膜半導体装置の特性向上を図ることを目的
とする。
【０００６】
【課題を解決するための手段】本発明の薄膜半導体装置
は、薄膜多結晶半導体層にチャンネル部とソース部とド
レイン部とが形成され、前記チャンネル部に対向する位
置に絶縁膜を介して多結晶半導体膜から成るゲート電極
が形成された薄膜半導体装置において、前記ゲート電極
が、前記ソース部及びドレイン部に近い側に高抵抗部を
有していることを特徴とする。
は、薄膜多結晶半導体層にチャンネル部とソース部とド
レイン部とが形成され、前記チャンネル部に対向する位
置に絶縁膜を介して多結晶半導体膜から成るゲート電極
が形成された薄膜半導体装置において、前記ゲート電極
が、前記ソース部及びドレイン部に近い側に高抵抗部を
有していることを特徴とする。
【０００７】また、上記の構成において、前記ゲート電
極が、チャンネル幅方向に形成された分離溝により分離
された第１の電極部と第２の電極部とから成るダブルゲ
ート構造を有し、第１の電極部はソース側に近い側に高
抵抗部を有し、第２の電極部はドレイン側に近い側に高
抵抗部を有していてもよい。
極が、チャンネル幅方向に形成された分離溝により分離
された第１の電極部と第２の電極部とから成るダブルゲ
ート構造を有し、第１の電極部はソース側に近い側に高
抵抗部を有し、第２の電極部はドレイン側に近い側に高
抵抗部を有していてもよい。
【０００８】また、上記いずれかの構成において、前記
高抵抗部は、前記薄膜多結晶半導体層の前記ソース部及
びドレイン部に近いサイド側に形成された小粒径結晶領
域により成るものでもよい。
高抵抗部は、前記薄膜多結晶半導体層の前記ソース部及
びドレイン部に近いサイド側に形成された小粒径結晶領
域により成るものでもよい。
【０００９】また、本発明の薄膜半導体装置の製造方法
は、ゲート電極となる半導体薄膜を形成する工程と、前
記半導体薄膜における少なくともチャンネル部上方に配
置される部分を、チャンネル幅方向に形成された分離溝
にて二つのアイランド状に形成する工程と、前記半導体
薄膜が非晶質半導体薄膜であればエネルギーを加えて多
結晶化し、前記半導体薄膜が多結晶半導体薄膜であれば
エネルギーを加えて再度多結晶化させる工程と、この多
結晶半導体薄膜の各々のアイランド部分の中央部よりも
ソース部又はドレイン部に近いサイド側部分を除去する
工程とを含むことを特徴とする。
は、ゲート電極となる半導体薄膜を形成する工程と、前
記半導体薄膜における少なくともチャンネル部上方に配
置される部分を、チャンネル幅方向に形成された分離溝
にて二つのアイランド状に形成する工程と、前記半導体
薄膜が非晶質半導体薄膜であればエネルギーを加えて多
結晶化し、前記半導体薄膜が多結晶半導体薄膜であれば
エネルギーを加えて再度多結晶化させる工程と、この多
結晶半導体薄膜の各々のアイランド部分の中央部よりも
ソース部又はドレイン部に近いサイド側部分を除去する
工程とを含むことを特徴とする。
【００１０】
【作用】上記第１の構成によれば、前記ゲート電極が、
前記ソース部及びドレイン部に近い側に高抵抗部を有し
ているので、ゲート電極端の電界集中が緩和され、薄膜
半導体装置の特性が向上する。
前記ソース部及びドレイン部に近い側に高抵抗部を有し
ているので、ゲート電極端の電界集中が緩和され、薄膜
半導体装置の特性が向上する。
【００１１】上記第２の構成によれば、ダブルゲート構
造をなす第１の電極部および第２の電極部の各々に高抵
抗部が形成されているので、この高抵抗部による上記作
用に加え、ダブルゲート構造による作用により、オフ時
のリーク電流の低減が一層図られる。
造をなす第１の電極部および第２の電極部の各々に高抵
抗部が形成されているので、この高抵抗部による上記作
用に加え、ダブルゲート構造による作用により、オフ時
のリーク電流の低減が一層図られる。
【００１２】上記第３の構成によれば、高抵抗部は、前
記薄膜多結晶半導体層の前記ソース部及びドレイン部に
近いサイド側の小粒径結晶領域により形成されていてい
るので、例えば、薄膜多結晶半導体層に均一に導電性を
決定する不純物をドープして簡単に前記高抵抗部を得る
ことができる。
記薄膜多結晶半導体層の前記ソース部及びドレイン部に
近いサイド側の小粒径結晶領域により形成されていてい
るので、例えば、薄膜多結晶半導体層に均一に導電性を
決定する不純物をドープして簡単に前記高抵抗部を得る
ことができる。
【００１３】また、上記の製造方法によれば、前記ゲー
ト電極が、前記ソース部及びドレイン部に近い側に結晶
粒径の相違によって高抵抗部を有し、且つ、ダブルゲー
ト構造を有する薄膜半導体装置を簡単な工程で得ること
ができる。
ト電極が、前記ソース部及びドレイン部に近い側に結晶
粒径の相違によって高抵抗部を有し、且つ、ダブルゲー
ト構造を有する薄膜半導体装置を簡単な工程で得ること
ができる。
【００１４】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。
て説明する。
【００１５】図１（ａ）は、薄膜多結晶トランジスタの
平面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ矢視
断面図であって、透明絶縁性基板１とパッシベーション
膜４とを付加して表している。
平面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ矢視
断面図であって、透明絶縁性基板１とパッシベーション
膜４とを付加して表している。
【００１６】図中の２は、透明絶縁性基板１上に、素子
間絶縁のためにアイランド状に形成された多結晶シリコ
ン膜（以下、ｐｏｌｙ−Ｓｉ膜という）であり、このｐ
ｏｌｙ−Ｓｉ膜２の中央部にはチャンネル部２ａが形成
され、これを挟むようにその両側にはソース部２ｂ及び
ドレイン部２ｃが形成されている。チャンネル部２ａ上
には、ＳｉＯ2 膜からなるゲート絶縁膜５が形成され、
このゲート絶縁膜５上には、チャンネル幅方向に形成さ
れた分離溝１５にて第１の電極部３ａと第２の電極部３
ｂとに分離され、チャンネルから離れた位置に配置され
た共通基端部が金属電極８に接続されるダブルゲート構
造のゲート電極３が形成されている。
間絶縁のためにアイランド状に形成された多結晶シリコ
ン膜（以下、ｐｏｌｙ−Ｓｉ膜という）であり、このｐ
ｏｌｙ−Ｓｉ膜２の中央部にはチャンネル部２ａが形成
され、これを挟むようにその両側にはソース部２ｂ及び
ドレイン部２ｃが形成されている。チャンネル部２ａ上
には、ＳｉＯ2 膜からなるゲート絶縁膜５が形成され、
このゲート絶縁膜５上には、チャンネル幅方向に形成さ
れた分離溝１５にて第１の電極部３ａと第２の電極部３
ｂとに分離され、チャンネルから離れた位置に配置され
た共通基端部が金属電極８に接続されるダブルゲート構
造のゲート電極３が形成されている。
【００１７】前記ゲート電極３もｐｏｌｙ−Ｓｉ膜にて
形成されている。このｐｏｌｙ−Ｓｉ膜から成るゲート
電極３の第１の電極部３ａは、分離溝１５側よりも前記
ソース部２ｂに近いサイド側が小粒径であり、また、ゲ
ート電極３の第２の電極部３ｂは、分離溝１５側よりも
前記ドレイン部２ｃに近いサイド側が小粒径になってい
る。
形成されている。このｐｏｌｙ−Ｓｉ膜から成るゲート
電極３の第１の電極部３ａは、分離溝１５側よりも前記
ソース部２ｂに近いサイド側が小粒径であり、また、ゲ
ート電極３の第２の電極部３ｂは、分離溝１５側よりも
前記ドレイン部２ｃに近いサイド側が小粒径になってい
る。
【００１８】図２は、ｐｏｌｙ−Ｓｉ膜の粒径による、
シート抵抗値の変化を示したグラフである。その横軸に
は粒径をとり、縦軸にはシート抵抗を示している。この
図から分かるように、粒径が大きいほどシート抵抗が低
くなっている。従って、前述のゲート電極３において
は、その中央部よりも前記ソース部２ｂ及びドレイン部
２ｃに近いサイド側が高抵抗となる。
シート抵抗値の変化を示したグラフである。その横軸に
は粒径をとり、縦軸にはシート抵抗を示している。この
図から分かるように、粒径が大きいほどシート抵抗が低
くなっている。従って、前述のゲート電極３において
は、その中央部よりも前記ソース部２ｂ及びドレイン部
２ｃに近いサイド側が高抵抗となる。
【００１９】前記のゲート電極３等を覆うようにパッシ
ベーション膜４が形成されており、前記ソース領域２ｂ
およびドレイン領域２ｃ上の前記パッシベーション膜４
に形成されたコンタクトホールを通じて、前記パッシベ
ーション膜４上に堆積されたソース電極６及びドレイン
電極７が、前記ソース領域２ｂおよびドレイン領域２ｃ
にそれぞれコンタクトされている。これらソース電極６
及びドレイン電極７は金属電極８，８にそれぞれ接続さ
れている。
ベーション膜４が形成されており、前記ソース領域２ｂ
およびドレイン領域２ｃ上の前記パッシベーション膜４
に形成されたコンタクトホールを通じて、前記パッシベ
ーション膜４上に堆積されたソース電極６及びドレイン
電極７が、前記ソース領域２ｂおよびドレイン領域２ｃ
にそれぞれコンタクトされている。これらソース電極６
及びドレイン電極７は金属電極８，８にそれぞれ接続さ
れている。
【００２０】このような構成であれば、前記ゲート電極
３が、その中央部よりも前記ソース部２ｂ及びドレイン
部２ｃに近いサイド側が小粒径で高抵抗となるように形
成されているので、ゲート電極端の電界集中が緩和され
る。更に、前記ゲート電極３第１の電極部３ａと第２の
電極部３ｂとからなるダブルゲート構造とされていてる
ことによってもオフ時のリーク電流が低減される。なお
本発明の構造は、ドレイン部２ｃに近い側のみが高抵抗
でも良い。
３が、その中央部よりも前記ソース部２ｂ及びドレイン
部２ｃに近いサイド側が小粒径で高抵抗となるように形
成されているので、ゲート電極端の電界集中が緩和され
る。更に、前記ゲート電極３第１の電極部３ａと第２の
電極部３ｂとからなるダブルゲート構造とされていてる
ことによってもオフ時のリーク電流が低減される。なお
本発明の構造は、ドレイン部２ｃに近い側のみが高抵抗
でも良い。
【００２１】図３は、薄膜多結晶トランジスタのゲート
電圧に対するドレイン電流特性を示したグラフであり、
上記構造の薄膜多結晶トランジスタは実線で、従来構造
の薄膜多結晶トランジスタは点線で示している。この図
から明らかなように、上記構造の薄膜多結晶トランジス
タでは、ゲート電圧として−３０Ｖを印加しても、ドレ
イン電流Ｉｄの値が１０-10 Ａ以下である。即ち、オフ
電流の増大が防止され、リーク電流が問題となる液晶デ
ィスプレイの画素部に利用することが可能となる。
電圧に対するドレイン電流特性を示したグラフであり、
上記構造の薄膜多結晶トランジスタは実線で、従来構造
の薄膜多結晶トランジスタは点線で示している。この図
から明らかなように、上記構造の薄膜多結晶トランジス
タでは、ゲート電圧として−３０Ｖを印加しても、ドレ
イン電流Ｉｄの値が１０-10 Ａ以下である。即ち、オフ
電流の増大が防止され、リーク電流が問題となる液晶デ
ィスプレイの画素部に利用することが可能となる。
【００２２】次に、薄膜多結晶トランジスタの製造方法
について説明する。
について説明する。
【００２３】まず、図４（ａ）に示すように、透明絶縁
性基板１上に、ａ−Ｓｉ膜（非晶質シリコン膜）２′
を、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、或
いは蒸着法等により、基板温度が１００〜５００℃の条
件下で５００〜１０００Åの厚みに形成する。
性基板１上に、ａ−Ｓｉ膜（非晶質シリコン膜）２′
を、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、或
いは蒸着法等により、基板温度が１００〜５００℃の条
件下で５００〜１０００Åの厚みに形成する。
【００２４】次に、同図（ｂ）に示すように、ａ−Ｓｉ
膜２′に向けてエキシマレーザを照射し、ａ−Ｓｉ膜
２′を再結晶化させてｐｏｌｙ−Ｓｉ膜２（薄膜多結晶
半導体層）を形成する。本実施例では、上記エキシマレ
ーザの照射は、エネルギー密度が１５０〜３５０ｍＪ／
ｃｍ2 、基板温度が２０〜３００℃の条件下で行った。
膜２′に向けてエキシマレーザを照射し、ａ−Ｓｉ膜
２′を再結晶化させてｐｏｌｙ−Ｓｉ膜２（薄膜多結晶
半導体層）を形成する。本実施例では、上記エキシマレ
ーザの照射は、エネルギー密度が１５０〜３５０ｍＪ／
ｃｍ2 、基板温度が２０〜３００℃の条件下で行った。
【００２５】次に、同図（ｃ）に示すように、ｐｏｌｙ
−Ｓｉ膜２上に、ゲート絶縁膜５となる酸化膜５′を、
ＣＶＤ法やスパッタ法等により、基板温度が２００〜６
００℃の条件下で１０００Åの厚みに形成する。そし
て、上記酸化膜５′上にゲート電極３となるａ−Ｓｉ膜
３′を、ＣＶＤ法、蒸着法、或いはスパッタ法などによ
り、基板温度が２００〜５００℃の条件下で５００〜２
０００Åの厚みに成膜する。
−Ｓｉ膜２上に、ゲート絶縁膜５となる酸化膜５′を、
ＣＶＤ法やスパッタ法等により、基板温度が２００〜６
００℃の条件下で１０００Åの厚みに形成する。そし
て、上記酸化膜５′上にゲート電極３となるａ−Ｓｉ膜
３′を、ＣＶＤ法、蒸着法、或いはスパッタ法などによ
り、基板温度が２００〜５００℃の条件下で５００〜２
０００Åの厚みに成膜する。
【００２６】更に、図５（ａ）にも示すように、上記ａ
−Ｓｉ膜３′における少なくともチャンネル部上方に配
置される部分を、チャンネル幅方向に形成された分離溝
１５にて二つのアイランド状に形成する。
−Ｓｉ膜３′における少なくともチャンネル部上方に配
置される部分を、チャンネル幅方向に形成された分離溝
１５にて二つのアイランド状に形成する。
【００２７】次に、図４（ｄ）に示すように、上記のご
とく加工されたａ−Ｓｉ膜３′をマスクとして、ソース
部２ｂ及びドレイン部２ｃの形成のためのイオン注入又
はイオンドーピング等を行う。上記イオン注入は、例え
ば、リン（Ｐ）イオンを、エネルギー強度が１０〜１０
０ｋｅＶで、ドーズ量が２×１０15〜１×１０16ｃｍ-2
の条件下で行った。
とく加工されたａ−Ｓｉ膜３′をマスクとして、ソース
部２ｂ及びドレイン部２ｃの形成のためのイオン注入又
はイオンドーピング等を行う。上記イオン注入は、例え
ば、リン（Ｐ）イオンを、エネルギー強度が１０〜１０
０ｋｅＶで、ドーズ量が２×１０15〜１×１０16ｃｍ-2
の条件下で行った。
【００２８】次に、エキシマレーザを、例えば、エネル
ギー密度が１５０〜３５０ｍＪ／ｃｍ2 、基板温度が２
０〜４００℃の条件下で照射し、ソース部２ｂ及びドレ
イン部２ｃの活性化と、前記ａ−Ｓｉ膜３′の再結晶化
を行う。この再結晶化により、各アイランド部３ａ′，
３ｂ′のａ−Ｓｉ膜３′は、ｐｏｌｙ−Ｓｉ膜３″とな
るが、図５（ｂ）にも示しているように、各アイランド
部３ａ′，３ｂ′において、その中央部では結晶粒径は
小さく、周辺部では結晶粒径は大きくなる。
ギー密度が１５０〜３５０ｍＪ／ｃｍ2 、基板温度が２
０〜４００℃の条件下で照射し、ソース部２ｂ及びドレ
イン部２ｃの活性化と、前記ａ−Ｓｉ膜３′の再結晶化
を行う。この再結晶化により、各アイランド部３ａ′，
３ｂ′のａ−Ｓｉ膜３′は、ｐｏｌｙ−Ｓｉ膜３″とな
るが、図５（ｂ）にも示しているように、各アイランド
部３ａ′，３ｂ′において、その中央部では結晶粒径は
小さく、周辺部では結晶粒径は大きくなる。
【００２９】次に、図４（ｅ）に示すように、各々のア
イランド部３ａ′，３ｂ′の中央部よりもソース部２ｂ
又はドレイン部２ｃに近いサイド側部分をフォトリソグ
ラフ法により除去する。これにより、図５（ｃ）にも示
しているように、アイランド部３ａは、分離溝１５部分
よりも前記ソース部２ｂに近いサイド側が小粒径とな
り、また、アイランド部３ｂは、分離溝１５部分よりも
前記ドレイン部２ｃに近いサイド側が小粒径となる。
イランド部３ａ′，３ｂ′の中央部よりもソース部２ｂ
又はドレイン部２ｃに近いサイド側部分をフォトリソグ
ラフ法により除去する。これにより、図５（ｃ）にも示
しているように、アイランド部３ａは、分離溝１５部分
よりも前記ソース部２ｂに近いサイド側が小粒径とな
り、また、アイランド部３ｂは、分離溝１５部分よりも
前記ドレイン部２ｃに近いサイド側が小粒径となる。
【００３０】以後は、公知の手法により、図４（ｆ）に
示すように、ＳｉＯ2 膜等からなるパッシベーション膜
４を、ＣＶＤ法やスパッタ法等により５０００〜１００
００Åの厚みに形成する。そして、前記ソース領域２ｂ
およびドレイン領域２ｃ上の前記パッシベーション膜４
にコンタクトホールを１〜２μｍ角に形成した後、真空
蒸着法やスパッタ法等により、ＡｌやＣｒ等の金属膜を
パッシベーション膜４上に８０００〜１５０００Åの厚
みに堆積し、フォトレジスト工程により、パターニング
することにより、ソース電極６およびドレイン電極７を
形成する。
示すように、ＳｉＯ2 膜等からなるパッシベーション膜
４を、ＣＶＤ法やスパッタ法等により５０００〜１００
００Åの厚みに形成する。そして、前記ソース領域２ｂ
およびドレイン領域２ｃ上の前記パッシベーション膜４
にコンタクトホールを１〜２μｍ角に形成した後、真空
蒸着法やスパッタ法等により、ＡｌやＣｒ等の金属膜を
パッシベーション膜４上に８０００〜１５０００Åの厚
みに堆積し、フォトレジスト工程により、パターニング
することにより、ソース電極６およびドレイン電極７を
形成する。
【００３１】かかる方法によれば、中央部よりも前記ソ
ース部及びドレイン部に近いサイド側が高抵抗であり、
且つダブルゲート構造でしかもオフセット構造のゲート
電極３を有する薄膜多結晶トランジスタが得られる。
ース部及びドレイン部に近いサイド側が高抵抗であり、
且つダブルゲート構造でしかもオフセット構造のゲート
電極３を有する薄膜多結晶トランジスタが得られる。
【００３２】また、上記の製造方法では、ゲート電極３
となる半導体薄膜として、まず、ａ−Ｓｉ膜を形成した
が、これに代えて、導電性を決定する不純物をドープし
た或いはドープしていないｐｏｌｙ−Ｓｉ膜を形成し、
前記２つのアイランド部を有する形状にパターニングし
た後に、エネルギーを加えて再度多結晶化させ、結晶粒
径に違いを持たせるようにしてもよい。
となる半導体薄膜として、まず、ａ−Ｓｉ膜を形成した
が、これに代えて、導電性を決定する不純物をドープし
た或いはドープしていないｐｏｌｙ−Ｓｉ膜を形成し、
前記２つのアイランド部を有する形状にパターニングし
た後に、エネルギーを加えて再度多結晶化させ、結晶粒
径に違いを持たせるようにしてもよい。
【００３３】更に、ゲート電極は、本実施例のようなダ
ブルゲート構造を持たず、単一形状を有し、その中央部
よりも前記ソース部及びドレイン部に近いサイド側が高
抵抗となるように形成してもよいものである。
ブルゲート構造を持たず、単一形状を有し、その中央部
よりも前記ソース部及びドレイン部に近いサイド側が高
抵抗となるように形成してもよいものである。
【００３４】また、ゲート電極に形成される高抵抗部
は、結晶粒径の違いによって形成する他、当該高抵抗部
の不純物ドープ量を減らしたり、或いは、当該高抵抗部
のみ非晶質半導体化させることによって形成するように
してもよい。
は、結晶粒径の違いによって形成する他、当該高抵抗部
の不純物ドープ量を減らしたり、或いは、当該高抵抗部
のみ非晶質半導体化させることによって形成するように
してもよい。
【００３５】
【発明の効果】以上のように、本発明によれば、ゲート
電極に形成された高抵抗部により、ゲート電極端の電界
集中が緩和され、薄膜半導体装置の特性が向上する。ま
た、本発明の製造方法によれば、前記ソース部及びドレ
イン部に近い側に結晶粒径の相違によって高抵抗部を有
し、且つ、ダブルゲート構造を有する薄膜半導体装置を
簡単な工程で得ることができるという効果を奏する。
電極に形成された高抵抗部により、ゲート電極端の電界
集中が緩和され、薄膜半導体装置の特性が向上する。ま
た、本発明の製造方法によれば、前記ソース部及びドレ
イン部に近い側に結晶粒径の相違によって高抵抗部を有
し、且つ、ダブルゲート構造を有する薄膜半導体装置を
簡単な工程で得ることができるという効果を奏する。
【図１】同図（ａ）は本発明の薄膜半導体装置の平面図
であり、同図（ｂ）は同図（ａ）のＡ−Ａ矢視断面図で
ある。
であり、同図（ｂ）は同図（ａ）のＡ−Ａ矢視断面図で
ある。
【図２】結晶粒径とシート抵抗との関係を示すグラフで
ある。
ある。
【図３】ゲート電圧に対するドレイン電流特性を示すグ
ラフである。
ラフである。
【図４】本発明の薄膜半導体装置の製造工程を示す断面
図である。
図である。
【図５】本発明の薄膜半導体装置の製造方法におけるゲ
ート電極の形成工程を示す平面図である。
ート電極の形成工程を示す平面図である。
１ 透明絶縁性基板 ２ ｐｏｌｙ−Ｓｉ膜 ３ ゲート電極 ３ａ 第１の電極部 ３ｂ 第２の電極部 ４ パッシベーション膜 ５ ゲート絶縁膜
Claims (4)
- 【請求項１】 薄膜多結晶半導体層にチャンネル部とソ
ース部とドレイン部とが形成され、前記チャンネル部に
対向する位置に絶縁膜を介して多結晶半導体膜から成る
ゲート電極が形成された薄膜半導体装置において、前記
ゲート電極が、前記ソース部及びドレイン部に近い側に
高抵抗部を有していることを特徴とする薄膜半導体装
置。 - 【請求項２】 前記ゲート電極が、チャンネル幅方向に
形成された分離溝により分離された第１の電極部と第２
の電極部とから成るダブルゲート構造を有し、第１の電
極部はソース側に近い側に高抵抗部を有し、第２の電極
部はドレイン側に近い側に高抵抗部を有していることを
特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項３】 前記高抵抗部は、前記薄膜多結晶半導体
層の前記ソース部及びドレイン部に近いサイド側に形成
された小粒径結晶領域により成ることを特徴とする請求
項１又は請求項２に記載の薄膜半導体装置。 - 【請求項４】 ゲート電極となる半導体薄膜を形成する
工程と、前記半導体薄膜における少なくともチャンネル
部上方に配置される部分を、チャンネル幅方向に形成さ
れた分離溝にて二つのアイランド状に形成する工程と、
前記半導体薄膜が非晶質半導体薄膜であればエネルギー
を加えて多結晶化し、前記半導体薄膜が多結晶半導体薄
膜であればエネルギーを加えて再度多結晶化させる工程
と、この多結晶半導体薄膜の各々のアイランド部分の中
央部よりもソース部又はドレイン部に近いサイド側部分
を除去する工程とを含むことを特徴とする薄膜半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6836895A JPH08213632A (ja) | 1994-11-29 | 1995-03-27 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-321387 | 1994-11-29 | ||
| JP32138794 | 1994-11-29 | ||
| JP6836895A JPH08213632A (ja) | 1994-11-29 | 1995-03-27 | 薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213632A true JPH08213632A (ja) | 1996-08-20 |
Family
ID=26409593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6836895A Pending JPH08213632A (ja) | 1994-11-29 | 1995-03-27 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1069464A2 (en) * | 1999-07-14 | 2001-01-17 | SANYO ELECTRIC Co., Ltd. | Reflection type liquid crystal display device |
| KR101482920B1 (ko) * | 2006-07-21 | 2015-01-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20150050895A (ko) * | 2013-11-01 | 2015-05-11 | 엘지디스플레이 주식회사 | 유기전계발광표시장치 |
-
1995
- 1995-03-27 JP JP6836895A patent/JPH08213632A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1069464A2 (en) * | 1999-07-14 | 2001-01-17 | SANYO ELECTRIC Co., Ltd. | Reflection type liquid crystal display device |
| EP1069464A3 (en) * | 1999-07-14 | 2004-02-04 | SANYO ELECTRIC Co., Ltd. | Reflection type liquid crystal display device |
| US10692961B2 (en) | 2006-07-21 | 2020-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US9941346B2 (en) | 2006-07-21 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US11937475B2 (en) | 2006-07-21 | 2024-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US9029859B2 (en) | 2006-07-21 | 2015-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US9236404B2 (en) | 2006-07-21 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US9257451B2 (en) | 2006-07-21 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US9564539B2 (en) | 2006-07-21 | 2017-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US8969859B2 (en) | 2006-07-21 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US10181506B2 (en) | 2006-07-21 | 2019-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US10586842B2 (en) | 2006-07-21 | 2020-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| KR101482920B1 (ko) * | 2006-07-21 | 2015-01-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US10854704B2 (en) | 2006-07-21 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| US11605696B2 (en) | 2006-07-21 | 2023-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and semiconductor device |
| KR20150050895A (ko) * | 2013-11-01 | 2015-05-11 | 엘지디스플레이 주식회사 | 유기전계발광표시장치 |
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