KR20150050895A - 유기전계발광표시장치 - Google Patents

유기전계발광표시장치 Download PDF

Info

Publication number
KR20150050895A
KR20150050895A KR1020130132114A KR20130132114A KR20150050895A KR 20150050895 A KR20150050895 A KR 20150050895A KR 1020130132114 A KR1020130132114 A KR 1020130132114A KR 20130132114 A KR20130132114 A KR 20130132114A KR 20150050895 A KR20150050895 A KR 20150050895A
Authority
KR
South Korea
Prior art keywords
region
gate metal
longitudinal
metal
protruding
Prior art date
Application number
KR1020130132114A
Other languages
English (en)
Other versions
KR102126535B1 (ko
Inventor
오충완
이정규
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130132114A priority Critical patent/KR102126535B1/ko
Publication of KR20150050895A publication Critical patent/KR20150050895A/ko
Application granted granted Critical
Publication of KR102126535B1 publication Critical patent/KR102126535B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 표시패널; 표시패널에 형성된 서브 픽셀들; 및 서브 픽셀들의 영역 내에 위치하는 적어도 하나의 신호라인을 연결하는 콘택부를 포함하되, 콘택부는 하부기판 상에 형성된 반도체층과, 반도체층 상에 형성된 제1절연막과, 제1절연막 상에 형성된 제2절연막과, 제2절연막 상에 형성된 게이트금속과, 게이트금속 상에 형성된 제3절연막과, 제3절연막 상에 형성된 소오스 드레인금속을 포함하고, 반도체층과 게이트금속은 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 소오스 드레인금속에 의해 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치를 제공한다.

Description

유기전계발광표시장치{Organic Light Emitting Display Device}
본 발명은 유기전계발광표시장치에 관한 것이다.
유기전계발광표시장치에 사용되는 유기전계발광소자는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광소자는 전자(electron) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
유기전계발광소자를 이용한 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 및 양면발광(Dual-Emission) 등이 있다.
유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀로 구성된 표시패널에 스캔신호, 데이터 신호 및 전원 등이 공급되면 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
통상 서브 픽셀 내에 포함된 구동트랜지스터는 시간이 지남에 따라 문턱전압이 이동하기 때문에 구동전류가 낮아지는 등의 문제로 소자의 수명이 감소한다. 이에 따라, 서브 픽셀 내에는 구동트랜지스터의 문턱전압 이동 특성에 대한 보상을 수행하기 위한 보상회로가 적용된다.
그러나 표시패널이 고 해상도로 구현되어감에 따라 서브 픽셀의 크기가 작아지고 그에 따라 구동에 필요한 회로들이나 보상회로를 서브 픽셀 내에 집적하기가 어려워지는 문제가 대두하고 있다. 이로 인하여, 종래에는 서브 픽셀 영역 내에 위치하는 신호라인의 콘택부를 변경하는 등 다양한 구조를 제안하고 있지만 공정 방법 및 접촉 구조상의 문제로 최상부에 위치하는 게이트금속의 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시키는 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 콘택부 형성시 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 유기전계발광표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널; 표시패널에 형성된 서브 픽셀들; 및 서브 픽셀들의 영역 내에 위치하는 적어도 하나의 신호라인을 연결하는 콘택부를 포함하되, 콘택부는 하부기판 상에 형성된 반도체층과, 반도체층 상에 형성된 제1절연막과, 제1절연막 상에 형성된 제2절연막과, 제2절연막 상에 형성된 게이트금속과, 게이트금속 상에 형성된 제3절연막과, 제3절연막 상에 형성된 소오스 드레인금속을 포함하고, 반도체층과 게이트금속은 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 소오스 드레인금속에 의해 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
콘택홀은 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 구조를 가질 수 있다.
콘택홀은 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형, 다각형 또는 타원형 구조를 가질 수 있다.
게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.
게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 우측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.
게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 제1더미영역과, 세로영역의 우측에서 세로영역보다 더 돌출된 제2더미영역을 포함하되, 제1더미영역과 제2더미영역은 서로 이격될 수 있다.
게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역의 상부와 하부를 포함하는 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.
본 발명은 콘택부 형성시 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성 예시도.
도 3은 트랜지스터 어레이의 적층 구조를 나타낸 도면.
도 4는 비교예에 따른 콘택부의 평면도.
도 5는 도 4의 A-B 영역의 단면도.
도 6은 도 5에 도시된 단면을 촬영한 사진.
도 7은 본 발명의 제1실시예에 따른 콘택부의 평면도.
도 8은 도 7의 C-D 영역의 단면도.
도 9는 비교예와 본 발명의 제1실시예의 제2게이트금속을 비교 설명하기 위한 도면.
도 10은 비교예와 본 발명의 제1실시예의 구조적 차이점을 비교 설명하기 위한 도면.
도 11은 본 발명의 제2실시예에 따른 콘택부의 평면도.
도 12는 본 발명의 제3실시예에 따른 콘택부의 평면도.
도 13은 본 발명의 제4실시예에 따른 제2게이트금속의 평면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
<제1실시예>
도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성 예시도 이며, 도 3은 트랜지스터 어레이의 적층 구조를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 유기전계발광표시장치에는 타이밍제어부(110), 데이터구동부(130), 스캔구동부(120) 및 표시패널(160)이 포함된다.
타이밍제어부(110)는 외부로부터 공급된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(130)와 스캔구동부(120)의 동작 타이밍을 제어한다. 타이밍제어부(110)는 1 수평 기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍제어부(110)에서 생성되는 제어신호들에는 스캔구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다. 타이밍제어부(110)는 타이밍 제어신호(DDC)와 함께 외부로부터 공급된 데이터신호(DATA)를 데이터구동부(130)에 공급한다.
스캔구동부(120)는 타이밍제어부(110)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트 구동전압의 레벨을 시프트시키면서 스캔신호를 순차적으로 생성한다. 스캔구동부(120)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 스캔라인들(SL1 ~ SLm)을 통해 스캔신호를 공급한다.
데이터구동부(130)는 타이밍제어부(110)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(110)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(130)는 데이터신호(DATA)를 감마 기준전압에 대응하여 변환한다. 데이터구동부(130)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 공급한다.
표시패널(160)은 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. 서브 픽셀들(SP)에는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀이 포함되고 경우에 따라 백색 서브 픽셀이 포함되기도 한다. 한편, 백색 서브 픽셀이 포함된 표시패널(160)은 각 서브 픽셀들(SP)의 발광층이 적색, 녹색 및 청색을 발광하지 않고 백색을 발광할 수 있다. 이 경우, 백색으로 발광된 광은 RGB 컬러필터에 의해 적색, 녹색 및 청색으로 변환된다.
도 2에 도시된 바와 같이, 표시패널(160)에 포함된 서브 픽셀(SP)에는 유기 발광다이오드(OLED), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst) 및 제2커패시터(Cdt)가 포함된다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst) 및 제2커패시터(Cdt)는 트랜지스터 어레이에 해당하고, 유기발광다이오드(OLED)는 발광소자에 해당한다.
서브 픽셀(SP)은 제1신호라인(SCAN1[n]), 제2신호라인(SCAN2[n]), 발광신호라인(EM[n]) 및 초기화신호라인(VINIT)을 포함하는 제1스캔라인(SL1), 데이터라인(DL[n]), 제1전원라인(EVDD) 및 제2전원라인(EVSS)을 통해 공급된 신호 및 전원에 의해 동작한다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst), 제2커패시터(Cdt) 및 유기 발광다이오드(OLED)의 회로 구성 및 이들의 역할을 개략적으로 설명하면 하기와 같다.
제1트랜지스터(T1)는 제1신호라인(SCAN1[n])에 게이트전극이 연결되고 데이터라인(DL[n])에 제1전극이 연결되며 구동트랜지스터(T4)의 게이트전극에 제2전극이 연결된다. 제1트랜지스터(T1)는 데이터라인(DL[n])을 통해 공급된 데이터신호가 구동트랜지스터(T4)의 게이트전극에 연결된 제1커패시터(Cst)에 공급되도록 제1신호라인(SCAN1[n])을 통해 공급된 제1신호에 응답하여 동작한다. 제1트랜지스터(T1)가 턴온되면 데이터라인(DL[n])을 통해 공급된 데이터신호는 제1커패시터(Cst)에 데이터전압으로 충전된다.
제2트랜지스터(T2)는 제2신호라인(SCAN2[n])에 게이트전극이 연결되고 초기화신호라인(VINIT)에 제1전극이 연결되며 유기발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제2트랜지스터(T2)는 초기화신호라인(VINIT)을 통해 공급된 초기화전압(또는 초기화전류 등)이 유기발광다이오드(OLED)의 애노드전극, 제1커패시터(Cst)의 타단 및 제2커패시터(Cdt)의 타단에 공급되도록 제2신호라인(SCAN2[n])을 통해 공급된 제2신호에 응답하여 동작한다. 제2트랜지스터(T2)가 턴온되면 초기화신호라인(VINIT)을 통해 공급된 초기화전압은 유기발광다이오드(OLED)의 애노드전극, 제1커패시터(Cst)의 타단 및 제2커패시터(Cdt)의 타단을 특정 전압으로 초기화한다. 또한, 제2트랜지스터(T2)는 구동트랜지스터(T4)의 문턱전압을 센싱 및 보상하기 위해 제2신호에 응답하여 동작한다.
제3트랜지스터(T3)는 발광신호라인(EN[n])에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되며 구동트랜지스터(T4)의 제1전극에 제2전극이 연결된다. 제3트랜지스터(T3)는 제1전원라인(EVDD)을 통해 공급된 제1전원이 구동트랜지스터(T4)의 제1전극에 공급되도록 발광신호라인(EN[n])을 통해 공급된 발광신호에 응답하여 동작한다. 제3트랜지스터(T3)가 턴온되면 제1전원은 구동트랜지스터(T4)와 유기발광다이오드(OLED)를 거쳐 제2전원라인 방향으로 흐르게 된다. 이때, 유기발광다이오드(OLED)는 구동트랜지스터(T4)에 의해 생성된 구동전류에 대응하여 빛을 발광하게 된다.
구동트랜지스터(T4)는 제1트랜지스터의 제2전극에 게이트전극이 연결되고 제3트랜지스터(T3)의 제2전극에 제1전극이 연결되며 유기발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 구동트랜지스터(T4)는 제1커패시터(Cst)에 저장된 데이터전압에 대응하여 동작한다. 구동트랜지스터(T4)가 턴온되면 유기발광다이오드(OLED)를 동작시킬 수 있는 구동전류가 발생하게 된다.
제1커패시터(Cst)는 구동트랜지스터(T4)의 게이트전극에 일단이 연결되고 유기발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제1커패시터(Cst)는 데이터신호를 데이터전압으로 저장하고 저장된 데이터전압으로 구동트랜지스터(T4)를 동작시킨다.
제2커패시터(Cdt)는 제1전원라인(EVDD)에 일단이 연결되고 유기발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제2커패시터(Cdt)는 제1전원과 초기화전압 간의 차이값으로 유기발광다이오드(OLED)의 애노드전극에 연결된 노드를 보상하는 보상전압을 저장한다.
유기 발광다이오드(OLED)는 구동트랜지스터(T4)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 유기 발광다이오드(OLED)는 구동트랜지스터(T4)를 통해 공급된 구동전류에 대응하여 빛을 발광한다.
통상 서브 픽셀(SP) 내에 포함된 구동트랜지스터(T4)는 시간이 지남에 따라 문턱전압이 이동하기 때문에 구동전류가 낮아지는 등의 문제로 소자의 수명이 감소한다. 이에 따라, 서브 픽셀(SP) 내에는 구동트랜지스터(T4)의 문턱전압 이동 특성에 대한 보상을 수행하기 위한 보상회로(예: 제2트랜지스터 및 제2트랜지스터에 연결된 배선 등)가 적용된다.
그러나 표시패널이 고 해상도로 구현되어감에 따라 서브 픽셀의 크기가 작아지고 그에 따라 구동에 필요한 회로들이나 보상회로를 서브 픽셀 내에 집적하기가 어려워지는 문제가 대두한다.
본 발명의 제1실시예에서는 표시패널의 고 해상도 구현이 용이하도록 게이트금속을 두 개의 층으로 형성하여 한정된 서브 픽셀 영역 내에서 신호라인이 차지하는 면적을 줄여 서브 픽셀 설계시 원활한 레이아웃을 할 수 있도록 한다. 그리고 게이트금속과 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부의 구조를 변경하여 신호라인의 저항을 감소시킨다.
도 3에 도시된 바와 같이, 표시패널의 고 해상도 구현이 용이하도록 트랜지스터 어레이에는 두 개의 층으로 구분된 게이트금속(165, 167)이 포함되며 이의 적층 구조를 설명하면 다음과 같다.
하부기판(161) 상에는 버퍼층(162)이 형성된다. 하부기판(161)은 유리나 폴리 이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리에스테르 설폰(PES), 폴리카보네이트(PC), 폴리에틸렌 나프탈레이트(PEN) 및 폴리우레탄(PU) 등과 같은 수지로 선택된다. 하부기판(161)이 수지로 선택된 경우 이는 연성을 갖는다. 버퍼층(162)은 하부기판(161)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 트랜지스터 어레이를 보호하기 위해 형성된다. 버퍼층(162)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.
버퍼층(162) 상에는 반도체층(163)이 형성된다. 반도체층(163)은 아몰포스실리콘, 폴리실리콘, 저온폴리실리콘, 산화물 및 유기물 중 하나로 선택된다.
반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 반도체층(163)은 트랜지스터 어레이에 포함된 트랜지스터들의 액티브층으로 사용된다.
제1절연막(164) 상에는 제1게이트금속(165)이 형성된다. 제1게이트금속(165)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제1게이트금속(165)은 트랜지스터 어레이에 포함된 트랜지스터들의 게이트전극은 물론 신호라인으로 사용된다.
제1게이트금속(165) 상에는 제2절연막(166)이 형성된다. 제2절연막(166)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.
제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제2게이트금속(167)은 트랜지스터 어레이에 포함된 트랜지스터들의 신호라인으로 사용된다.
제2게이트금속(167) 상에는 제3절연막(168)이 형성된다. 제3절연막(168)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.
제3절연막(168) 상에는 소오스 드레인금속(169)이 형성된다. 소오스 드레인금속(169)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 소오스 드레인금속(169)은 트랜지스터 어레이에 포함된 트랜지스터들의 소오스전극, 드레인전극은 물론 데이터라인으로 사용된다. 또한, 소오스 드레인금속(169)은 트랜지스터 어레이에 포함된 트랜지스터들의 신호라인을 전기적으로 연결하는 연결전극으로 사용된다.
소오스 드레인금속(169) 상에는 보호막(170)이 형성된다. 보호막(170)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 보호막(170)은 트랜지스터 어레이에 포함된 트랜지스터들을 보호하는 층으로 사용된다.
한편, 앞서 설명된 두 개의 게이트금속(165, 167) 중 적어도 하나는 도 2의 "P1, P2"와 같이 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부에 사용된다. 콘택부는 공정 방법 및 접촉 구조에 따라 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항을 증가시킨다. 그 예를 설명하면 다음과 같다.
다만, 이하에서는 설명의 편의를 위해 제2게이트금속(167)의 콘택 구조를 예로 설명하지만 이의 개념은 제1게이트금속(165)도 포함됨은 물론이다. 또한, 이하세어는 설명의 편의를 위해 제2게이트금속(167)과 반도체층(163)이 소오스 드레인금속에 의해 전기적으로 연결되는 것을 예로 설명하지만 이의 개념은 이에 한정되지 않음은 물론이다.
도 4는 비교예에 따른 콘택부의 평면도이고, 도 5는 도 4의 A-B 영역의 단면도이며, 도 6은 도 5에 도시된 단면을 촬영한 사진이다.
도 4에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 단면도 상에서 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 하부기판(161) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164) 상에는 제2절연막(166)이 형성된다. 제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167) 상에는 제3절연막(168)이 형성된다.
제1 내지 제3절연막(164, 166, 168)에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면을 노출하는 콘택홀(CH)이 형성된다. 제3절연막(168) 상에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면과 접촉하는 소오스 드레인금속(169)이 형성된다.
도 4 및 도 5에 도시된 콘택부는 소오스 드레인금속(169)의 하부에 위치하는 제2게이트금속(167)과 반도체층(163)을 건식 식각(Dry Etch)하는 방식으로 콘택홀(CH)을 형성한 것이다.
도 4의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형 구조를 갖도록 식각된다. 그런데, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시킨다.
이와 같이, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하면 최상부에 위치하는 게이트금속(167)이 손상되어 두께가 얇아지게 된다. 이와 관련해서는 도 6에 도시된 화살표 방향의 손상부분을 참조한다.
본 발명의 제1실시예에서는 두 개의 게이트금속(165, 167) 중 하나를 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부에서 공정 방법 및 접촉 구조에 따라 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하기 위해 다음과 같은 구조를 제안한다.
도 7은 본 발명의 제1실시예에 따른 콘택부의 평면도이고, 도 8은 도 7의 C-D 영역의 단면도이며, 도 9는 비교예와 본 발명의 제1실시예의 제2게이트금속을 비교 설명하기 위한 도면이고, 도 10은 비교예와 본 발명의 제1실시예의 구조적 차이점을 비교 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 단면도 상에서 설명하면 다음과 같다.
도 8에 도시된 바와 같이, 하부기판(161) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164) 상에는 제2절연막(166)이 형성된다. 제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167) 상에는 제3절연막(168)이 형성된다.
제1 내지 제3절연막(164, 166, 168)에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면을 노출하는 콘택홀(CH)이 형성된다. 제3절연막(168) 상에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면과 접촉하는 소오스 드레인금속(169)이 형성된다.
도 7 및 도 8에 도시된 콘택부는 소오스 드레인금속(169)의 하부에 위치하는 제2게이트금속(167)과 반도체층(163)을 건식 식각(Dry Etch)하는 방식으로 콘택홀(CH)을 형성한 것이다.
도 7의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다. 이하에서는 콘택홀(CH)이 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된 것을 예로 설명한다. 그러나 콘택홀(CH)의 경우, 가로 방향으로 긴 구조를 가지면 되므로 직사각형이 아닌 다각형이나 타원형 구조를 취하더라도 무방하다.
도 9의 (a)에 도시된 바와 같이, 비교예에 따른 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)을 갖는다.
반면, 도 9의 (b)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 좌측에서 세로영역(167b)보다 더 돌출된 더미영역(167c)을 갖는다.
도 10의 (a)에 도시된 바와 같이, 비교예에 따른 제2게이트금속(167)은 도 9의 (a)와 같은 형상을 갖게 되고, 콘택홀(CH)은 제2게이트금속(167)을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형 구조를 갖도록 형성된다. 이와 같은 구조는, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 손상으로 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시킨다.
이와 관련하여 설명을 부가하면, 식각 공정이 진행되는 "A1영역"과 식각 공정이 미진행되는 "A3영역"은 동일하거나 유사한 선폭을 갖지만, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하게 됨에 따라 최상부에 위치하는 게이트금속(167)의 노출부분이 손상되어 신호라인의 저항을 증가시키게 된다.
반면, 도 10의 (b)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제2게이트금속(167)은 도 9의 (b)와 같은 형상을 갖게 되고, 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 형성된다. 이와 같은 구조는, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 손상으로 두께가 얇아져 선폭이 감소하더라도 잔존하는 부분이 차지하는 폭이 넓으므로 신호라인의 저항을 증가를 방지할 수 있다.
이와 관련하여 설명을 부가하면, 식각 공정이 진행되는 "A1영역"은 식각 공정이 미진행되는 "A3영역"보다 더 넓은 선폭을 가지므로, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하게 됨에 따라 최상부에 위치하는 게이트금속(167)의 노출부분이 손상되더라도 신호라인의 저항을 증가를 방지하게 된다.
도 10의 (a)와 (b)를 비교 설명하면, 비교예에 따른 제2게이트금속(167)의 "A2 및 A3영역"의 선폭과 본 발명의 제1실시예에 따른 제2게이트금속(167)의 "A2 및 A3영역"의 선폭은 동일하다. 그러나, 본 발명의 제1실시예에 따른 제2게이트금속(167)의 "A1영역"의 선폭은 비교예에 따른 제2게이트금속(167)의 "A1영역"의 선폭 대비 넓다. 그 이유는 콘택부를 정의하는 콘택홀(CH)의 형상과 제2게이트금속(167)의 구조가 다르기 때문이다.
도 10의 (a)와 (b)의 구조를 비교하면 다음의 표 1과 같다.
서브 픽셀의 저항 표시패널의 총 저항
(H 해상도 1/2)
개선 비율
비교예 6.32Ω 5.06kΩ
제1실시예 5.78Ω 4.62kΩ 비교예 대비 8.64%
그러므로, 본 발명의 제1실시예와 같은 구조로 콘택부를 형성하면 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지할 수 있게 되므로 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있다.
이하, 본 발명의 다른 실시예에 따른 콘택부의 구조에 대해 설명하되, 설명의 중복을 방지하기 위해 요지 부분만 설명한다.
<제2실시예>
도 11은 본 발명의 제2실시예에 따른 콘택부의 평면도이다.
도 11에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 도 11의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다.
본 발명의 제2실시예에 따르면, 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 우측에서 세로영역(167b)보다 더 돌출된 더미영역(167c)을 갖는다.
즉, 세로영역(167b)보다 더 돌출된 더미영역(167c)은 본 발명의 제1실시예와 같이 세로영역(167b)의 좌측에서 돌출되는 것은 물론 본 발명의 제2실시예와 같이 세로영역(167b)의 우측에서 돌출되도록 변경될 수도 있다.
<제3실시예>
도 12는 본 발명의 제3실시예에 따른 콘택부의 평면도이다.
도 12에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 도 12의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다.
본 발명의 제3실시예에 따르면, 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 좌측에서 세로영역(167b)보다 더 돌출된 제1더미영역(167c)과 세로영역(167b)의 우측에서 세로영역(167b)보다 더 돌출된 제2더미영역(167d)을 갖는다. 제1더미영역(167c)과 제2더미영역(167d)은 하부에 위치하는 반도체층(163)의 일부를 노출하도록 서로 이격하여 패턴된다.
즉, 세로영역(167b)보다 더 돌출된 제1 및 제2더미영역(167c, 167d)은 본 발명의 제1 및 제2실시예와 같이 세로영역(167b)의 좌측이나 우측에서 돌출되는 것은 물론 본 발명의 제3실시예와 같이 세로영역(167b)의 좌측 및 우측에서 돌출되도록 변경될 수도 있다.
<제4실시예>
도 13은 본 발명의 제4실시예에 따른 제2게이트금속의 평면도이다.
도 13에 도시된 바와 같이, 제2게이트금속(167)은 도 13의 (a)와 같은 제1실시예의 구조는 물론 도 13의 (b)와 같은 제4실시예와 같이 가로영역(167a)의 상부와 하부를 포함하는 세로방향(y)으로 돌출된 세로영역(167b, 167e)을 포함하는 구조를 가질 수도 있다.
이상 본 발명은 콘택부 형성시 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
161: 하부기판 162: 버퍼층
163: 반도체층 164: 제1절연막
165: 제1게이트금속 167: 제2게이트금속
167a:가로영역 167b: 세로영역
167c: 더미영역
168: 제3절연막 169: 소오스 드레인금속
CH: 콘택홀

Claims (7)

  1. 표시패널;
    상기 표시패널에 형성된 서브 픽셀들; 및
    상기 서브 픽셀들의 영역 내에 위치하는 적어도 하나의 신호라인을 연결하는 콘택부를 포함하되,
    상기 콘택부는 하부기판 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 제2절연막과, 상기 제2절연막 상에 형성된 게이트금속과, 상기 게이트금속 상에 형성된 제3절연막과, 상기 제3절연막 상에 형성된 소오스 드레인금속을 포함하고,
    상기 반도체층과 상기 게이트금속은 상기 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 상기 소오스 드레인금속에 의해 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치.
  2. 제1항에 있어서,
    상기 콘택홀은
    상기 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 구조를 갖는 것을 특징으로 하는 유기전계발광표시장치.
  3. 제1항에 있어서,
    상기 콘택홀은
    상기 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형, 다각형 또는 타원형 구조를 갖는 것을 특징으로 하는 유기전계발광표시장치.
  4. 제1항에 있어서,
    상기 게이트금속은
    가로방향으로 길게 패턴된 가로영역과,
    상기 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과,
    상기 세로영역의 좌측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.
  5. 제1항에 있어서,
    상기 게이트금속은
    가로방향으로 길게 패턴된 가로영역과,
    상기 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과,
    상기 세로영역의 우측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.
  6. 제1항에 있어서,
    상기 게이트금속은
    가로방향으로 길게 패턴된 가로영역과,
    상기 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과,
    상기 세로영역의 좌측에서 상기 세로영역보다 더 돌출된 제1더미영역과,
    상기 세로영역의 우측에서 상기 세로영역보다 더 돌출된 제2더미영역을 포함하되,
    상기 제1더미영역과 상기 제2더미영역은 서로 이격된 것을 특징으로 하는 유기전계발광표시장치.
  7. 제1항에 있어서,
    상기 게이트금속은
    가로방향으로 길게 패턴된 가로영역과,
    상기 가로영역의 중앙영역의 상부와 하부를 포함하는 세로방향으로 돌출된 세로영역과,
    상기 세로영역의 좌측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.
KR1020130132114A 2013-11-01 2013-11-01 유기전계발광표시장치 KR102126535B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130132114A KR102126535B1 (ko) 2013-11-01 2013-11-01 유기전계발광표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130132114A KR102126535B1 (ko) 2013-11-01 2013-11-01 유기전계발광표시장치

Publications (2)

Publication Number Publication Date
KR20150050895A true KR20150050895A (ko) 2015-05-11
KR102126535B1 KR102126535B1 (ko) 2020-06-24

Family

ID=53388525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130132114A KR102126535B1 (ko) 2013-11-01 2013-11-01 유기전계발광표시장치

Country Status (1)

Country Link
KR (1) KR102126535B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220065165A (ko) 2020-11-12 2022-05-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213632A (ja) * 1994-11-29 1996-08-20 Sanyo Electric Co Ltd 薄膜半導体装置及びその製造方法
JP2002203970A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びそれを用いた液晶表示装置
KR20050104603A (ko) * 2004-04-29 2005-11-03 삼성에스디아이 주식회사 발광 표시 패널 및 발광 표시 장치
JP2005353772A (ja) * 2004-06-09 2005-12-22 Sharp Corp 配線基板及びその製造方法
JP2010019951A (ja) * 2008-07-09 2010-01-28 Seiko Epson Corp 電気光学装置および電子機器
KR20100076603A (ko) * 2008-12-26 2010-07-06 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
KR20130063015A (ko) * 2010-08-30 2013-06-13 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20130073827A (ko) * 2011-12-23 2013-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213632A (ja) * 1994-11-29 1996-08-20 Sanyo Electric Co Ltd 薄膜半導体装置及びその製造方法
JP2002203970A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びそれを用いた液晶表示装置
KR20050104603A (ko) * 2004-04-29 2005-11-03 삼성에스디아이 주식회사 발광 표시 패널 및 발광 표시 장치
JP2005353772A (ja) * 2004-06-09 2005-12-22 Sharp Corp 配線基板及びその製造方法
JP2010019951A (ja) * 2008-07-09 2010-01-28 Seiko Epson Corp 電気光学装置および電子機器
KR20100076603A (ko) * 2008-12-26 2010-07-06 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
KR20130063015A (ko) * 2010-08-30 2013-06-13 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20130073827A (ko) * 2011-12-23 2013-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Also Published As

Publication number Publication date
KR102126535B1 (ko) 2020-06-24

Similar Documents

Publication Publication Date Title
US10559256B2 (en) Pixel driver circuitry for a display device
US20200175915A1 (en) Display apparatus
US10157971B2 (en) Organic light-emitting diode display
US8030656B2 (en) Pixel, organic light emitting display and associated methods, in which a pixel transistor includes a non-volatile memory element
US10811438B2 (en) Thin-film transistor array substrate and organic light-emitting display device including the same
KR102490623B1 (ko) 유기전계발광표시장치와 이의 제조방법
US9092080B2 (en) Organic light emitting diode display
TWI410912B (zh) 顯示器裝置及其驅動方法
US11272078B2 (en) Display device having an emission layer
JP4031788B2 (ja) 発光表示装置及び発光表示パネル
US10825880B2 (en) Display device with a storage capacitor including multiple dielectric constant layers
JP2009200336A (ja) 自発光型表示装置
KR102182012B1 (ko) 유기전계발광표시장치
KR20180003707A (ko) 유기전계발광표시장치
CN115244606A (zh) 显示面板和显示装置
JPWO2018020844A1 (ja) 表示装置、表示装置の製造方法、及び、電子機器
KR102515627B1 (ko) 유기전계발광표시장치와 이의 제조방법
KR102126535B1 (ko) 유기전계발광표시장치
US10985216B2 (en) Display apparatus and imaging apparatus
JP2007233273A (ja) 有機el表示パネル
CN114902322A (zh) 显示设备中的图像显示方法、显示设备、外围感测电路和像素驱动电路
JP6754798B2 (ja) 有機el表示パネル
US20240224606A1 (en) Display panel and display device
US20240147794A1 (en) Light emitting display device
KR20220082338A (ko) 게이트 드라이버 회로를 포함하는 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant