JPWO2018020844A1 - 表示装置、表示装置の製造方法、及び、電子機器 - Google Patents
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Abstract
Description
半導体基板、及び、容量素子を有する回路部、
を備えており、
容量素子は、
半導体基板内に形成され、基板深さ方向に延在する誘電体層、
誘電体層の一方の面側に誘電体層と対向して形成された第1の電極、及び、
誘電体層の他方の面側に誘電体層と対向して形成された第2の電極から成る。また、上記の目的を達成するための本開示の電子機器は、上記の構成の表示装置を有する。
半導体基板、及び、容量素子を有する回路部、
を備える表示装置の製造に当たって、
半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、
誘電体層の一方の面側に誘電体層と対向して第1の電極を形成する工程、及び、
しかる後、誘電体層の他方の面側に誘電体層と対向して第2の電極を形成する工程、
の各工程の処理を実行することによって容量素子を作製する。
1.本開示の表示装置、表示装置の製造方法、及び、電子機器、全般に関する説明
2.アクティブマトリクス型有機EL表示装置
2−1.システム構成
2−2.画素回路
2−3.基本的な回路動作
2−4.画素構造
2−5.半導体基板内に作り込む容量素子
2−5−1.実施例1
2−5−2.実施例2(実施例1の変形例)
2−5−3.実施例3(実施例1の変形例)
2−5−4.応用例
3.変形例
4.本開示の電子機器
4−1.具体例1(デジタルスチルカメラの例)
4−2.具体例2(ヘッドマウントディスプレイの例)
5.本開示がとることができる構成
本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、回路部について、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である構成とすることができる。このとき、駆動回路部について、発光部を駆動する駆動トランジスタを有する構成とすることができる。そして、誘電体層及び第1の電極が、半導体基板内において、画素間を分離する素子分離領域内に形成され、第1の電極が、駆動トランジスタの一方のソース/ドレイン領域に電気的に接続された構成とすることができる。
本開示の表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御するアクティブマトリクス型表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、MOS(Metal Oxide Semiconductor)トランジスタやTFT(Thin Film Transistor;薄膜トランジスタ)を例示することができる。
図1は、本開示のアクティブマトリクス型有機EL表示装置の構成の概略を示すシステム構成図である。図1に示すように、本開示の有機EL表示装置10は、有機EL素子を含む複数の画素20が行列状に2次元配置されて成る画素アレイ部30と、当該画素アレイ部30の周辺に配置される周辺回路部とを有する構成となっている。周辺回路部は、例えば、画素アレイ部30と同じ表示パネル70上に搭載された書込み走査部40、第1駆動走査部50A、第2駆動走査部50B、及び、信号出力部60等から成り、画素アレイ部30の各画素20を駆動する。尚、書込み走査部40、第1駆動走査部50A、第2駆動走査部50B、及び、信号出力部60のいくつか、あるいは全部を表示パネル70外に設ける構成を採ることも可能である。
図2は、本開示のアクティブマトリクス型有機EL表示装置10における画素(画素回路)の回路構成の一例を示す回路図である。画素20の発光部は、有機EL素子21から成る。有機EL素子21は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子の一例である。
ここで、上記の構成のアクティブマトリクス型有機EL表示装置10の基本的な回路動作について、図3のタイミング波形図を用いて説明する。
続いて、画素20の画素構造について、図4を用いて説明する。図4は、画素20の断面構造の一例を示す断面図である。ここでは、画素20の要部の断面構造を模式的に示している。但し、図4に示す画素構造は一例であって、この画素構造に限定されるものではない。
上述したように、保持容量26は、配線層を使用した構造となっている。具体的には、保持容量26は、配線74を一方の電極とし、配線75を他方の電極とし、配線74と配線75との間に誘電体層(絶縁層)76が介在する構造となっている。これに対して、本実施形態に係る有機EL表示装置10では、補助容量27について、半導体基板71内に作り込む構成を採っている。本実施形態では、補助容量27は、図4において、半導体基板71内の円で囲んだ部位に作り込まれることになる。以下に、半導体基板71内に作り込む補助容量27の具体的な実施例について説明する。
実施例1に係る容量素子の模式的な平面図を図5Aに示し、図5AのA−A線に沿った断面図を図5Bに示す。図5A及び図5Bには、駆動トランジスタ22及び補助容量27について図示している。
まず、半導体基板71に、レジストマスク(もしくは、ハードマスク)94を用いて深い溝95を形成する(図6A参照)。
・工程2
次に、誘電体層(絶縁膜)271、及び、ポリシリコン等の導電体から成る第1の電極272を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨(Chemical Mechanical Polishing)を行う(図6B参照)。この段階では、誘電体層271及び第1の電極272の表面は、基板深さ方向において、半導体基板71の表面よりも深い位置にあることが必要となる。
続いて、第1の電極(導電体)272として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨(Chemical Mechanical Polishing)を行って溝95を埋める(図6C参照)。
・工程4
次に、第1の電極(導電体)272の一部を覆うようにレジストマスク(もしくは、ハードマスク)96をパターニングした上で、周知の素子分離領域(Shallow Trench Isolation)形成技術により、素子分離用の溝97を形成する(図6D参照)。
その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域78を形成する(図7A参照)。
・工程6
次に、素子分離領域78上にレジストマスク(もしくは、ハードマスク)98をパターニングした上で、イオン注入によって、第2の電極273の役割をする拡散層領域を形成する(図7B参照)。
・工程7
その後は、通常想定される製造法で、駆動トランジスタ22のゲート電極形成、ソース/ドレイン領域(拡散層)221,222を形成する(図7C参照)。各種の配線層や配線層を使用して形成される容量素子(本例では、保持容量26)等については、周知の製造法によって作製される。
実施例2は、実施例1の変形例であり、2つのトランジスタを同一の拡散層上に直列に配置する場合の例である。実施例2に係る容量素子の模式的な平面図を図8A及び図8Bに示す。
実施例3は、実施例1の変形例である。実施例3に係る容量素子の模式的な平面図を図9Aに示し、図9AのA−A線に沿った断面図を図9Bに示す。図9A及び図9Bには、駆動トランジスタ22及び補助容量27について図示している。
まず、半導体基板71に、レジストマスク(もしくは、ハードマスク)94を用いて深い溝95を形成する(図10A参照)。
・工程2
次に、誘電体層(絶縁膜)271、及び、ポリシリコン等の導電体から成る第1の電極272を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨を行う(図10B参照)。この段階では、誘電体層271及び第1の電極272の表面は、基板深さ方向において、半導体基板71の表面よりも深い位置にあることが必要となる。
続いて、第1の電極(導電体)272として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨を行って溝95を埋める(図10C参照)。
・工程4
次に、第1の電極(導電体)272の一部を覆うようにレジストマスク(もしくは、ハードマスク)96をパターニングした上で、周知の素子分離領域形成技術により、素子分離用の溝97を形成する(図10D参照)。
次に、例えばドライエッチング条件を変更して、異方的に第1の電極272の材料である導電体のみを削り取る(図11A参照)。
・工程6
その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域78を形成する(図11B参照)。このとき、誘電体層271の露出した部分については等方的に除去する。
・工程7
次に、素子分離領域78上にレジストマスク(もしくは、ハードマスク)98をパターニングした上で、イオン注入によって、第2の電極273の役割をする拡散層領域を形成する(図11C参照)。
・工程8
その後は、通常想定される製造法で、駆動トランジスタ22のゲート電極形成、ソース/ドレイン領域(拡散層)221,222を形成する(図11D参照)。各種の配線層や配線層を使用して形成される容量素子(本例では、保持容量26)等については、周知の製造法によって作製される。
本応用例は、実施例1に係る補助容量27の製造法を適用して、半導体基板71の第1面側と第2面側とを電気的に接続する配線を作製する例である。応用例に係る配線構造の断面図を図12に示す。
まず、半導体基板71に、レジストマスク(もしくは、ハードマスク)94を用いて深い溝95を形成する(図13A参照)。
・工程2
次に、誘電体層(絶縁膜)271、及び、ポリシリコン等の導電体から成る第1の電極272を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨を行う(図13B参照)。この段階では、誘電体層271及び第1の電極272の表面は、基板深さ方向において、半導体基板71の表面よりも深い位置にあることが必要となる。
続いて、第1の電極(導電体)272として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨を行って溝95を埋める(図13C参照)。
・工程4
次に、第1の電極(導電体)272の一部を覆うようにレジストマスク(もしくは、ハードマスク)96をパターニングした上で、周知の素子分離領域形成技術により、素子分離用の溝97を形成する(図13D参照)。
その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域78を形成する(図14A参照)。
・工程6
その後は、通常想定される製造法で、駆動トランジスタ22のゲート電極形成、ソース/ドレイン領域(拡散層)221,222を形成する(図14B参照)。
次に、半導体基板71の第2面側、即ち配線層側と反対側を、エッチング、もしくは、化学機械研磨で第1の電極(導電体)272が基板面に露出するまで研磨する(図14C参照)。
・工程8
続いて、第1の電極(導電体)272に電気的に接触する状態で有機EL素子21のアノード電極211をパターニングする(図14D参照)。その後、通常想定される製造法で、有機材料層(正孔輸送層、発光層、電子輸送層の積層構造体)212やカソード電極213が作製される。
以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明した表示装置の構成、構造は例示であり、適宜、変更することができる。例えば、上記の実施形態では、半導体基板内に作り込む容量素子として、補助容量27を例示したが、補助容量27に限られるものではない。補助容量27に代えて保持容量26を、半導体基板内に作り込む容量素子とすることもできるし、保持容量26及び補助容量27の双方を、半導体基板内に作り込む容量素子とすることもできる。
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示する、あらゆる分野の電子機器の表示部(表示装置)として用いることができる。電子機器としては、テレビジョンセット、ノート型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話機等の携帯端末装置、ヘッドマウントディスプレイ等を例示することができる。但し、これらに限られるものではない。
図15は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図15Aにその正面図を示し、図15Bにその背面図を示す。レンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、例えば、カメラ本体部(カメラボディ)111の正面右側に交換式の撮影レンズユニット(交換レンズ)112を有し、正面左側に撮影者が把持するためのグリップ部113を有している。
図16は、ヘッドマウントディスプレイの外観図である。ヘッドマウントディスプレイは、例えば、眼鏡形の表示部211の両側に、使用者の頭部に装着するための耳掛け部212を有している。このヘッドマウントディスプレイにおいて、その表示部211として本開示の表示装置を用いることができる。すなわち、本例に係るヘッドマウントディスプレイは、その表示部211として本開示の表示装置を用いることによって作製される。
尚、本開示は、以下のような構成をとることもできる。
[1]半導体基板、及び、容量素子を有する回路部、
を備えており、
容量素子は、
半導体基板内に形成され、基板深さ方向に延在する誘電体層、
誘電体層の一方の面側に誘電体層と対向して形成された第1の電極、及び、
誘電体層の他方の面側に誘電体層と対向して形成された第2の電極から成る、
表示装置。
[2]回路部は、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である、
上記[1]に記載の表示装置。
[3]駆動回路部は、発光部を駆動する駆動トランジスタを有しており、
誘電体層及び第1の電極は、半導体基板内において、画素間を分離する素子分離領域内に形成されており、
第1の電極は、駆動トランジスタの一方のソース/ドレイン領域に電気的に接続されている、
上記[2]に記載の表示装置。
[4]誘電体層及び第1の電極はその下端部が、基板深さ方向において、素子分離領域の下端よりも深い位置になるように形成されている、
上記[2]に記載の表示装置。
[5]第2の電極は、半導体基板内の一方のソース/ドレイン領域側に形成されている、
上記[3]又は[4]に記載の表示装置。
[6]第2の電極は、電源ラインに電気的に接続されている、
上記[3]乃至[5]のいずれかに記載の表示装置。
[7]半導体基板、及び、容量素子を有する回路部、
を備える表示装置の製造に当たって、
半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、
誘電体層の一方の面側に誘電体層と対向して第1の電極を形成する工程、及び、
しかる後、誘電体層の他方の面側に誘電体層と対向して第2の電極を形成する工程、
の各工程の処理を実行することによって容量素子を作製する、
表示装置の製造方法。
[8]半導体基板、及び、容量素子を有する回路部、
を備えており、
容量素子は、
半導体基板内に形成され、基板深さ方向に延在する誘電体層、
誘電体層の一方の面側に誘電体層と対向して形成された第1の電極、及び、
誘電体層の他方の面側に誘電体層と対向して形成された第2の電極から成る、
表示装置を有する電子機器。
Claims (8)
- 半導体基板、及び、容量素子を有する回路部、
を備えており、
容量素子は、
半導体基板内に形成され、基板深さ方向に延在する誘電体層、
誘電体層の一方の面側に誘電体層と対向して形成された第1の電極、及び、
誘電体層の他方の面側に誘電体層と対向して形成された第2の電極から成る、
表示装置。 - 回路部は、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である、
請求項1に記載の表示装置。 - 駆動回路部は、発光部を駆動する駆動トランジスタを有しており、
誘電体層及び第1の電極は、半導体基板内において、画素間を分離する素子分離領域内に形成されており、
第1の電極は、駆動トランジスタの一方のソース/ドレイン領域に電気的に接続されている、
請求項2に記載の表示装置。 - 誘電体層及び第1の電極はその下端部が、基板深さ方向において、素子分離領域の下端よりも深い位置になるように形成されている、
請求項3に記載の表示装置。 - 第2の電極は、半導体基板内の一方のソース/ドレイン領域側に形成されている、
請求項3に記載の表示装置。 - 第2の電極は、電源ラインに電気的に接続されている、
請求項3に記載の表示装置。 - 半導体基板、及び、容量素子を有する回路部、
を備える表示装置の製造に当たって、
半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、
誘電体層の一方の面側に誘電体層と対向して第1の電極を形成する工程、及び、
しかる後、誘電体層の他方の面側に誘電体層と対向して第2の電極を形成する工程、
の各工程の処理を実行することによって容量素子を作製する、
表示装置の製造方法。 - 半導体基板、及び、容量素子を有する回路部、
を備えており、
容量素子は、
半導体基板内に形成され、基板深さ方向に延在する誘電体層、
誘電体層の一方の面側に誘電体層と対向して形成された第1の電極、及び、
誘電体層の他方の面側に誘電体層と対向して形成された第2の電極から成る、
表示装置を有する電子機器。
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