JP2012173470A - アクティブマトリクス基板、その製造方法、及び反射型液晶表示装置 - Google Patents

Abstract

【課題】 反射電極の間を通過する入射光の光量低減が要望されている。
【解決手段】 半導体基板に、複数のスイッチング素子が形成されている。半導体基板の上に、スイッチング素子に対応して配置され、対応するスイッチング素子に接続された反射電極が形成されている。反射電極の上面及び端面を覆い、反射電極の間の領域において、反射電極の底面と同じか、該底面よりも低い位置に上面が配置されているカバー絶縁膜が形成されている。反射電極の間のカバー絶縁膜の上に、遮光膜が形成されている。遮光膜の上面が、反射電極の上面よりも高い位置に配置されている。
【選択図】 図１

Description

本発明は、アクティブマトリクス基板、その製造方法、及びそれを用いた反射型液晶表示装置に関する。

画像投影装置に用いられる液晶表示装置として、アクティブマトリクス基板と対向基板との間に液晶層を挟持したＬＣＯＳ（リキッドクリスタル オン シリコン）表示装置が注目されている。アクティブマトリクス基板は、シリコン等の半導体基板の上に形成されたスイッチング素子と、スイッチング素子により電位が制御される反射電極とを含む。半導体基板には、周辺回路も形成される。

ＬＣＯＳ表示装置では、画素に対応した複数の反射電極が配置される。反射電極の間には、絶縁のための間隙が確保される。反射電極に入射する光の一部は、反射電極の間を通過する。反射電極の間を通過した光がスイッチング素子まで到達すると、誤動作を引き起こす場合がある。誤動作防止のため、反射電極の間を通過した光を遮光するための遮光膜を、反射電極の下に配置する技術が知られている。

反射電極の間に、反射電極と同一の工程で成膜及びパターニングされたガードリングを配置する技術が公知である。ガードリングを配置することにより、反射電極の間隙を通って下方に侵入する入射光を低減させることができる。

特開２００７−２０６２１２号公報 特開２００８−９４０２号公報 特開２００７−２０６２１２号公報

反射電極の下方に遮光膜を配置する場合、製造工程数の増加を防止するために、遮光膜を各種配線と同一の工程で形成することが好ましい。また、スイッチング素子と反射電極とを接続する導電プラグが、遮光膜が配置される配線層を厚さ方向に貫通する。遮光膜を、これらの配線や導電プラグから絶縁する必要があるため、遮光膜を配置することができる領域が制約されてしまう。

反射電極と同一層内にガードリングを形成する場合、相互に隣り合う反射電極の間に、反射電極とガードリングとの絶縁を確保するための２本の溝を形成しなければならない。２本の溝は、フォトリソグラフィで形成可能な最小線幅より細くすることが困難である。このため、画素ピッチを縮小する場合、ガードリングを配置することが困難になる。また、反射電極とガードリングとの間の隙間を通って、光が侵入してしまう。

本発明の一観点によると、
半導体基板に形成された複数のスイッチング素子と、
前記半導体基板の上に、前記スイッチング素子に対応して配置され、対応するスイッチング素子に接続された反射電極と、
前記反射電極の上面及び端面を覆い、前記反射電極の間の領域において、前記反射電極の底面と同じか、該底面よりも低い位置に上面が配置されているカバー絶縁膜と、
前記反射電極の間の前記カバー絶縁膜の上に配置され、上面が、前記反射電極の上面よりも高い位置に配置されている遮光膜と
を有するアクティブマトリクス基板が提供される。

本発明の他の観点によると、
上記アクティブマトリクス基板と、
前記アクティブマトリクス基板の、前記カバー絶縁膜及び前記遮光膜の上に配置された第１の配向膜と、
前記アクティブマトリクス基板の前記配向膜に対向する対向基板と、
前記対向基板に形成された透明電極と、
前記対向基板の、前記アクティブマトリクス基板に対向する表面に形成された第２の配向膜と、
前記第１の配向膜と前記第２の配向膜との間に挟持された液晶層と
を有する反射型液晶表示装置が提供される。

本発明のさらに他の観点によると、
半導体基板の上に複数のスイッチング素子を形成する工程と、
前記スイッチング素子を覆うように、前記半導体基板の上に下地絶縁膜を形成する工程と、
前記下地絶縁膜内に、前記スイッチング素子にそれぞれ接続された複数の導電部材を形成する工程と、
前記下地絶縁膜及び前記導電部材の上に、反射電極膜を形成する工程と、
前記反射電極膜及び前記下地絶縁膜に、前記反射電極膜の底面よりも深い位置まで達する溝を形成することにより、前記反射電極膜をパターニングして、前記導電部材に対応する反射電極に分離する工程と、
前記反射電極の上面、前記溝の側面及び底面を覆い、前記溝の形状が反映された凹部を上面に有するカバー絶縁膜を形成する工程と、
カバー絶縁膜の上面の前記凹部を、遮光膜で埋め込む工程と
を有するアクティブマトリクス基板の製造方法が提供される。

反射電極の上面よりも高い位置に上面を有する遮光膜を配置することにより、反射電極の間を通過する光の光量を低減させることができる。

（１Ａ）は、実施例によるＬＣＯＳ表示装置の平面図であり、（１Ｂ）は、表示領域の断面図である。 実施例によるＬＣＯＳ表示装置のアクティブマトリクス基板の等価回路図である。 （３Ａ）及び（３Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （４Ａ）及び（４Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （５Ａ）及び（５Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （６Ａ）及び（６Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （７Ａ）及び（７Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （８Ａ）及び（８Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （９Ａ）及び（９Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （１０Ａ）及び（１０Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （１１Ａ）及び（１１Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （１２Ａ）及び（１２Ｂ）は、それぞれ実施例によるアクティブマトリクス基板の製造途中段階における基板の断面図及び平面図である。 （１３Ａ）は、比較例によるアクティブマトリクス基板の反射電極と第３遮光膜の断面図であり、（１３Ｂ）〜（１３Ｄ）は、実施例及びその変形例によるアクティブマトリクス基板の反射電極と第３遮光膜の断面図である。 実施例によるＬＣＯＳ表示装置を用いた画像投影装置の概略図である。

図１Ａに、実施例によるＬＣＯＳ表示装置の概略平面図を示す。半導体基板２０の表示領域２２の上に、対向基板２１が重ねられている。半導体基板２０の表示領域２２以外の領域に、入出力パッド領域２３、入出力回路領域２４、ＤＡコンバータ領域２５、垂直走査回路領域２６、画像信号転送回路領域２７、及びデコーダ領域２８が確保されている。これらの領域内に、種々の電子回路が形成されている。

図１Ｂに、実施例１によるＬＣＯＳ表示装置の表示領域の断面図を示す。シリコン等の半導体基板２０の表層部に、素子分離絶縁膜３０が形成されている。１つの画素に対して２つの活性領域が画定される。１つの画素に対応する２つの活性領域は、同一のｐ型ウェル３１内に配置される。一方の活性領域に、ｎＭＯＳトランジスタ等のスイッチング素子３３が形成され、他方の活性領域に、キャパシタ３４が形成される。

スイッチング素子３３は、ゲート電極３３Ｇ、ゲート絶縁膜３３Ｉ、ソース３３Ｓ、及びドレイン３３Ｄを含む。キャパシタ３４は、下部電極３４Ａ、誘電体膜３４Ｃ、及び上部電極３４Ｂを含む。下部電極３４Ａは、半導体基板２０の表層部に形成されたｎ型の不純物拡散領域で構成される。下部電極３４Ａの不純物のドーズ量は、例えば１×１０^１５ｃｍ^−２である。

誘電体膜３４Ｃ及び上部電極３４Ｂは、それぞれスイッチング素子３３のゲート絶縁膜３３Ｉ及びゲート電極３３Ｇと同時に形成される。ゲート絶縁膜３３Ｉ及び誘電体膜３４Ｃは、例えば厚さ２．０ｎｍの酸化シリコン膜で形成される。ゲート電極３３Ｇ及び上部電極３４Ｂは、例えば厚さ１８０ｎｍのポリシリコン膜で形成される。ゲート電極３３Ｇ、ソース３３Ｓ，ドレイン３３Ｄ、上部電極３４Ｂの上面に、ニッケル、コバルト等のシリサイド膜（図示せず）が形成されている。

スイッチング素子３３及びキャパシタ３４を覆うように、半導体基板２０の上に第１層間絶縁膜４０が形成されている。第１層間絶縁膜４０には、例えば酸化シリコンが用いられ、その厚さは、例えば７００ｎｍである。なお、第１層間絶縁膜４０に、ポーラスシリカ等の低誘電率絶縁材料を用いてもよい。

第１層間絶縁膜４０内に、複数の導電プラグ４１が形成されている。複数の導電プラグ４１は、それぞれソース３３Ｓ、ドレイン３３Ｄ、上部電極３４Ｂ等に接続される。なお、図１Ｂの断面には現れていないが、ゲート電極３３Ｇ及び下部電極３４Ａにも、導電プラグ４１が接続される。

第１層間絶縁膜４０及び導電プラグ４１の上に、局所配線４５、孤立配線４６、及び第１遮光膜４７が形成されている。これらの配線及び遮光膜は、例えば、基板側から順番に厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３５０ｎｍのアルミニウム銅（ＡｌＣｕ）合金膜、厚さ５ｎｍのＴｉ膜、厚さ７０ｎｍのＴｉＮ膜を含む積層構造を有する。

局所配線４５は、導電プラグ４１を介して同一画素内のソース３３Ｓと上部電極３４Ｂとを接続する。孤立配線４６は、導電プラグ４１を介してドレイン領域３３Ｄに接続される。第１遮光膜４７は、導電プラグ４１に接続されておらず、電気的にフローティング状態にされている。

局所配線４５、孤立配線４６、第１遮光膜４７、及び第１層間絶縁膜４０の上に、第２層間絶縁膜５０が形成されている。第２層間絶縁膜５０は、例えば酸化シリコンで形成され、その厚さは７５０ｎｍである。第２層間絶縁膜５０内に、複数の導電プラグ５１が形成されている。複数の導電プラグ５１は、それぞれ局所配線４５、孤立配線４６に接続される。

第２層間絶縁膜５０及び導電プラグ５１の上に、孤立配線５５、データバスライン５６、及び第２遮光膜５７が形成されている。孤立配線５５、データバスライン５６、及び第２遮光膜５７は、下層の第１遮光膜４７等と同一の積層構造を有する。孤立配線５５は、導電プラグ５１を介して局所配線４５に接続される。データバスライン５６は、導電プラグ５１、孤立配線４６、及び導電プラグ４１を介して、ドレイン３３Ｄに接続される。第２遮光膜５７は、電気的にフローティング状態にされている。

第２層間絶縁膜５０、孤立配線５５、データバスライン５６、及び第２遮光膜５７の上に、下地絶縁膜６０が形成されている。下地絶縁膜６０は、例えば酸化シリコンで形成され、その厚さは７５０ｎｍである。下地絶縁膜６０内に、複数の導電プラグ６１が形成されている。導電プラグ６１は、孤立配線５５及び導電プラグ５１を介して、局所配線４５に接続される。

下地絶縁膜６０の上に、導電プラグ６１に対応して反射電極７０が形成されている。反射電極７０は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、及び厚さ２５０ｎｍのＡｌＣｕ合金膜が、この順番に積層された積層構造を有する。

下地絶縁膜６０の表層部に溝６５が形成されている。溝６５は、反射電極７０が形成されていない領域に整合する平面形状を有する。すなわち、平面視において、溝６５の側面は、反射電極７０の端面と同じ位置に配置される。

反射電極７０の上面と端面、及び溝６５の側面と底面が、カバー絶縁膜７５で覆われている。カバー絶縁膜７５は、例えば酸化シリコンで形成され、その厚さは１００ｎｍである。カバー絶縁膜７５の上面には、反射電極７０の端面、及び溝６５の側面と底面の形状を反映した凹部が形成されている。この凹部が、第３遮光膜７７で埋め込まれている。第３遮光膜７７は、例えばタングステンで形成される。

カバー絶縁膜７５及び第３遮光膜７７の上に、表面保護膜８０が形成されている。表面保護膜８０は、例えば酸化シリコンで形成され、その厚さは１００ｎｍである。表面保護膜８０の上に、配向膜８１が形成されている。

配向膜８１に対向するように、対向基板２１が配置されている。対向基板２１の、配向膜８１に対向する表面に、透明共通電極１００が形成され、その表面に配向膜１０１が形成されている。

半導体基板２０側の配向膜８１と、対向基板２１側の配向膜１０１との間に、液晶層１１０が挟持されている。液晶層１１０内の液晶分子は、電圧無印加時に垂直配向している。反射電極７０と透明共通電極１００との間に電圧を印加すると、液晶層１１０の配向状態が、水平配向に変わる。

図２に、実施例によるＬＣＯＳ表示装置の表示領域の等価回路図を示す。図の横方向に複数のゲートバスライン５８が延在し、縦方向に複数のデータバスライン５６が延在している。ゲートバスライン５８に対応して、横方向に延びるコモンライン５９が配置されている。

ゲートバスライン５８とデータバスライン５６との交差箇所ごとに、１つの画素３５が配置される。画素３５は、スイッチング素子３３、キャパシタ３４、及び反射電極７０を含む。スイッチング素子３３のゲート電極及びドレインが、それぞれ対応するゲートバスライン５８及びデータバスライン５６に接続されている。スイッチング素子３３のソースは、反射電極７０に接続されるとともに、キャパシタ３４を介してコモンライン５９に接続される。

ゲートバスライン５８は、垂直走査回路領域２６（図１Ａ）内の走査回路に接続されている。データバスライン５６は、画像信号転送回路領域２７（図１Ａ）内の回路に接続されている。コモンライン５９には、接地電位が印加される。

次に、図３Ａ、図３Ｂ〜図１２Ａ、図１２Ｂを参照して、実施例によるアクティブマトリクス基板の製造方法について説明する。図３Ａ、図４Ａ、・・・図１２Ａに、製造途中段階の基板の、２つの画素に対応する部分の断面図を示す。図３Ｂ、図４Ｂ、・・・図１２Ｂに、２つの画素の各パターンの平面レイアウトを示す。以下、表示領域２２内の回路の製造工程について説明し、入出力回路領域２４、ＤＡコンバータ領域２５、垂直走査回路領域２６、画像信号転送回路領域２７、及びデコーダ領域２８内のＣＭＯＳ回路の製造工程については、説明を省略する。なお、表示領域２２内のスイッチング素子と、ＣＭＯＳ回路のｎＭＯＳトランジスタとは、同一工程で形成される。

図３Ａに示すように、半導体基板２０の表層部に素子分離絶縁膜３０を形成する。素子分離絶縁膜３０の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法が適用される。１つの画素あたり、スイッチング素子用の活性領域と、キャパシタ用の活性領域とが画定される。スイッチング素子３３及びキャパシタ３４が形成される活性領域の表層部にｐ型不純物、例えばボロンを、ドーズ量３×１０^１３ｃｍ^−２の条件でイオン注入して、ｐ型ウェル３１を形成する。キャパシタ３４が配置される活性領域の表層部に、ｎ型不純物、例えばリンを、ドーズ量１×１０^１５ｃｍ^−２の条件でイオン注入して、下部電極３４Ａを形成する。

例えば、温度１０００℃の分圧酸化により、活性領域の表面に、厚さ２．０ｎｍのゲート絶縁膜３３Ｉ及び誘電体膜３４Ｃを形成する。さらに、化学気相成長（ＣＶＤ）により、厚さ１８０ｎｍのポリシリコン膜を形成する。このポリシリコン膜をパターニングすることにより、ゲート電極３３Ｇ及び上部電極３４Ｂを形成する。ポリシリコン膜のパターニングには、Ｃｌ_２、ＨＢｒ系のエッチングガスを用いたドライエッチングが適用される。

ゲート電極３３Ｇをマスクとして、ｎ型のエクステンション領域形成のためのイオン注入を行う。ｎ型不純物のドーズ量は、例えば５×１０^１３ｃｍ^−２とする。このとき、ゲート電極３３Ｇ及び上部電極３４Ｂにもｎ型不純物が注入される。エクステンション領域形成後、ゲート電極３３Ｇ及び上部電極３４Ｂの側面に、サイドウォールスペーサを形成する。サイドウォールスペーサは、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤにより酸化シリコン膜を堆積させた後、ＣＦ_４系ガスを用いた反応性イオネッチング（ＲＩＥ）を行うことにより形成される。

ゲート電極３３Ｇとサイドウォールスペーサとをマスクとして、ソース３３Ｓ及びドレイン３３Ｄを形成するためのｎ型不純物のイオン注入を行う。ｎ型不純物のドーズ量は、４×１０^１５ｃｍ^−２とする。このとき、ゲート電極３３Ｇ及び上部電極３４Ｂにも、ｎ型不純物が注入される。これらのイオン注入後、１０２５℃で３秒間の活性化アニールを行う。

基板全面にコバルトまたはニッケルの金属膜を堆積させ、シリサイド反応を生じさせる。ソース３３Ｓ、ドレイン３３Ｄ、ゲート電極３３Ｇ、及び上部電極３４Ｂの上面に、金属シリサイド膜（図示せず）が形成される。その後、未反応金属膜を除去する。

半導体基板２０の上に、スイッチング素子３３及びキャパシタ３４を覆うように、第１層間絶縁膜４０を形成する。第１の層間絶縁膜４０の形成方法について、以下に説明する。

まず、ＴＥＯＳを用いたＣＶＤにより、厚さ９００ｎｍの酸化シリコン膜を堆積させる。この酸化シリコン膜に、厚さが７００ｎｍになるまで化学機械研磨（ＣＭＰ）を施す。これにより、表面が平坦化された第１層間絶縁膜４０が形成される。

第１層間絶縁膜４０に、複数のビアホールを形成する。ビアホールの各々の平面形状は、一辺の長さが０．１５μｍの正方形である。ビアホールの形成には、例えばＣＦ_４系ガスを用いたドライエッチングが適用される。

第１層間絶縁膜４０の上面、及びビアホールの側面と底面に、厚さ２０ｎｍのＴｉＮ膜を堆積させ、その後、厚さ３００ｎｍのＷ膜を堆積させる。ビアホール内が、Ｗ膜で埋め込まれる。不要な部分のＴｉＮ膜及びＷ膜をＣＭＰを用いて除去する。これにより、導電プラグ４１が形成される。

図３Ｂに示すように、ソース３３Ｓ、ドレイン３３Ｄ、ゲート電極３３Ｇ、上部電極３４Ｂ、及び下部電極３４Ａ内に、それぞれ導電プラグ４１が配置される。相互に隣り合う２つの画素は、両者の境界線に関して線対称である。図３Ｂでは、境界線を挟んでキャパシタ３４同士が隣り合う。１つの画素の形状及び大きさは、一辺の長さが６．５μｍの正方形である。一例として、画素数が１２００×８００個の場合、表示領域２２（図１Ａ）は、８ｍｍ×５ｍｍの長方形になる。

図４Ａ及び図４Ｂに示すように、第１層間絶縁膜４０及び導電プラグ４１の上に、局所配線４５、孤立配線４６、第１遮光膜４７、ゲートバスライン５８、及びコモンライン５９を形成する。これらの配線や遮光膜は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３５０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜をこの順番に積層した後、パターニングすることにより形成される。各膜は、例えばスパッタリングにより成膜される。パターニングには、Ｃｌ_２及びＢＣｌ_３を含むガスを用いたドライエッチングが適用される。

局所配線４５は、導電プラグ４１を介して、ソース３３Ｓと上部電極３４Ｂとを接続する。孤立配線４６は、導電プラグ４１を介してドレイン３３Ｄに接続される。ゲートバスライン５８は、導電プラグ４１を介してゲート電極３３Ｇに接続される。コモンライン５９は、導電プラグ４１を介して下部電極３４Ａに接続される。第１遮光膜４７は、２つの画素の境界線を跨ぐように配置されている。

ゲートバスライン５８及びコモンライン５９の線幅は、例えば０．２４０μｍである。局所配線４５の平面形状は、０．５５μｍ×２μｍの長方形である。孤立配線４６の平面形状は、一辺の長さが０．５５μｍの正方形である。第１遮光膜４７の平面形状は、４μｍ×４．９μｍの長方形である。

第１遮光膜４７と局所配線４５との間隔、第１遮光膜４７とゲートバスライン５８との間隔、及び第１遮光膜４７とコモンライン５９との間隔は、いずれも０．２６μｍである。

図５Ａ及び図５Ｂに示すように、第１層間絶縁膜４０、局所配線４５、孤立配線４６、及び第１遮光膜４７の上に、第２層間絶縁膜５０を形成する。以下、第２層間絶縁膜５０の形成方法について説明する。

まず、基板全面に、ＳｉＨ_４とＯ_２とをソースガスとした高密度プラズマＣＶＤにより、厚さ７５０ｎｍの酸化シリコン膜を堆積させる。さらに、ＴＥＯＳを用いたＣＶＤにより、厚さ１１００ｎｍの酸化シリコン膜を堆積させる。この２層の酸化シリコン膜に、平坦部における厚さが７５０ｎｍになるまでＣＭＰを施す。これにより、表面が平坦化された第２層間絶縁膜５０が得られる。

第２層間絶縁膜５０に、複数のビアホールを形成する。ビアホールの平面形状は、一辺の長さが０．２２μｍの正方形である。第２層間絶縁膜５０の上面、及びビアホールの側面と底面に、厚さ５０ｎｍのＴｉＮ膜を堆積させる。さらに、厚さ３００ｎｍのＷ膜を堆積させる。余分なＴｉＮ膜及びＷ膜をＣＭＰを用いて除去することにより、導電プラグ５１を形成する。

図６Ａ及び図６Ｂに示すように、第２層間絶縁膜５０の上に、孤立配線５５、データバスライン５６、及び第２遮光膜５７を形成する。これらの形成方法は、その下の局所配線４５（図４Ａ）等の形成方法と同一である。

データバスライン５６は、図６Ｂにおいて縦方向（図５Ｂに示したゲートバスライン５８と直交する方向）に延在する。データバスライン５６の線幅は０．２４μｍである。孤立配線５５の平面形状は、０．５５μｍ×２μｍの長方形である。第２遮光膜５７は、データバスライン５６と平行な方向に延在する。第２遮光膜５７の幅は４μｍである。第２遮光膜５７と局所配線５５との間隔、及び局所配線５５とデータバスライン５６との間隔は、いずれも０．２６μｍである。

図７Ａ及び図７Ｂに示すように、第２層間絶縁膜５０、孤立配線５５、データバスライン５６、及び第２遮光膜５７の上に、下地絶縁膜６０を形成する。下地絶縁膜６０の形成方法は、第２層間絶縁膜５０の形成方法と同一である。

下地絶縁膜６０に、複数のビアホールを形成する。ビアホールの平面形状は、一辺の長さが０．４２μｍの正方形とする。下地絶縁膜６０の上面、及びビアホールの側面と底面に、厚さ５０ｎｍのＴｉＮ膜を堆積させ、さらに厚さ４００ｎｍのＷ膜を堆積させる。余分なＷ膜とＴｉＮ膜とを、ＣＭＰにより除去することにより、導電プラグ６１を形成する。導電プラグ６１は、孤立配線５５に接続される。

図８Ａ及び図８Ｂに示すように、下地絶縁膜６０及び導電プラグ６１の上に、反射電極膜７０ａを形成する。反射電極膜７０ａは、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、及び厚さ２５０ｎｍのＡｌＣｕ合金膜がこの順番に積層された３層構造を有する。これらの膜は、例えばスパッタリングにより成膜される。

図９Ａ及び図９Ｂに示すように、反射電極膜７０ａをパターニングすることにより、画素ごとに分離された反射電極７０を形成する。反射電極膜７０ａのエッチングには、例えばＣｌ_２とＢＣｌ_３とを用いたドライエッチングが適用される。反射電極７０の間隔は、０．３μｍである。

反射電極膜７０ａをパターニングした後、同一のエッチングマスクを用いて、下地絶縁膜６０の表層部をエッチングすることにより、溝６５を形成する。下地絶縁膜６０のエッチングには、ＣＦ_４系ガスを用いたドライエッチングが適用される。下地絶縁膜６０の上面から溝６５の底面までの深さは、例えば１５０ｎｍとする。溝６５の幅は、反射電極７０の間隔と等しく、０．３μｍである。

表示領域２２（図１Ａ）以外で、反射電極膜７０ａ（図８Ａ）が不要である場合には、表示領域２２をマスクパターンで覆い、表示領域２２以外の領域に堆積している反射電極膜７０ａを除去することが好ましい。

図１０Ａ及び図１０Ｂに示すように、反射電極７０の上面と端面、及び溝６５の側面と底面を、カバー絶縁膜７５で覆う。カバー絶縁膜７５の堆積には、ＳｉＨ_４とＯ_２とを用いたプラズマＣＶＤが適用される。カバー絶縁膜７５の厚さは１００ｎｍである。なお、反射電極７０の端面及び溝６５の側面を覆う部分の厚さは、平坦部上の厚さよりもやや薄く、約８０ｎｍである。カバー絶縁膜７５の上面には、溝６５の側面と底面の形状を反映した凹部７５Ａが形成される。凹部７５Ａの底面は、反射電極７０の底面よりも低い位置に配置される。

図１１Ａ及び図１１Ｂに示すように、凹部７５Ａ内を、第３遮光膜７７で埋め込む。以下、第３遮光膜７７の形成方法について説明する。

まず、ＮＨ_３とＴｉＣｌ_４とを用いたＣＶＤにより、厚さ２０ｎｍのＴｉＮ膜を堆積させる。さらに、ＷＦ_６を用いたＣＶＤにより、厚さ２００ｎｍのＷ膜を堆積させる。カバー絶縁膜７５が露出するまでＷ膜とＴｉＮ膜とにＣＭＰを施すことにより、第３遮光膜７７が形成される。反射電極７０の厚さが３４０ｎｍであり、溝６５の深さが１５０ｎｍであるため、第３遮光膜７７の厚さは４９０ｎｍになる。

なお、ＣＭＰに代えて、Ｗ膜とＴｉＮ膜とをエッチバックしてもよい。Ｗ膜のエッチバックには、ＳＦ_６系ガスを用い、ＴｉＮ膜のエッチバックには、Ｃｌ_２とＢＣｌ_３とを含むガスを用いることができる。

反射電極７０の間隔が０．３０μｍであり、反射電極７０の側面を覆うカバー膜７５の厚さが８０ｎｍであるため、第３遮光膜７７の幅は、約０．１４μｍになる。反射電極７０と第３遮光膜７７との間隔は、カバー絶縁膜７５の膜厚によって規定される。このため、反射電極７０と第３遮光膜７７との間隔を、フォトリソグラフィーで形成可能な最小線幅よりも細くすることができる。

図１２Ａ及び図１２Ｂに示すように、カバー絶縁膜７５及び第３遮光膜７７の上に、表面保護膜８０を形成する。表面保護膜８０は、例えばＳｉＨ_４とＯ_２とを用いたＣＶＤにより成膜され、その厚さは、例えば１００ｎｍとする。表面保護膜８０の上に配向膜８１を形成する。配向膜８１は、例えば酸化シリコンを斜方蒸着することにより形成することができる。

図１３Ａ〜図１３Ｄを参照して、実施例の効果について説明する。比較のために、図１３Ａに、参考例による反射電極及び遮光膜の断面図を示す。

図１３Ａに示すように、参考例においては、第３遮光膜７７の上面と底面とは、それぞれ反射電極７０の上面と底面と同一の高さに配置される。液晶層１１０（図１Ｂ）からアクティブマトリクス基板に入射する光は、反射電極７０と第３遮光膜７７との間を通過して、半導体基板２０（図１Ｂ）に向かう。反射電極７０の厚さｈ１が３４０ｎｍ、反射電極７０と第３遮光膜７７との間隔ｇが８０ｎｍである場合、入射角θ１が約１３°以上の入射光は、この間隙を通過できない。

図１３Ｂに、実施例によるアクティブマトリクス基板の反射電極７０と第３遮光膜７７との断面図を示す。カバー膜７５の厚さｈ２は１００ｎｍであり、反射電極７０の厚さｈ１は３４０ｎｍであり、反射電極７０の底面を基準としたときの第３遮光膜７７の底面の深さｈ３は５０ｎｍである。この構造では、図において左上から右下に進み、第３遮光膜７７の左側の間隙を通過できる入射光の入射角の最大値θ２は約１２°である。また、図の右上から左下に進み、第３遮光膜７７の左側の間隙を通過できる入射光の入射角の最大値θ３は約１０°である。このため、図１３Ａの比較例に比べて、間隙を通過する光量を低減させることができる。

図９Ａに示した溝６５を形成する際に、下地絶縁膜６０をサイドエッチしてもよい。この場合、図１０に示したカバー絶縁膜７５を、サイドエッチされた部分の内面に形成する。図１１Ａに示した第３遮光膜７７が、反射電極７０の端部の下まで潜り込むため、反射電極７０の間を通過する光の光量をより低減させることができる。

図１３Ｃに示すように、第３遮光膜７７の底面と反射電極７０の底面との高さを揃えてもよい。この場合、図１３Ｃにおいて、左上から右下に向かい、第３遮光膜７７の左側の間隙に入射する入射光の通過条件は、図１３Ａの比較例と同一であるが、右上から左下に向かい、第３遮光膜７７の左側の間隙に入射する入射光の通過条件は、図１３Ｂの実施例と同一になる。

図１３Ｄに示すように、第３遮光膜７７の上面と反射電極７０の上面との高さを揃えてもよい。この場合、図１３Ｄにおいて右上から左下に向かい、第３遮光膜７７の左側の間隙に入射する入射光の通過条件は、図１３Ａの比較例と同一であるが、左上から右下に向かい、第３遮光膜７７の左側の間隙に入射する入射光の通過条件は、図１３Ｂの実施例と同一になる。

図１３Ｃ及び図１３Ｄの構造でも、図１３Ａの比較例に比べて、間隙を通過する光量を低減させることができる。

図１４に、実施例によるＬＣＯＳ表示装置を用いた画像投影装置の概略図を示す。高圧水銀ランプ、ハロゲンランプ等の光源１２０から光輝度白色光が放射される。白色光は集光レンズ１２１で集光され、色分解プリズム１２２に入射する。色分解プリズム１２２は、白色光を、Ｒ、Ｇ、Ｂの３色の光に分離する。例えば青色光Ｂは、偏光子１２３で偏光され、青色用のＬＣＯＳ表示装置１３０に入射する。青色用のＬＣＯＳ表示装置１３０で反射した青色光Ｂは、検光子１２４を通過して、画像情報を含む光線束となり、色合成プリズム１２５に入射する。偏光子１２３と検光子１２４とは、クロスニコル配置されている。

赤色光Ｒ、緑色光Ｇも、同様の光学系を通して色合成プリズム１２５に入射する。色合成プリズム１２５は、画像情報を含む３色の光を合成する。合成された光は、投射レンズ１２７によってスクリーンに投射される。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

２０ アクティブマトリクス基板
２１ 対向基板
２２ 表示領域
２３ 入出力パッド領域
２４ 入出力回路領域
２５ ＤＡコンバータ領域
２６ 垂直走査回路領域
２７ 画像信号転送回路領域
２８ デコーダ領域
３０ 素子分離絶縁膜
３１ ｐ型ウェル
３３ スイッチング素子
３４ キャパシタ
３５ 画素
４０ 第１層間絶縁膜
４１ 導電プラグ
４５ 局所配線
４６ 孤立配線
４７ 第１遮光膜
５０ 第２層間絶縁膜
５１ 導電プラグ
５５ 孤立配線
５６ データバスライン
５７ 第２遮光膜
５８ ゲートバスライン
５９ コモンライン
６０ 下地絶縁膜
６１ 導電プラグ
６５ 溝
７０ 反射電極
７７ 第３遮光膜
８０ 表面保護膜
８１ 配向膜
１００ 共通電極
１０１ 配向膜
１１０ 液晶層
１２０ 光源
１２１ 集光レンズ
１２２ 色分解プリズム
１２３ 偏光子
１２４ 検光子
１２５ 色合成プリズム
１２７ 投射レンズ
１３０ ＬＣＯＳ表示装置

Claims (5)

1. 半導体基板に形成された複数のスイッチング素子と、
   前記半導体基板の上に、前記スイッチング素子に対応して配置され、対応するスイッチング素子に接続された反射電極と、
   前記反射電極の上面及び端面を覆い、前記反射電極の間の領域において、前記反射電極の底面と同じか、該底面よりも低い位置に上面が配置されているカバー絶縁膜と、
   前記反射電極の間の前記カバー絶縁膜の上に配置され、上面が、前記反射電極の上面よりも高い位置に配置されている遮光膜と
   を有するアクティブマトリクス基板。
2. さらに、
   前記反射電極の下地表面を画定する下地絶縁膜と、
   前記下地絶縁膜に形成され、前記反射電極が形成されていない領域と整合する平面形状を有する溝と
   を有し、
   前記カバー絶縁膜は、前記溝の側面及び底面を覆い、前記溝の底面を覆っている部分の上面が、前記反射電極の底面よりも低い位置に配置されており、
   前記遮光膜の底面が、前記反射電極の底面よりも低い位置に配置されている請求項１に記載のアクティブマトリクス基板。
3. 請求項１または２に記載のアクティブマトリクス基板と、
   前記アクティブマトリクス基板の、前記カバー絶縁膜及び前記遮光膜の上に配置された第１の配向膜と、
   前記アクティブマトリクス基板の前記配向膜に対向する対向基板と、
   前記対向基板に形成された透明電極と、
   前記対向基板の、前記アクティブマトリクス基板に対向する表面に形成された第２の配向膜と、
   前記第１の配向膜と前記第２の配向膜との間に挟持された液晶層と
   を有する反射型液晶表示装置。
4. 半導体基板の上に複数のスイッチング素子を形成する工程と、
   前記スイッチング素子を覆うように、前記半導体基板の上に下地絶縁膜を形成する工程と、
   前記下地絶縁膜内に、前記スイッチング素子にそれぞれ接続された複数の導電部材を形成する工程と、
   前記下地絶縁膜及び前記導電部材の上に、反射電極膜を形成する工程と、
   前記反射電極膜及び前記下地絶縁膜に、前記反射電極膜の底面よりも深い位置まで達する溝を形成することにより、前記反射電極膜をパターニングして、前記導電部材に対応する反射電極に分離する工程と、
   前記反射電極の上面、前記溝の側面及び底面を覆い、前記溝の形状が反映された凹部を上面に有するカバー絶縁膜を形成する工程と、
   カバー絶縁膜の上面の前記凹部を、遮光膜で埋め込む工程と
   を有するアクティブマトリクス基板の製造方法。
5. 前記凹部の底面が、前記反射電極膜の底面よりも低い位置に配置されている請求項４に記載のアクティブマトリクス基板の製造方法。

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