JP2017072741A - 電気光学装置、電子機器、電気光学装置の製造方法 - Google Patents
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Abstract
【課題】画素容量の容量値を確保して優れた表示品質を実現可能な電気光学装置、電気光学装置の製造方法、電子機器を提供すること。【解決手段】本実施形態の電気光学装置としての液晶装置は、基材10s上において、誘電体膜を介して積層された少なくとも5つの容量電極16d,16f,16h,16k,16mを有し、少なくとも5つの容量電極16d,16f,16h,16k,16mのうち、奇数番目に積層された2つの容量電極16h,16mが共通コンタクトホールとしてのコンタクトホール62を介して容量線7と電気的に接続されている。【選択図】図9
Description
本発明は、電気光学装置、該電気光学装置を備える電子機器、電気光学装置の製造方法に関する。
電気光学装置として、例えば、アクティブ駆動型の液晶装置は、複数の画素ごとに、画素電極と、画素電極の電位を制御可能なトランジスターと、画素電極の電位を保持するため画素電極に接続された蓄積容量とを有している。蓄積容量は、誘電体膜を挟んで配置された一対の容量電極を有している。蓄積容量の容量値は、一対の容量電極の面積に比例する。高精細な表示品位を実現するために画素の大きさを小さくすると、画素ごとに設けられる蓄積容量の一対の容量電極の面積も小さくなって、画素を安定的に駆動可能な容量値を確保することが難しくなる。画素の駆動が不安定になると、例えば画素の輝度むらなどの表示不具合が生ずる。
このような蓄積容量に係る問題を改善するため、例えば、特許文献1には、基板上において、トランジスターの半導体層とデータ線との間に5つの蓄積容量が構築された電気光学装置が開示されている。5つの蓄積容量は、電気的に直列に接続されている。
また、特許文献2には、第1電極を挟んで上下に絶縁膜と容量電極とを配置して、電気的に並列に接続された2つの蓄積容量を画素ごとに有する電気光学装置が開示されている。
上記特許文献1や上記特許文献2は、基板上において複数の蓄積容量を設ける、あるいは蓄積容量を積層して配置することで、容量値を確保しようとするものであるが、蓄積容量の数が増えれば、それらを電気的に接続させるためのコンタクト部が増えることになる。上記コンタクト部を設けるにあたり容量電極として機能する部分の面積が制約されると、蓄積容量の容量値に影響を及ぼす。それゆえに、画素を高精細化しつつも、蓄積容量の容量値を確保して、所望の表示品質を実現する工夫が求められているという課題がある。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
[適用例]本適用例に係る電気光学装置は、基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量を備えた電気光学装置であって、前記画素容量は、前記トランジスター及び前記画素電極と、共通電位が印加される容量線との間において電気的に並列に接続された少なくとも3つの蓄積容量を含み、前記少なくとも3つの蓄積容量は、前記基板上において、誘電体膜を介して積層された少なくとも5つの容量電極を有し、前記少なくとも5つの容量電極のうち、前記基板上において、奇数番目に積層された少なくとも2つの容量電極が共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
本適用例の構成によれば、基板上において、誘電体膜を介して少なくとも5つの容量電極が積層されて少なくとも3つの蓄積容量が構成される。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極の面積を確保し易い。また、奇数番目に積層された少なくとも2つの容量電極は共通コンタクトホールを介して容量線と電気的に接続されているので、少なくとも3つの蓄積容量に対応して容量線との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基板上における画素構造が簡略化される。ゆえに、画素を高精細化しても、画素容量の容量値を確保して優れた表示品質を有する電気光学装置を提供することができる。
上記適用例に記載の電気光学装置において、前記画素容量は、第1容量電極に対して第1誘電体膜を挟んで配置された第2容量電極からなる第1蓄積容量と、前記第2容量電極に対して第2誘電体膜を挟んで配置された第3容量電極からなる第2蓄積容量と、第4容量電極に対して第3誘電体膜を挟んで配置された第5容量電極からなる第3蓄積容量と、を含み、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
この構成によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
この構成によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
上記適用例に記載の電気光学装置において、前記画素容量は、第1容量電極に対して第1誘電体膜を挟んで配置された第2容量電極からなる第1蓄積容量と、前記第2容量電極に対して第2誘電体膜を挟んで配置された第3容量電極からなる第2蓄積容量と、前記第3容量電極に対して第3誘電体膜を挟んで配置された第4容量電極からなる第3蓄積容量と、前記第4容量電極に対して第4誘電体膜を挟んで配置された第5容量電極からなる第4蓄積容量と、を含み、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
この構成によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
この構成によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
上記適用例に記載の電気光学装置において、前記第2容量電極及び前記第3容量電極は、前記基板の平面視における電極端部が揃っていることを特徴とする。
この構成によれば、第2容量電極と第3容量電極の面積は同じになる。したがって、面積を異ならせる場合に比べて、第2誘電体膜を挟んで第2容量電極と第3容量電極とが配置されてなる第2蓄積容量の容量値を増やすことができる。
この構成によれば、第2容量電極と第3容量電極の面積は同じになる。したがって、面積を異ならせる場合に比べて、第2誘電体膜を挟んで第2容量電極と第3容量電極とが配置されてなる第2蓄積容量の容量値を増やすことができる。
上記適用例に記載の電気光学装置において、前記第2容量電極及び前記第4容量電極が1つのコンタクトホールを介して前記トランジスターと電気的に接続されていることを特徴とする。
この構成によれば、第2容量電極と第4容量電極とをそれぞれ別なコンタクトホールを介してトランジスターと接続させる場合に比べて、画素構造を簡略化できる。
この構成によれば、第2容量電極と第4容量電極とをそれぞれ別なコンタクトホールを介してトランジスターと接続させる場合に比べて、画素構造を簡略化できる。
上記適用例に記載の電気光学装置において、前記第1誘電体膜、前記第2誘電体膜、前記第3誘電体膜、前記第4誘電体膜のうち少なくとも1つの誘電体膜は、前記少なくとも1つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆い、前記下部容量電極に対して前記少なくとも1つの誘電体膜を介して配置された上部容量電極は、前記下部容量電極の端面の前記少なくとも一部と対向している部分を有することが好ましい。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積が増えるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値を増やすことができる。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積が増えるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値を増やすことができる。
上記適用例に記載の電気光学装置において、前記下部容量電極の膜厚は、前記少なくとも1つの誘電体膜の膜厚よりも厚いことが好ましい。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積をさらに増やすことができる。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積をさらに増やすことができる。
上記適用例に記載の電気光学装置において、前記少なくとも1つの誘電体膜は、他の誘電体膜よりも膜厚が厚いことを特徴とする。
この構成によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
この構成によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
上記適用例に記載の電気光学装置において、前記少なくとも1つの誘電体膜は、シリコン系酸化膜であって、前記画素における開口部を覆っていることを特徴とする。
この構成によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って設けられても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
この構成によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って設けられても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
上記適用例に記載の電気光学装置において、前記少なくとも5つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極は、遮光性を有しているとしてもよい。
この構成によれば、トランジスターに向かって入射する光を遮光性の容量電極によって遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
この構成によれば、トランジスターに向かって入射する光を遮光性の容量電極によって遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
[適用例]本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、画素が高精細であっても、画素容量の容量値を確保して、所望の表示品質を実現可能な電気光学装置を備えているので、見栄えのよい電子機器を提供することができる。
本適用例によれば、画素が高精細であっても、画素容量の容量値を確保して、所望の表示品質を実現可能な電気光学装置を備えているので、見栄えのよい電子機器を提供することができる。
[適用例]本適用例に係る電気光学装置の製造方法は、基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量、共通電位が印加される容量線を備えた電気光学装置の製造方法であって、前記基板上において、少なくとも5つの容量電極を互いに誘電体膜を介して積層して、少なくとも3つの蓄積容量を形成する工程と、前記少なくとも5つの容量電極のうち、前記基板上において、奇数番目に積層した少なくとも2つの容量電極を前記容量線と電気的に接続するための共通コンタクトホールを形成する工程と、を備えることを特徴とする。
本適用例によれば、基板上において、誘電体膜を介して少なくとも5つの容量電極が積層されて少なくとも3つの蓄積容量が形成される。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を形成する場合に比べて、各容量電極の面積を確保し易い。また、奇数番目に積層された少なくとも2つの容量電極は共通コンタクトホールを介して容量線と電気的に接続されるので、少なくとも3つの蓄積容量に対応して容量線との接続を図るコントタクトホールを複数形成する場合に比べて、基板上における画素構造が簡略化される。ゆえに、画素を高精細化しても、画素容量の容量値を確保して優れた表示品質を有する電気光学装置を製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第1容量電極を形成する工程と、前記第1容量電極に第1誘電体膜を介して第2容量電極を形成する工程と、前記第2容量電極に第2誘電体膜を介して第3容量電極を形成する工程と、前記第3容量電極の上層に第4容量電極を形成する工程と、前記第4容量電極に第3誘電体膜を介して第5容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
この方法によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第1容量電極を形成する工程と、前記第1容量電極に第1誘電体膜を介して第2容量電極を形成する工程と、前記第2容量電極に第2誘電体膜を介して第3容量電極を形成する工程と、前記第3容量電極に第3誘電体膜を介して第4容量電極を形成する工程と、前記第4容量電極に第4誘電体膜を介して第5容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
この方法によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第1容量電極を形成する工程と、前記第1容量電極に第1誘電体膜を介して第1電極膜を形成する工程と、前記第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、前記第1電極膜、前記第2誘電体膜、前記第2電極膜を一括パターニングして、第2容量電極、第3容量電極を形成する工程と、前記第3容量電極の上層に第4容量電極を形成する工程と、前記第4容量電極に第3誘電体膜を介して第5容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量が形成される。また、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極、第3容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
この方法によれば、画素ごとに、容量線に対して3つの蓄積容量が並列に接続された画素容量が形成される。また、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極、第3容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第1容量電極を形成する工程と、前記第1容量電極に第1誘電体膜を介して第1電極膜を形成する工程と、前記第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、前記第1電極膜、前記第2誘電体膜、前記第2電極膜を一括パターニングして、第2容量電極、第3容量電極を形成する工程と、前記第3容量電極に第3誘電体膜を介して第4容量電極を形成する工程と、前記第4容量電極に第4誘電体膜を介して第5容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量が形成される。また、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極、第3容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
この方法によれば、画素ごとに、容量線に対して4つの蓄積容量が並列に接続された画素容量が形成される。また、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極、第3容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記少なくとも5つの容量電極のうち、前記第2容量電極と前記第4容量電極とを前記トランジスターに電気的に接続させる1つのコンタクトホールを形成する工程を有することを特徴とする。
この方法によれば、第2容量電極及び第4容量電極を容量線と接続させるコンタクトホールを第2容量電極及び第4容量電極のそれぞれに対応して形成する場合に比べて、画素構造が簡略化された電気光学装置を製造することができる。
この方法によれば、第2容量電極及び第4容量電極を容量線と接続させるコンタクトホールを第2容量電極及び第4容量電極のそれぞれに対応して形成する場合に比べて、画素構造が簡略化された電気光学装置を製造することができる。
上記適用例に記載の電気光学装置の製造方法において、前記第1誘電体膜、前記第2誘電体膜、前記第3誘電体膜、前記第4誘電体膜のうち少なくとも1つの誘電体膜を、前記少なくとも1つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆うように形成し、前記少なくとも1つの誘電体膜の上に、前記下部容量電極の端面の前記少なくとも一部と対向するように上部容量電極を形成することを特徴とする。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やせるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値を増やすことができる。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やせるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値を増やすことができる。
上記適用例に記載の電気光学装置の製造方法において、前記下部容量電極の膜厚は、前記少なくとも1つの誘電体膜の膜厚よりも厚いことが好ましい。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積がさらに増えるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値をさらに増やすことができる。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積がさらに増えるので、少なくとも3つの蓄積容量のうち少なくとも1つの蓄積容量の容量値をさらに増やすことができる。
上記適用例に記載の電気光学装置の製造方法において、他の誘電体膜の膜厚よりも厚い膜厚で前記少なくとも1つの誘電体膜を形成することが好ましい。
この方法によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
この方法によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
上記適用例に記載の電気光学装置の製造方法において、シリコン系酸化膜を用いて、前記画素における開口部を覆うように前記少なくとも1つの誘電体膜を形成することを特徴とする。
この方法によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って形成しても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
この方法によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って形成しても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
上記適用例に記載の電気光学装置の製造方法では、前記少なくとも5つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極を、遮光性の導電膜を用いて形成するとしてもよい。
この方法によれば、遮光性の導電膜を用いて形成された容量電極によって、トランジスターに向かって入射する光を遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
この方法によれば、遮光性の導電膜を用いて形成された容量電極によって、トランジスターに向かって入射する光を遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
本実施形態では、電気光学装置として画素ごとに薄膜トランジスター(Thin Film Transistor;以降TFTと称す)を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
(第1実施形態)
まず、本実施形態の電気光学装置としての液晶装置の構成について、図1〜図3を参照して説明する。図1は液晶装置の構成を示す概略平面図、図2は図1に示す液晶装置のH−H’線に沿った概略断面図である。図3は液晶装置の電気的な構成を示す等価回路図である。
まず、本実施形態の電気光学装置としての液晶装置の構成について、図1〜図3を参照して説明する。図1は液晶装置の構成を示す概略平面図、図2は図1に示す液晶装置のH−H’線に沿った概略断面図である。図3は液晶装置の電気的な構成を示す等価回路図である。
図1及び図2に示すように、本実施形態の液晶装置100は、互いに対向配置された素子基板10及び対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10の基材10s及び対向基板20の基材20sは、透光性を有する例えば石英基板やガラス基板などが用いられている。なお、本明細書における透光性とは、可視光領域の波長の光を少なくとも85%以上透過可能な性質を言う。
素子基板10は、対向基板20よりも一回り大きい。素子基板10と対向基板20とは、対向基板20の外縁部に沿って額縁状に配置されたシール材40を介して貼り合わされ、その隙間に正または負の誘電異方性を有する液晶が封入されて、液晶層50が構成されている。シール材40は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材40には、一対の基板の間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
シール材40の内側には、複数の画素Pがマトリックス状に配列した表示領域Eが設けられている。また、対向基板20には、シール材40と表示領域Eとの間に表示領域Eを取り囲む見切り部21が設けられている。見切り部21は、例えば遮光性の金属あるいは該金属の合金や酸化物などで構成されている。なお、表示領域Eは、表示に寄与する複数の画素Pに加えて、複数の画素Pを囲むように配置されたダミー画素を含むとしてもよい。
素子基板10には、複数の外部接続端子104が配列した端子部が設けられている。素子基板10の上記端子部に沿った第1の辺部とシール材40との間にデータ線駆動回路101が設けられている。また、第1の辺部に対向する第2の辺部に沿ったシール材40と表示領域Eとの間に検査回路103が設けられている。さらに、第1の辺部と直交し互いに対向する第3の辺部及び第4の辺部に沿ったシール材40と表示領域Eとの間に走査線駆動回路102が設けられている。第2の辺部のシール材40と検査回路103との間には、2つの走査線駆動回路102を繋ぐ複数の配線105が設けられている。
これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、第1の辺部に沿って配置された複数の外部接続端子104に接続されている。以降、第1の辺部に沿った方向をX方向とし、第3の辺部及び第4の辺部に沿った方向をY方向として説明する。また、本明細書では、X方向およびY方向と直交し、対向基板20の法線方向から見ることを「平面視」あるいは「平面的」という。
図2に示すように、素子基板10は、基材10s、並びに基材10sの液晶層50側の面に形成されたTFT30や画素電極15、及び画素電極15を覆う配向膜18などを有している。TFT30や画素電極15は、画素Pの構成要素である。画素Pの詳細は後述する。
対向基板20は、基材20s、並びに基材20sの液晶層50側の面に順に積層された見切り部21、平坦化層22、対向電極23、及び配向膜24などを有している。
見切り部21は、図1に示すように表示領域Eを取り囲むと共に、平面的に走査線駆動回路102、検査回路103と重なる位置に設けられている。これにより対向基板20側からこれらの駆動回路を含む周辺回路に入射する光を遮り、周辺回路が光によって誤動作することを防止する役割を有している。また、不必要な迷光が表示領域Eに入射しないように遮光して、表示領域Eの表示における高いコントラストを確保している。
平坦化層22は、例えばシリコン酸化物などの無機材料からなり、透光性を有して見切り部21を覆うように設けられている。このような平坦化層22は、例えばプラズマCVD法などを用いて形成された酸化シリコン膜であり、平坦化層22上に形成される対向電極23の表面凹凸を緩和可能な程度の膜厚を有している。
対向電極23は、例えばITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜からなり、平坦化層22を覆うと共に、図1に示すように対向基板20の四隅に設けられた上下導通部106により素子基板10側の配線に電気的に接続されている。
画素電極15を覆う配向膜18及び対向電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて設定されており、シリコン酸化物などの無機材料の斜め蒸着膜(無機配向膜)が採用されている。配向膜18,24は、無機配向膜の他にポリイミドなどの有機配向膜を採用してもよい。
このような液晶装置100は透過型であって、画素Pが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
次に、図3を参照して、液晶装置100の電気的な構成について説明する。液晶装置100は、少なくとも表示領域Eにおいて互いに絶縁されて直交する信号線としての複数の走査線3及び複数のデータ線6aと、共通電位が印加される容量線7とを有する。なお、図3では、データ線6aに沿って並行するように容量線7を示したが、必ずしもこれに限定されるものではない。
走査線3とデータ線6aとで区分された領域には、画素電極15と、TFT30と、画素容量16とが設けられ、これらが画素Pの画素回路を構成している。画素容量16は、TFT30及び画素電極15と、容量線7との間で電気的に並列に接続された3つの蓄積容量16a,16b,16cを含むものである。
走査線3はTFT30のゲートに電気的に接続され、データ線6aはTFT30の第1ソース・ドレイン領域に電気的に接続され、画素電極15はTFT30の第2ソース・ドレイン領域に電気的に接続されている。
データ線6aは、データ線駆動回路101(図1参照)に接続されている。画像信号D1,D2,…,Dnは、データ線駆動回路101からデータ線6aを経由して各画素Pに供給される。走査線3は、走査線駆動回路102(図1参照)に接続されている。走査信号SC1,SC2,…,SCmは、走査線駆動回路102から走査線3を経由して各画素Pに供給される。
データ線駆動回路101から供給される画像信号D1〜Dnは、この順に線順次でデータ線6aに供給してもよく、互いに隣り合う複数のデータ線6a同士に対してグループごとに供給してもよい。走査線駆動回路102は、走査線3に対して、走査信号SC1〜SCmを所定のタイミングでパルス的に線順次で供給する。
液晶装置100は、スイッチング素子であるTFT30が走査信号SC1〜SCmの入力により一定期間だけオン状態とされることで、データ線6aから供給される画像信号D1〜Dnが所定のタイミングで画素電極15に書き込まれる構成となっている。そして、画素電極15を介して液晶層50に書き込まれた所定レベルの画像信号D1〜Dnは、画素電極15と対向電極23との間で一定期間保持される。
保持された画像信号D1〜Dnがリークするのを防止するため、画素電極15と対向電極23との間に形成される液晶容量と並列に画素容量16が接続されている。具体的には、画素容量16は、TFT30の第2ソース・ドレイン領域と容量線7との間に設けられている。
なお、図1に示した検査回路103には、データ線6aが接続されており、液晶装置100の製造過程において、上記画像信号を検出することで液晶装置100の動作欠陥などを確認できる構成となっているが、図3の等価回路では省略している。
また、検査回路103は、上記画像信号をサンプリングしてデータ線6aに供給するサンプリング回路、データ線6aに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
次に、液晶装置100における画素Pの構成について、図4を参照して説明する。図4は画素の配置を示す概略平面図である。
図4に示すように、液晶装置100における画素Pは、例えば平面視で略四角形(略正方形)の開口領域(開口部とも言う)を有する。開口領域は、X方向とY方向とに延在し格子状に設けられた遮光性の非開口領域(非開口部とも言う)により囲まれている。
図4に示すように、液晶装置100における画素Pは、例えば平面視で略四角形(略正方形)の開口領域(開口部とも言う)を有する。開口領域は、X方向とY方向とに延在し格子状に設けられた遮光性の非開口領域(非開口部とも言う)により囲まれている。
X方向に延在する非開口領域には、図3に示した走査線3が設けられている。走査線3は遮光性の導電部材が用いられており、走査線3によって非開口領域の一部が構成されている。
同じく、Y方向に延在する非開口領域には、図3に示したデータ線6aや容量線7が設けられている。データ線6aや容量線7も遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。
非開口領域の交差部付近には、図3に示したTFT30や画素容量16が設けられている。詳しい画素Pの構造については後述するが、交差部付近にTFT30や画素容量16を設ける関係上、交差部付近の非開口領域の幅は、他の部分に比べて広くなっている。遮光性を有する非開口領域の交差部付近にTFT30や画素容量16を設けることにより、開口領域における開口率を確保している。
画素Pごとに画素電極15が設けられている。画素電極15は平面視で略正方形であり、画素電極15の外縁が非開口領域と重なるようにして開口領域に設けられている。
本実施形態の液晶装置100は、透過型であって、対向基板20側から光が入射することを前提として構成されている。素子基板10には、前述したように、画素PごとにTFT30、画素電極15、画素容量16が設けられている。また、画素容量16は3つの蓄積容量16a,16b,16cを含んで構成され、且つこれら3つの蓄積容量16a,16b,16cは、非開口領域に配置されている。言い換えれば、3つの蓄積容量16a,16b,16cもまた非開口領域の一部を構成している。
<素子基板の構造>
次に、素子基板10における各構成について、図5〜図9を参照して説明する。図5は素子基板におけるトランジスターと走査線の配置を示す概略平面図、図6は素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図7は素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図8は図5のA−A‘線に沿った素子基板の構造を示す概略断面図、図9は図5のB−B’線に沿った素子基板の構造を示す概略断面図である。なお、素子基板10は、基材10s上において各構成が形成される複数の配線層を有しており、図5〜図7は、該当する構成の配線層における平面的な配置を示すものである。また、以降に説明する各構成の膜厚の値は、好ましい平均的な値を示すものである。
次に、素子基板10における各構成について、図5〜図9を参照して説明する。図5は素子基板におけるトランジスターと走査線の配置を示す概略平面図、図6は素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図7は素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図8は図5のA−A‘線に沿った素子基板の構造を示す概略断面図、図9は図5のB−B’線に沿った素子基板の構造を示す概略断面図である。なお、素子基板10は、基材10s上において各構成が形成される複数の配線層を有しており、図5〜図7は、該当する構成の配線層における平面的な配置を示すものである。また、以降に説明する各構成の膜厚の値は、好ましい平均的な値を示すものである。
図5は、X方向に隣り合う画素Pを取り上げて、対応するTFT30や走査線3の配置を示したものである。図5に示すように、走査線3は、X方向に隣り合う画素Pに跨ってX方向に延在する第1走査線31(図5では破線で図示)と、平面視で第1走査線31に重なり合うように配置され、同じくX方向に延在する第2走査線32(図5では実線で図示)とを含んで構成されている。
第1走査線31は、X方向に延在する本線部分31aと、本線部分31aの拡張部からY方向に突出した2つの突出部31b,31cを有している。このような第1走査線31を画素Pの配置ピッチに基づいて、Y方向に所定の間隔を置いて配置することで、図4に示した格子状の非開口領域が構成されている。画素Pごとに設けられるTFT30の半導体層30aは、本実施形態では、画素Pの左上の角の第1走査線31における突出部31b,31cと重なる位置に配置されている。
Y方向に細長い半導体層30aは、第1ソース・ドレイン領域と、チャネル領域30cと、第2ソース・ドレイン領域と、を有している。第1ソース・ドレイン領域は、突出部31bと重なっている。第2ソース・ドレイン領域は、突出部31cと重なっている。チャネル領域30cは、第1ソース・ドレイン領域と第2ソース・ドレイン領域との間にある。第1ソース・ドレイン領域は、前述した図3の等価回路においてデータ線6aにコンタクトホール35を介して電気的に接続されることから、以降、ソース領域と呼ぶ。第2ソース・ドレイン領域は、同じく図3の等価回路において画素電極15や画素容量16に2つのコンタクトホール36,37を介して電気的に接続されることから、以降、ドレイン領域と呼ぶ。
本実施形態では、Y方向に隣り合う画素PにおけるTFT30の半導体層30aは、1つのコンタクトホール35を共用できるように、Y方向において互いのソース領域が向かい合うように、一方の画素Pの半導体層30aに対して他方の画素Pの半導体層30aが逆向きに配置されている。それゆえに、第1走査線31の突出部31bもまたY方向において向かい合うように配置されており、向かい合った突出部31bの間にコンタクトホール35が設けられている。
第2走査線32は、X方向に延在する本線部分32aと、X方向に間隔を置いて設けられた2つの拡張部32b,32cと、2つの拡張部32b,32cを繋ぐように配置されると共にY方向に突出した突出部32gと、を有している。また、突出部32gは、半導体層30aのチャネル領域30cと重なるように配置されている。2つの拡張部32b,32cには、第1走査線31と、第2走査線32とを電気的に接続させるためのコンタクトホール33,34が設けられている。つまり、コンタクトホール33,34によって電気的に接続された第1走査線31と第2走査線32とにより走査線3が構成されている。走査線3のうち、半導体層30aのチャネル領域30cと重なるように配置された突出部32gがTFT30におけるゲート電極として機能するものである。
この後に素子基板10における各構成の構造を説明するため、図5〜図7では、コンタクトホール35から半導体層30aに沿ってコンタクトホール37に至る線分をA−A’線として示す。また、コンタクトホール33、半導体層30a、コンタクトホール34を横断する線分をB−B’線として示す。なお、B−B’線は、説明の都合上、始点と終点の位置が、図5〜図7において異なっている場合がある。
図6に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。データ線6aは、半導体層30aのドレイン領域30dと重なる部分及びコンタクトホール35と重なる部分において幅が他の部分よりも広くなっている。また、X方向に隣り合うデータ線6aの間に、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cは、図5に示した、走査線3の本線部分31a,32aと重なる位置に配置されている。つまり、データ線6a、中継層6b,6cは、図4に示した非開口領域を構成するように同一の配線層に設けられている。中継層6b,6cには、後述する画素容量16の容量電極との接続を図るためのコンタクトホール61,62,63が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cに2つのコンタクトホール61,62が設けられている。コンタクトホール61に対してコンタクトホール62の方がX方向に長く、コンタクトホール62が本発明における共通コンタクトホールの一例である。詳しくは後述する。
図7に示すように、容量線7は、Y方向に延在する本線部分7aと、本線部分7aから図面上でX方向の左側に突出した突出部7bと、を有している。容量線7は、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。容量線7の本線部分7aは、平面視で半導体層30aに重なるように設けられている。X方向に隣り合う容量線7の間に、X方向に延在する中継層7cが設けられている。容量線7の突出部7bと、中継層7cとは、図6に示した、中継層6b,6cと重なる位置に配置されている。突出部7bには中継層6cとの電気的な接続を図るためのコンタクトホール71が設けられ、中継層7cには、中継層6bとの電気的接続を図るためのコンタクトホール72が設けられている。また、中継層7cには、画素電極15との電気的な接続を図るためのコンタクトホール81が配置される。つまり、容量線7、中継層7cは、図4に示した非開口領域を構成するように同一の配線層に設けられている。
次に、図8、図9を参照して素子基板10のA−A’線及びB−B’線に沿った断面構造を説明する。
図8及び図9に示すように、基材10s上には、まず、第1走査線31が形成される。第1走査線31は、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第1走査線31は、基材10s側から入射する戻り光を遮光すると共に、対向基板20側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第1走査線31はWSi(タングステンシリサイド)を用いて形成されている。第1走査線31の膜厚は例えば200nm〜500nmである。
図8及び図9に示すように、基材10s上には、まず、第1走査線31が形成される。第1走査線31は、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第1走査線31は、基材10s側から入射する戻り光を遮光すると共に、対向基板20側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第1走査線31はWSi(タングステンシリサイド)を用いて形成されている。第1走査線31の膜厚は例えば200nm〜500nmである。
次に、第1走査線31を覆う第1層間絶縁膜11aが形成される。第1層間絶縁膜11aは、この後に第1層間絶縁膜11a上に半導体層30aが形成されることから、意図的に不純物が導入されていない、例えば酸化シリコン膜(None−doped Silicate Glass;NSG膜)や窒化シリコン膜を用いて形成される。第1層間絶縁膜11aの形成方法としては、モノシラン(SiH4)、2塩化シラン(SiCl2H2)、TEOS(テトラエトキシシラン)、アンモニアなどの処理ガスを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第1層間絶縁膜11aの膜厚は例えば200nm〜500nmである。
続いて、第1層間絶縁膜11a上に半導体層30aが形成される。半導体層30aは例えば減圧CVD法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、不純物イオンが選択的に注入されて、ソース領域30s、接合領域30e、チャネル領域30c、接合領域30f、ドレイン領域30dを含むLDD(Lightly Doped Drain)構造が構築されている。半導体層30aの膜厚は例えば30nm〜70nmである。
次に、半導体層30aを覆うゲート絶縁膜11gが形成される。ゲート絶縁膜11gは例えばシリコンの半導体膜を熱酸化して得られた第1酸化シリコン膜と、減圧CVD法を用い700℃から900℃の高温条件で形成された第2酸化シリコン膜との二層構造となっている。ゲート絶縁膜11gの膜厚は例えばおよそ50nm〜100nmである。
ゲート絶縁膜11g上に第2走査線32が形成される。第2走査線32は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第2走査線32は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧CVD法で燐(P)がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が1×1019個/cm3以上の濃度で含まれるように形成したものである。第2走査線32は、前述したように、半導体層30aのチャネル領域30cと平面視で重なるようにパターニングされる。本実施形態において、以降、導電性のポリシリコン膜は、上述したように、燐原子がドープすることで導電性が付与されたものを指すこととする。なお、ドープされる原子は燐(P)に限定されない。
次に、第2走査線32を覆う第2層間絶縁膜11bが形成される。第2層間絶縁膜11bは、前述したNSG膜、あるいは燐(P)を含むPSG(Phospho Silicate Glass)膜、硼素を含むBSG(Boro Silicate Glass)膜、硼素(B)と燐(P)とが含まれるBPSG(Boro−phospho Silicate Glass)膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、2塩化シラン、TEOS、TEB(テトラエチルポートレート)、TMOP(テトラメチルオキシフォスレート)などを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第2層間絶縁膜11bの膜厚は例えば200nm〜500nmである。
続いて、第2層間絶縁膜11bを覆う第1保護膜11cが形成される。第1保護膜11cは、この後に積層形成される第2保護膜11dとの間でエッチング選択性が得られるように、本実施形態では、窒化シリコン膜を用いて形成される。第1保護膜11cの膜厚は例えば20nm〜50nmである。
第1保護膜11c上に、3つの蓄積容量16a,16b,16cが積層して形成されて画素容量16が構成される。画素容量16の詳しい形成方法は後述するが、3つの蓄積容量16a,16b,16cは、5つの容量電極16d,16f,16h,16k,16mを含んで構成されている。第3容量電極16hと第4容量電極16kとの間には、第3層間絶縁膜11eと第3保護膜11fとが形成されている。そして、3つの蓄積容量16a,16b,16c、すなわち画素容量16を覆う第4層間絶縁膜12が形成される。第4層間絶縁膜12は、第2層間絶縁膜11bと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。
以降、本実施形態では、3つの蓄積容量16a,16b,16cについて、基材10s上に積層される順に、第1蓄積容量16a、第2蓄積容量16b、第3蓄積容量16cと呼ぶこともある。同様に、5つの容量電極16d,16f,16h,16k,16mについても、第1容量電極16d、第2容量電極16f、第3容量電極16h、第4容量電極16k、第5容量電極16mと呼ぶこともある。
以降、本実施形態では、3つの蓄積容量16a,16b,16cについて、基材10s上に積層される順に、第1蓄積容量16a、第2蓄積容量16b、第3蓄積容量16cと呼ぶこともある。同様に、5つの容量電極16d,16f,16h,16k,16mについても、第1容量電極16d、第2容量電極16f、第3容量電極16h、第4容量電極16k、第5容量電極16mと呼ぶこともある。
第4層間絶縁膜12には、5つの容量電極16d,16f,16h,16k,16mのうち、奇数番目に積層された、第1容量電極16d、第3容量電極16h、第5容量電極16mを容量線7に接続させるためのコンタクトホール61,62が形成される。また、第4容量電極16kを中継層6bに接続させるコンタクトホール63が形成される。なお、図8に示すように、第2容量電極16fは、ゲート絶縁膜11g及び第2層間絶縁膜11bを貫通するコンタクトホール36の内側を被覆するように形成され、半導体層30aのドレイン領域30dに接続している。第4容量電極16kもまた、同じくゲート絶縁膜11g及び第2層間絶縁膜11bを貫通するコンタクトホール37の内側を被覆するように形成され、半導体層30aのドレイン領域30dに接続している。したがって、ドレイン領域30dを介して第2容量電極16fと第4容量電極16kとは電気的に接続されている。
図9に示すように、第4層間絶縁膜12上に、データ線6a、中継層6b,6cが形成される。データ線6a、中継層6b,6cは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。中継層6cは、コンタクトホール61,62に繋がっている。第3容量電極16hと第5容量電極16mとは、共通コンタクトホールとしてのコンタクトホール62によって電気的に接続される。コンタクトホール61は、第1容量電極16dと電気的に接続されている。したがって、第1容量電極16dは、第3容量電極16h及び第5容量電極16mと電気的に接続される。
データ線6a、中継層6b,6cを覆う第5層間絶縁膜13が形成される。第5層間絶縁膜13もまた、第2層間絶縁膜11bと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第5層間絶縁膜13の表面は、下層の配線層の影響を受けて凹凸が生ずることから、この後に形成される画素電極15に当該凹凸の影響が及ばないように、例えばCMP処理などの平坦化処理が施される。
平坦化処理が施された第5層間絶縁膜13には、中継層6cに至るコンタクトホール71と、中継層6bに至るコンタクトホール72とが形成される。第5層間絶縁膜13上に容量線7と、中継層7cとが形成される。容量線7、中継層7cもまた、データ線6aと同様に低抵抗な導電膜を用いて形成される。
容量線7、中継層7cを覆う第6層間絶縁膜14が形成される。第6層間絶縁膜14もまた、第2層間絶縁膜11bと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。第6層間絶縁膜14には、中継層7cに至るコンタクトホール81が形成される。第6層間絶縁膜14上に、例えば、ITO膜などの透明導電膜を用いて画素電極15が形成される。画素電極15は、コンタクトホール81を介して中継層7cに接続される。
<電気光学装置の製造方法>
次に、本実施形態の電気光学装置の製造方法に係る画素容量16の形成方法について、図10〜図31を参照して、より具体的に説明する。
本実施形態の画素容量16の形成方法は、第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜を介して第1電極膜を形成する工程と、第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極16f、第3容量電極16hを形成する工程と、第3容量電極16hの上層に第4容量電極16kを形成する工程と、第4容量電極16kに第3誘電体膜を介して第5容量電極16mを形成する工程と、第3容量電極16h及び第5容量電極16mを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール62を形成する工程と、を含んでいる。以降、各工程に対応する図を参照して説明する。なお、容量電極、誘電体膜、保護膜などを所定の形状にパターニングする方法は、フォトリソグラフィ法が用いられている。
次に、本実施形態の電気光学装置の製造方法に係る画素容量16の形成方法について、図10〜図31を参照して、より具体的に説明する。
本実施形態の画素容量16の形成方法は、第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜を介して第1電極膜を形成する工程と、第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、第1電極膜、第2誘電体膜、第2電極膜を一括パターニングして、第2容量電極16f、第3容量電極16hを形成する工程と、第3容量電極16hの上層に第4容量電極16kを形成する工程と、第4容量電極16kに第3誘電体膜を介して第5容量電極16mを形成する工程と、第3容量電極16h及び第5容量電極16mを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール62を形成する工程と、を含んでいる。以降、各工程に対応する図を参照して説明する。なお、容量電極、誘電体膜、保護膜などを所定の形状にパターニングする方法は、フォトリソグラフィ法が用いられている。
[第1容量電極の形成工程]
図10は第1容量電極の形成方法を示す概略平面図、図11は図10のA−A’線に沿った第1容量電極の形成方法を示す概略断面図、図12は図10のB−B’線に沿った第1容量電極の形成方法を示す概略断面図である。
図10に示すように、第1容量電極16dは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第1容量電極16dは、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、図11に示すように、半導体層30aのチャネル領域30cと、チャネル領域30cを挟む接合領域30e,30fとに平面視で重なるように形成される。図12に示すように、B−B’線に沿ったX方向に延在する第1容量電極16d(第2の部分)の一方の端部(図10では左側の端部)を覆うように第2保護膜11dが島状に形成される。第2保護膜11dで覆われた部分に、後にコンタクトホール61が形成される。
図10は第1容量電極の形成方法を示す概略平面図、図11は図10のA−A’線に沿った第1容量電極の形成方法を示す概略断面図、図12は図10のB−B’線に沿った第1容量電極の形成方法を示す概略断面図である。
図10に示すように、第1容量電極16dは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第1容量電極16dは、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、図11に示すように、半導体層30aのチャネル領域30cと、チャネル領域30cを挟む接合領域30e,30fとに平面視で重なるように形成される。図12に示すように、B−B’線に沿ったX方向に延在する第1容量電極16d(第2の部分)の一方の端部(図10では左側の端部)を覆うように第2保護膜11dが島状に形成される。第2保護膜11dで覆われた部分に、後にコンタクトホール61が形成される。
第1容量電極16dは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、前述した導電性のポリシリコン膜を用い、膜厚が例えば200nm〜500nmの第1容量電極16dを形成した。第1容量電極16dは、この後に第1容量電極16d及び第2保護膜11dを覆う第1誘電体膜16e(図13参照)の膜厚よりも厚く形成されている。
第2保護膜11dは、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、NSG膜を用いて膜厚が例えば100nm〜300nmの第2保護膜11dを形成した。
[第2容量電極及び第3容量電極の形成工程]
図13は第1誘電体膜及び第1電極膜の形成方法を示すA−A’線に沿った概略断面図、図14は第2誘電体膜及び第2電極膜の形成方法を示すA−A’線に沿った概略断面図である。
図13に示すように、まず、第1容量電極16dを覆うように第1誘電体膜16eを成膜し、続いて第1誘電体膜16eに第1電極膜41を積層して形成する。第1誘電体膜16eは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層して第1誘電体膜16eを形成してもよい。これらの誘電体膜の形成方法としては、常圧CVD法、減圧CVD法、プラズマCVD法、蒸着法、スパッタ法などを挙げることができる。
本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmの第1誘電体膜16eを形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。第1誘電体膜16eの膜厚は、第1容量電極16dの膜厚よりも薄い。なお、窒化シリコン膜を挟んで酸化シリコン膜を積層して第1誘電体膜16eを形成してもよい。
図13は第1誘電体膜及び第1電極膜の形成方法を示すA−A’線に沿った概略断面図、図14は第2誘電体膜及び第2電極膜の形成方法を示すA−A’線に沿った概略断面図である。
図13に示すように、まず、第1容量電極16dを覆うように第1誘電体膜16eを成膜し、続いて第1誘電体膜16eに第1電極膜41を積層して形成する。第1誘電体膜16eは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層して第1誘電体膜16eを形成してもよい。これらの誘電体膜の形成方法としては、常圧CVD法、減圧CVD法、プラズマCVD法、蒸着法、スパッタ法などを挙げることができる。
本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmの第1誘電体膜16eを形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。第1誘電体膜16eの膜厚は、第1容量電極16dの膜厚よりも薄い。なお、窒化シリコン膜を挟んで酸化シリコン膜を積層して第1誘電体膜16eを形成してもよい。
第1電極膜41は、導電性のポリシリコン膜、金属シリサイド膜、金属あるいは金属化合物などの導電膜を用いて形成することができる。本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば20nm〜50nmの第1電極膜41を形成した。
第1電極膜41を形成した後に、第1電極膜41、第1誘電体膜16e、第1保護膜11c、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのドレイン領域30dに至るコンタクトホール36をドライエッチングにより形成する。そして、図14に示すように、再び導電性のポリシリコン膜を用いて、コンタクトホール36の内側を被覆するように成膜する。これによって、第1容量電極16dに対して第1誘電体膜16eを介して対向する部分の第1電極膜41の膜厚は厚くなり、例えば120nm〜150nmとなる。続いて、第1電極膜41に第2誘電体膜16gと第2電極膜42とを順に成膜して積層する。
第2誘電体膜16gは、第1誘電体膜16eと同様な膜構成とすることができ、本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmの第2誘電体膜16gを形成した。
第2電極膜42は、第1電極膜41と同様な膜構成とし、本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば50nm〜100nmの第2電極膜42を形成した。
図15は第2容量電極及び第3容量電極の形成方法を示す概略平面図、図16は第2容量電極及び第3容量電極の形成方法を示すA−A’線に沿った概略断面図、図17は第2容量電極及び第3容量電極の形成方法を示すB−B’線に沿った概略断面図である。
図15に示すように、第2容量電極16f及び第3容量電極16hもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。第1容量電極16dの形状と異なるのは、X方向に延在する部分の一方の端部(図面上では左側の端部)が、第2保護膜11dが設けられた領域と一部重なった状態となっている。また、Y方向に延在する部分の一方の端部(図面上では上側の端部)が平面視でコンタクトホール36と重なっている。さらに、第2容量電極16fと第3容量電極16hの外形は同一であり、端部が揃っている。
図15に示すように、第2容量電極16f及び第3容量電極16hもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。第1容量電極16dの形状と異なるのは、X方向に延在する部分の一方の端部(図面上では左側の端部)が、第2保護膜11dが設けられた領域と一部重なった状態となっている。また、Y方向に延在する部分の一方の端部(図面上では上側の端部)が平面視でコンタクトホール36と重なっている。さらに、第2容量電極16fと第3容量電極16hの外形は同一であり、端部が揃っている。
このような、第2容量電極16f及び第3容量電極16hの形成方法としては、先の図14に示した、第1電極膜41、第2誘電体膜16g、第2電極膜42をドライエッチングにより一括パターニングして、図16及び図17に示すように、端部が揃った第2容量電極16f及び第3容量電極16hを形成する。このとき、第1保護膜11cは窒化シリコン膜を用いて形成されていることからエッチング制御膜として機能する。図16に示すように、第2容量電極16f及び第3容量電極16hは、A−A’線に沿ったY方向において、第1容量電極16d及びコンタクトホール36を含む領域に配置されるようにパターニングされる。また、図17に示すように、第2容量電極16f及び第3容量電極16hは、B−B’線に沿ったX方向における一方の端部が第2保護膜11dに乗り上げた位置となり、他方の端部が第1容量電極16dの端部を超えた位置になるようにパターニングされる。
ここまでの工程で、第1誘電体膜16eを挟んで対向配置された第1容量電極16d及び第2容量電極16fよりなる第1蓄積容量16aと、第2誘電体膜16gを挟んで対向配置された第2容量電極16f及び第3容量電極16hよりなる第2蓄積容量16bとが積層して形成される。第1容量電極16dの膜厚は第1誘電体膜16eの膜厚よりも厚いので、膜厚が第1誘電体膜16eと同等または薄い場合に比べて、第1容量電極16dと第2容量電極16fとが実質的に対向する面積が増えるため、容量値が増えた第1蓄積容量16aが形成される。第1容量電極16dが本発明における下部容量電極の一例であり、第2容量電極16fが本発明の上部容量電極の一例である。
また、第2蓄積容量16bは、コンタクトホール36の内部に及んで立体的に形成される。つまり、第2誘電体膜16gを介して第2容量電極16fと第3容量電極16hとを平坦な面に配置する場合に比べて、容量値が増えた第2蓄積容量16bが形成される。
また、第2蓄積容量16bは、コンタクトホール36の内部に及んで立体的に形成される。つまり、第2誘電体膜16gを介して第2容量電極16fと第3容量電極16hとを平坦な面に配置する場合に比べて、容量値が増えた第2蓄積容量16bが形成される。
図18は第3層間絶縁膜及び第3保護膜の形成方法を示すA−A’線に沿った概略断面図である。図18に示すように、第2蓄積容量16bを覆う第3層間絶縁膜11eを成膜し、続いて第3層間絶縁膜11eに第3保護膜11fを積層して成膜する。第3層間絶縁膜11eは、第2層間絶縁膜11bと同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、NSG膜を用いて膜厚が例えば100nm〜300nmの第3層間絶縁膜11eを形成した。第3層間絶縁膜11eは、第2蓄積容量16bの表面だけでなく、端部が揃った第2蓄積容量16bの端面もまた被覆して形成される。なお、図18には図示していないが、第3層間絶縁膜11eは、本発明における容量電極間に挟まれる誘電体膜の一例であって、少なくとも複数の画素Pが配置される表示領域Eに亘って形成されている。上述したように、第3層間絶縁膜11eは、シリコン系酸化膜を用いて形成されていることから、例えば窒化シリコン膜に比べて、基材10sとほぼ同等な屈折率を有し画素Pの開口部において高い透過率を実現できる。また、第3層間絶縁膜11eは、他の誘電体膜に比べて膜厚が厚くなるように形成する。これによって、第3層間絶縁膜11eの表面の凹凸部分を含めた領域に形成される第4容量電極16kの容量値に影響する実質的な面積を大きくすることができる。
第3保護膜11fは、ドライエッチングにおいてシリコン系酸化物に対して選択性が得られる窒化シリコン膜を用いて形成されている。第3保護膜11fの形成方法としては、モノシラン、2塩化シラン、アンモニア、窒素を処理ガスとして用いる常圧CVD法、減圧CVD法、プラズマCVD法が挙げられる。第3保護膜11fの膜厚は例えば20nm〜50nmである。第3保護膜11fは、この後に、第3保護膜11f上に形成される第4容量電極16k及び第4保護膜11hのエッチング制御膜として機能するものである。
続いて、第3保護膜11f、第3層間絶縁膜11e、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのドレイン領域30dに至るコンタクトホール37をドライエッチングにより形成する。なお、図18はコンタクトホール37が形成された後の配線層の構造を示すものである。
続いて、第3保護膜11f、第3層間絶縁膜11e、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのドレイン領域30dに至るコンタクトホール37をドライエッチングにより形成する。なお、図18はコンタクトホール37が形成された後の配線層の構造を示すものである。
[第4容量電極の形成工程]
図19は第4容量電極及び第4保護膜の形成方法を示す概略平面図、図20は第4容量電極の形成方法を示すA−A’線に沿った概略断面図、図21は第4容量電極及び第4保護膜の形成方法を示すB−B線’線に沿った概略断面図である。
図19に示すように、第4容量電極16kもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。第2容量電極16f(第3容量電極16h)の形状と異なるのは、図面上で交差部からX方向の左側に突出する部分の長さが短く、交差部からX方向の右側に突出する部分の端部は、島状に形成された第4保護膜11hで覆われた状態となっている。第4保護膜11hで覆われた部分に、この後、コンタクトホール63(図25参照)が形成される。また、Y方向における一方の端部(図面上では上側の端部)が平面視でコンタクトホール37と重なる位置まで延びている。Y方向に延在する部分の他方の端部(図面上では下側の端部)は、第2容量電極16f(第3容量電極16h)と同様に、ソース領域30sの拡張部分の手前に位置している。
図19は第4容量電極及び第4保護膜の形成方法を示す概略平面図、図20は第4容量電極の形成方法を示すA−A’線に沿った概略断面図、図21は第4容量電極及び第4保護膜の形成方法を示すB−B線’線に沿った概略断面図である。
図19に示すように、第4容量電極16kもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。第2容量電極16f(第3容量電極16h)の形状と異なるのは、図面上で交差部からX方向の左側に突出する部分の長さが短く、交差部からX方向の右側に突出する部分の端部は、島状に形成された第4保護膜11hで覆われた状態となっている。第4保護膜11hで覆われた部分に、この後、コンタクトホール63(図25参照)が形成される。また、Y方向における一方の端部(図面上では上側の端部)が平面視でコンタクトホール37と重なる位置まで延びている。Y方向に延在する部分の他方の端部(図面上では下側の端部)は、第2容量電極16f(第3容量電極16h)と同様に、ソース領域30sの拡張部分の手前に位置している。
このような第4容量電極16kは、第2容量電極16f(第3容量電極16h)と同様な膜構成とすることができ、本実施形態では、導電性のポリシリコン膜を用いて、膜厚が例えば200nm〜500nmの第4容量電極16kを形成した。第4容量電極16kは、図20に示すように、ドレイン領域30dに至るコンタクトホール37の内側を被覆するように形成される。そして、図21に示すように、第4容量電極16kのB−B’線に沿ったX方向の右側の端部と重なるように、第4保護膜11hが形成される。第4保護膜11hは、第2保護膜11dと同様な膜構成とすることができ、本実施形態では、NSG膜を用いて膜厚が100nm〜300nmの第4保護膜11hを形成した。
[第5容量電極の形成工程]
図22は第5容量電極の形成方法を示す概略平面図、図23は第3誘電体膜及び第5容量電極の形成方法を示すA−A’線に沿った概略断面図、図24は第3誘電体膜及び第5容量電極の形成方法を示すB−B’線に沿った概略断面図である。
図22に示すように、第5容量電極16mもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。また、第5容量電極16mは第4容量電極16kと対向するように形成される。第5容量電極16mのY方向に延在する部分の一方の端部(図面上では上側の端部)が平面視でコンタクトホール37と重なる位置まで延びている。第5容量電極16mのY方向に延在する部分の他方の端部(図面上では下側の端部)は、ソース領域30sの拡張部分の手前に位置している。第4容量電極16kと異なっているのは、第5容量電極16mの交差部からX方向の左側に突出する部分の長さが長くなっている。また、第5容量電極16mの交差部からX方向の右側に突出する部分の長さが短く、その端部が第4保護膜11hにわずかに掛かった状態となっている。
図22は第5容量電極の形成方法を示す概略平面図、図23は第3誘電体膜及び第5容量電極の形成方法を示すA−A’線に沿った概略断面図、図24は第3誘電体膜及び第5容量電極の形成方法を示すB−B’線に沿った概略断面図である。
図22に示すように、第5容量電極16mもまた、先に説明した非開口領域の交差部(図4参照)において、平面視で半導体層30aと重なるように十字状に形成される。また、第5容量電極16mは第4容量電極16kと対向するように形成される。第5容量電極16mのY方向に延在する部分の一方の端部(図面上では上側の端部)が平面視でコンタクトホール37と重なる位置まで延びている。第5容量電極16mのY方向に延在する部分の他方の端部(図面上では下側の端部)は、ソース領域30sの拡張部分の手前に位置している。第4容量電極16kと異なっているのは、第5容量電極16mの交差部からX方向の左側に突出する部分の長さが長くなっている。また、第5容量電極16mの交差部からX方向の右側に突出する部分の長さが短く、その端部が第4保護膜11hにわずかに掛かった状態となっている。
第3誘電体膜16nは、第2誘電体膜16gと同様な膜構成とすることができる。本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmの第3誘電体膜16nを形成した。また、第3誘電体膜16nは、図23に示すように、コンタクトホール37の内側を被覆した第4容量電極16kの端面を含む表面を覆うように形成される。また、図24に示すように、第3誘電体膜16nは、端部が第4保護膜11hに乗り上げた状態に形成される。
第5容量電極16mは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、5つの容量電極のうち第5容量電極16mが最上層に位置することから、対向基板20側から入射する光の遮光性を考慮して、タングステンシリサイド膜(WSi膜)を用い、膜厚が例えば100nm〜300nmの第5容量電極16mを形成した。また、第5容量電極16mは、図23に示すように、コンタクトホール37において第3誘電体膜16nを覆うように形成される。また、図24に示すように、第5容量電極16mは、端部が第4保護膜11hに乗り上げた状態に形成される。このような、第3誘電体膜16n及び第5容量電極16mの形成方法としては、例えば、酸化シリコン膜、窒化シリコン膜、WSi膜をそれぞれ形成した後に、ドライエッチングにより一括パターニングして、第3誘電体膜16n及び第5容量電極16mを形成する方法が挙げられる。これにより、第2蓄積容量16bの上層に、第3誘電体膜16nを挟んで対向配置された第4容量電極16k及び第5容量電極16mよりなる第3蓄積容量16cが形成される。また、第3誘電体膜16nの端部と第5容量電極16mの端部とが揃った状態となる。なお、本実施形態では、第3保護膜11fもまた、第3誘電体膜16n及び第5容量電極16mと同時に一括パターニングされている。したがって、第3保護膜11fの端部は、第3誘電体膜16n及び第5容量電極16mの端部と揃った部分(図24では左側の端部)を有する。
なお、第1誘電体膜16e、第2誘電体膜16g、第3誘電体膜16nのうち、例えば、第3誘電体膜16nの膜厚を他の誘電体膜に比べて厚くすれば、第3誘電体膜16nの上に形成される第5容量電極16mの容量値に影響する実質的な面積を増やすことができる。
[容量電極に係るコンタクトホールの形成工程]
図25は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図26は第4層間絶縁膜の形成方法を示すA−A’線に沿った概略断面図、図27は容量電極に係るコンタクトホールの形成方法を示すB−B’線に沿った概略断面図である。
図25に示すように、素子基板10の基材10s上に積層された容量電極に係る3つのコンタクトホール61,62,63は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール62が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール61は、X方向においてコンタクトホール62と、コンタクトホール63との間に形成される。コンタクトホール62は、他のコンタクトホール61,63と比べてX方向に長く形成される。
図25は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図26は第4層間絶縁膜の形成方法を示すA−A’線に沿った概略断面図、図27は容量電極に係るコンタクトホールの形成方法を示すB−B’線に沿った概略断面図である。
図25に示すように、素子基板10の基材10s上に積層された容量電極に係る3つのコンタクトホール61,62,63は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール62が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール61は、X方向においてコンタクトホール62と、コンタクトホール63との間に形成される。コンタクトホール62は、他のコンタクトホール61,63と比べてX方向に長く形成される。
図26に示すように、第4層間絶縁膜12は、第3蓄積容量16cを覆って形成される。第4層間絶縁膜12は、第3層間絶縁膜11eと同様な膜構成とすることができる。本実施形態では、NSG膜を用いて膜厚が例えば300nm〜800nmの第4層間絶縁膜12を形成した。
図26に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのソース領域30sに至るコンタクトホール35を形成する。
また、図27に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2保護膜11dを貫通して第1容量電極16dに至るコンタクトホール61を形成する。また、第4層間絶縁膜12を貫通して第5容量電極16mに至ると共に、第4層間絶縁膜12及び第3層間絶縁膜11eを貫通して第3容量電極16hに至るコンタクトホール62を形成する。また、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール61,61,63は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。コンタクトホール62は、第3容量電極16hの端部と第5容量電極16mの端部とがそれぞれ露出するようにドライエッチングされ、B−B’線に沿ったX方向の一方の内壁が階段状となる。
また、図27に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2保護膜11dを貫通して第1容量電極16dに至るコンタクトホール61を形成する。また、第4層間絶縁膜12を貫通して第5容量電極16mに至ると共に、第4層間絶縁膜12及び第3層間絶縁膜11eを貫通して第3容量電極16hに至るコンタクトホール62を形成する。また、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール61,61,63は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。コンタクトホール62は、第3容量電極16hの端部と第5容量電極16mの端部とがそれぞれ露出するようにドライエッチングされ、B−B’線に沿ったX方向の一方の内壁が階段状となる。
共通コンタクトホールであるコンタクトホール62をドライエッチングで形成する場合、第3容量電極16hが露出するまでドライエッチングを進行させたときに、先に露出する第5容量電極16mの端部がコンタクトホール62の内部に確実に残るように、第3容量電極16hの膜厚に比べて、第5容量電極16mの膜厚が厚くなるように第5容量電極16mを形成する。あるいは、第3容量電極16hに対して第5容量電極16mのエッチング選択比が得られるように、それぞれの容量電極を構成する材料を異ならせる。
図28はデータ線の形成方法を示すA−A’線に沿った概略断面図、図29はデータ線及び中継層の形成方法を示すB−B’線に沿った概略断面図である。
図28及び図29に示すように、第4層間絶縁膜12を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線6a、中継層6b、中継層6cを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が200nm〜500nmの導電膜を形成した。当該導電膜は、図28に示すようにコンタクトホール35の内側を被覆して成膜されるので、データ線6aはコンタクトホール35を介してソース領域30sに接続される。また、当該導電膜は、図29に示すように、コンタクトホール61,62,63の内側を被覆するように成膜されるので、中継層6bはコンタクトホール63を介して第4容量電極16kに接続され、中継層6cはコンタクトホール61を介して第1容量電極16dに接続され、同じく中継層6cはコンタクトホール62を介して第3容量電極16hと第5容量電極16mとに接続される。
図28及び図29に示すように、第4層間絶縁膜12を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線6a、中継層6b、中継層6cを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が200nm〜500nmの導電膜を形成した。当該導電膜は、図28に示すようにコンタクトホール35の内側を被覆して成膜されるので、データ線6aはコンタクトホール35を介してソース領域30sに接続される。また、当該導電膜は、図29に示すように、コンタクトホール61,62,63の内側を被覆するように成膜されるので、中継層6bはコンタクトホール63を介して第4容量電極16kに接続され、中継層6cはコンタクトホール61を介して第1容量電極16dに接続され、同じく中継層6cはコンタクトホール62を介して第3容量電極16hと第5容量電極16mとに接続される。
図30はデータ線と同層の中継層に係るコンタクトホールの形成方法を示すB−B’線に沿った概略断面図、図31は容量線及び容量線と同層の中継層の形成方法を示すB−B’線に沿った概略断面図である。
図30に示すように、データ線6a、中継層6b、中継層6cを覆う第5層間絶縁膜13が形成される。第5層間絶縁膜13は、第4層間絶縁膜12と同じ膜構成とすることができ、本実施形態では、NSG膜を用いて膜厚が例えば300nm〜800nmの第5層間絶縁膜13を形成した。第5層間絶縁膜13は、表面が下層の配線構造により凹凸となったデータ線6a、中継層6b、中継層6cを覆うので、そのままでは該凹凸が反映された表面となる。この後に形成される画素電極15に該凹凸が影響することを防ぐため、CMP処理などの平坦化処理が施される。そして、平坦化処理が施された第5層間絶縁膜13を貫通して中継層6cに至るコンタクトホール71と、同じく第5層間絶縁膜13を貫通して中継層6bに至るコンタクトホール72とをドライエッチングにより形成する。
図30に示すように、データ線6a、中継層6b、中継層6cを覆う第5層間絶縁膜13が形成される。第5層間絶縁膜13は、第4層間絶縁膜12と同じ膜構成とすることができ、本実施形態では、NSG膜を用いて膜厚が例えば300nm〜800nmの第5層間絶縁膜13を形成した。第5層間絶縁膜13は、表面が下層の配線構造により凹凸となったデータ線6a、中継層6b、中継層6cを覆うので、そのままでは該凹凸が反映された表面となる。この後に形成される画素電極15に該凹凸が影響することを防ぐため、CMP処理などの平坦化処理が施される。そして、平坦化処理が施された第5層間絶縁膜13を貫通して中継層6cに至るコンタクトホール71と、同じく第5層間絶縁膜13を貫通して中継層6bに至るコンタクトホール72とをドライエッチングにより形成する。
そして、図31に示すように、第5層間絶縁膜13を覆う導電膜が成膜され、当該導電膜をパターニングすることにより容量線7、中継層7cを形成する。当該導電膜は、データ線6aと同様な膜構成とすることができ、本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が例えば200nm〜500nmの導電膜を形成した。当該導電膜は、図31に示すように、コンタクトホール71,72の内側を被覆して成膜されるので、容量線7は、コンタクトホール71を介して中継層6cに接続される。中継層7cは、コンタクトホール72を介して中継層6bに接続される。つまり、容量線7は、コンタクトホール71及び中継層6c並びにコンタクトホール61,62を介して第1容量電極16d、第3容量電極16h、第5容量電極16mに電気的に接続される。また、中継層7cは、コンタクトホール72及び中継層6b並びにコンタクトホール63を介して電気的に第4容量電極16kに接続される。
以降、図9に示したように、容量線7、中継層7cを覆う第6層間絶縁膜14を形成する。第6層間絶縁膜14もまた、第4層間絶縁膜12と同じ膜構成とすることができ、本実施形態では、NSG膜を用いて膜厚が例えば300nm〜800nmの第6層間絶縁膜14を形成した。そして、第6層間絶縁膜14を貫通して中継層7cに至るコンタクトホール81を形成する。さらに、第6層間絶縁膜14を覆う例えばITO膜などの透明導電膜を成膜してパターニングすることにより、画素電極15を形成する。透明導電膜はコンタクトホール81の内側を被覆して成膜されるので、画素電極15はコンタクトホール81を介して中継層7cに接続される。
以上の工程を経ることにより、基材10s上において、TFT30の上層に形成された、3つの蓄積容量16a,16b,16c、データ線6a、容量線7、画素電極15を有する素子基板10ができあがる。また、3つの蓄積容量16a,16b,16cを構成するところの、奇数番目に積層された第1容量電極16d、第3容量電極16h、第5容量電極16mはコンタクトホール61,62,71を介して容量線7に電気的に接続される。また、偶数番目に積層された第2容量電極16f及び第4容量電極16kは、コンタクトホール36,37を介して半導体層30aのドレイン領域30dに電気的に接続されると共に、コンタクトホール63、中継層6b、コンタクトホール72、コンタクトホール81を介して画素電極15に電気的に接続される。つまり、3つの蓄積容量16a,16b,16cのそれぞれは、容量線7と、TFT30のドレイン領域30d及び画素電極15との間に並列に接続される。
上記第1実施形態の液晶装置100及び画素容量16の形成方法によれば、以下の効果が得られる。
(1)素子基板10の基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて3つの蓄積容量16a,16b,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を形成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第3容量電極16h及び第5容量電極16mは共通コンタクトホールであるコンタクトホール62を介して容量線7と電気的に接続されているので、3つの蓄積容量16a,16b,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は3つの蓄積容量16a,16b,16cを含むことから、画素容量16の容量値を確保して優れた表示品質を有する液晶装置100を提供することができる。
(1)素子基板10の基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて3つの蓄積容量16a,16b,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を形成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第3容量電極16h及び第5容量電極16mは共通コンタクトホールであるコンタクトホール62を介して容量線7と電気的に接続されているので、3つの蓄積容量16a,16b,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は3つの蓄積容量16a,16b,16cを含むことから、画素容量16の容量値を確保して優れた表示品質を有する液晶装置100を提供することができる。
(2)第2蓄積容量16bを構成する第2容量電極16f及び第3容量電極16hは、第2誘電体膜16gを挟んで積層された第1電極膜41及び第2電極膜42をドライエッチングして一括パターニングすることにより形成される。したがって、容量電極のパターニング工程が簡略化される。また、一括パターニングすることで、第2容量電極16fと第3容量電極16hの端部が揃う。つまり、第2容量電極16fをパターニングした後に、第2容量電極16fを基準に第3容量電極16hをパターニングする場合に比べて、第3容量電極16hの位置ずれを防げることから、第2誘電体膜16gを挟んで対向配置される第2容量電極16f及び第3容量電極16hの実質的な面積を最大化することができる。ゆえに、第2容量電極16f及び第3容量電極16hを個別にパターニングする場合に比べて、第2蓄積容量16bの容量値を増やすことができる。
(3)第1誘電体膜16eの下の下部容量電極としての第1容量電極16dの膜厚は、第1誘電体膜16eの膜厚よりも厚い。第1誘電体膜16eの上の上部容量電極としての第2容量電極16fは第1誘電体膜16eを介して第1容量電極16dの端面を含む表面に対向して配置されている。したがって、第1誘電体膜16eを挟んで第1容量電極16dと第2容量電極16fとを平坦な状態で配置する場合に比べて、第1蓄積容量16aの容量値を増やすことができる。この構成は、第2蓄積容量16bにも適用されており、第2誘電体膜16gの下の下部容量電極としての第2容量電極16fの膜厚は第2誘電体膜16gの膜厚よりも厚い。また、第2蓄積容量16bは、ドレイン領域30dとのコンタクトホール36の内側部分を含む領域に形成されているので、第2蓄積容量16bの容量値を増やすことができる。
(4)第3誘電体膜16nを挟んで対向配置された第4容量電極16k及び第5容量電極16mを含む第3蓄積容量16cは、第2蓄積容量16bを覆い表面に凹凸を有する第3層間絶縁膜11eを被覆する第3保護膜11f上に積層されている。また、第3蓄積容量16cは、ドレイン領域30dとのコンタクトホール37の内側を含む領域に形成されている。つまり、第3誘電体膜16nを挟んで第4容量電極16kと第5容量電極16mとを平坦な状態で配置する場合に比べて、該凹凸やコンタクトホール37を利用して第3蓄積容量16cが立体的に形成されているので、第3蓄積容量16cの容量値を増やすことができる。
(第2実施形態)
<電気光学装置>
次に、第2実施形態の電気光学装置について、第1実施形態と同様に液晶装置を例に挙げ、図32〜図35を参照して説明する。図32は第2実施形態の液晶装置の画素回路図、図33は第2実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図34は図33のC−C’線に沿った素子基板の構造を示す概略断面図、図35は図33のD−D’線に沿った素子基板の構造を示す概略断面図である。
第2実施形態の電気光学装置としての液晶装置200は、上記第1実施形態の液晶装置100に対して、素子基板10における画素容量16の構成を異ならせたものである。したがって、液晶装置100と同じ構成には、同じ符号を付して詳細な説明は省略する。
<電気光学装置>
次に、第2実施形態の電気光学装置について、第1実施形態と同様に液晶装置を例に挙げ、図32〜図35を参照して説明する。図32は第2実施形態の液晶装置の画素回路図、図33は第2実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図34は図33のC−C’線に沿った素子基板の構造を示す概略断面図、図35は図33のD−D’線に沿った素子基板の構造を示す概略断面図である。
第2実施形態の電気光学装置としての液晶装置200は、上記第1実施形態の液晶装置100に対して、素子基板10における画素容量16の構成を異ならせたものである。したがって、液晶装置100と同じ構成には、同じ符号を付して詳細な説明は省略する。
図32に示すように、本実施形態の液晶装置200は、画素Pの画素回路として、画素電極15と、TFT30と、画素容量16とを備えるものである。画素容量16が4つの蓄積容量16a,16b,16c,16pを含んでいる点が、電気的な構成において第1実施形態の液晶装置100と異なる。4つの蓄積容量16a,16b,16c,16pは、容量線7と、TFT30のドレイン及び画素電極15との間において並列に接続されている。
図33に示すように、走査線3は、X方向に隣り合う画素Pに跨ってX方向に延在する第1走査線31と、平面視で第1走査線31に重なり合うように配置され、同じくX方向に延在する第2走査線32とを含んで構成されている。
第1走査線31は、X方向に延在する本線部分31aからY方向に突出した2つの突出部31b,31cを有している。画素Pごとに設けられるTFT30の半導体層30aは、画素Pの左上の角の第1走査線31の突出部31b,31cと重なる位置に配置されている。また、Y方向に隣り合う画素PにおけるTFT30の半導体層30a同士が、ソース領域30sに接続される1つのコンタクトホール35を共用できるように、Y方向において互いに向かい合って配置されている。それゆえに、第1走査線31の突出部31bもまたY方向において向かい合うように配置されており、向かい合った突出部31bの間にコンタクトホール35が設けられている。半導体層30aのドレイン領域30dには、第2容量電極16f及び第4容量電極16kを接続させるための1つのコンタクトホール38が配置されている。ドレイン領域30dと第2容量電極16f及び第4容量電極16kとの詳しい接続のさせ方については後述する。
第2走査線32は、X方向に延在する本線部分32aと、X方向に間隔を置いて設けられた2つの拡張部32b,32cと、2つの拡張部32b,32cを繋ぐように配置されると共にY方向に突出した突出部32gと、を有している。また、突出部32gは、半導体層30aのチャネル領域30cと重なるように配置されている。2つの拡張部32b,32cには、第1走査線31と、第2走査線32とを電気的に接続させるためのコンタクトホール33,34が設けられている。走査線3のうち、半導体層30aのチャネル領域30cと重なるように配置された突出部32gがTFT30におけるゲート電極として機能するものである。
上記第1実施形態の液晶装置100における素子基板10に対して、本実施形態の液晶装置200における素子基板の符号を10Bとして区分する。
素子基板10Bにおける各構成の構造について、以降の説明に用いる図34〜図57では、コンタクトホール35から半導体層30aに沿ってコンタクトホール38に至る線分をC−C’線として示す。また、コンタクトホール33、半導体層30a、コンタクトホール34を横断する線分をD−D’線として示す。なお、D−D’線は、説明の都合上、始点と終点の位置が、図34〜図57において異なっている場合がある。
素子基板10Bにおける各構成の構造について、以降の説明に用いる図34〜図57では、コンタクトホール35から半導体層30aに沿ってコンタクトホール38に至る線分をC−C’線として示す。また、コンタクトホール33、半導体層30a、コンタクトホール34を横断する線分をD−D’線として示す。なお、D−D’線は、説明の都合上、始点と終点の位置が、図34〜図57において異なっている場合がある。
図34及び図35に示すように、素子基板10Bの基材10s上には、第1走査線31、第1層間絶縁膜11a、半導体層30a、ゲート絶縁膜11g、第2走査線32、第2層間絶縁膜11b、第1保護膜11cがこの順に形成されている。第1走査線31から第1保護膜11cまでの構成は、上記第1実施形態の素子基板10と同じである。したがって、以降の説明では、第1保護膜11cよりも上の配線層における各構成とその形成方法について述べる。
図34及び図35に示すように、第1保護膜11c上には、第1誘電体膜16eを挟んで対向配置された第1容量電極16d及び第2容量電極16fよりなる第1蓄積容量16aと、第2誘電体膜16gを挟んで対向配置された第2容量電極16f及び第3容量電極16hよりなる第2蓄積容量16bと、が形成されている。また、第3誘電体膜16jを挟んで対向配置された第3容量電極16h及び第4容量電極16kよりなる第3蓄積容量16pと、第4誘電体膜16nを挟んで対向配置された第4容量電極16k及び第5容量電極16mよりなる第4蓄積容量16cと、が形成されている。
なお、本実施形態の第4蓄積容量16cの容量電極及び誘電体膜の構成は、上記第1実施形態における第3蓄積容量における容量電極及び誘電体膜の構成と同じであるため、上記第1実施形態の第3蓄積容量の符号をそのまま用いている。
なお、本実施形態の第4蓄積容量16cの容量電極及び誘電体膜の構成は、上記第1実施形態における第3蓄積容量における容量電極及び誘電体膜の構成と同じであるため、上記第1実施形態の第3蓄積容量の符号をそのまま用いている。
第3容量電極16hと第3誘電体膜16jとの間には、第3層間絶縁膜11e及び第3保護膜11fが形成されている領域と形成されていない領域とがある。第3容量電極16h上において第3層間絶縁膜11e及び第3保護膜11fが形成されていない領域に、第3誘電体膜16jを挟んで第4容量電極16kが対向配置されて第3蓄積容量16pが構成されている。つまり、基材10s上において、4つの蓄積容量16a,16b,16c,16pを構成するところの5つの容量電極16d,16f,16h,16k,16mが互いに誘電体膜を挟んで、この順に積層されている。
図34に示すように、第4容量電極16kを含む第4蓄積容量16cは、コンタクトホール38を含めた領域に形成されている。第3容量電極16h以外の部分を覆う第3層間絶縁膜11e及び第3保護膜11f、第1保護膜11c、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通しドレイン領域30dに至るコンタクトホール38が階段状に形成される。階段状に形成されたコンタクトホール38の内側に第2容量電極16fの端部が位置し、当該端部及びコンタクトホール38の内側を被覆するように第4容量電極16kが形成されている。これにより、コンタクトホール38において第2容量電極16fと第4容量電極16kとが互いに接続されると共に、ドレイン領域30dに接続されている。
第4蓄積容量16cを覆う第4層間絶縁膜12が形成される。そして、図34に示すように、第4層間絶縁膜12、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通してソース領域30sに至るコンタクトホール35が形成される。コンタクトホール35の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして第4層間絶縁膜12上にデータ線6aが形成される。これにより、コンタクトホール35を介して半導体層30aのソース領域30sとデータ線6aとが接続される。
同様に、図35に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第1誘電体膜16e、第2保護膜11dを貫通して第1容量電極16dと第3容量電極16hとに至る共通コンタクトホールとしてのコンタクトホール64が階段状に形成される。また、第4層間絶縁膜12を貫通して第5容量電極16mに至るコンタクトホール65が形成される。さらに、第4層間絶縁膜12、第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63が形成される。これらのコンタクトホール63,64,65の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして、第4層間絶縁膜12上に、データ線6aと共に、中継層6b及び中継層6cが形成される。中継層6bはコンタクトホール63を介して第4容量電極16kに接続され、中継層6cはコンタクトホール64,65を介して、第1容量電極16d、第3容量電極16h、第5容量電極16mに接続される。
データ線6a、中継層6b,6cを覆う第5層間絶縁膜13が形成される。平坦化処理が施された第5層間絶縁膜13を貫通して、中継層6cに至るコンタクトホール71と、中継層6bに至るコンタクトホール72とが形成される。また、これらのコンタクトホール71,72の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして、第5層間絶縁膜13上に、容量線7(突出部7b)と中継層7cとが形成される。容量線7はコンタクトホール71を介して下層の中継層6cに接続される。中継層7cはコンタクトホール72を介して下層の中継層6bに接続される。
容量線7及び中継層7cを覆う第6層間絶縁膜14が形成される。そして、第6層間絶縁膜14を貫通して中継層7cに至るコンタクトホール81が形成される。また、コンタクトホール81の内側を被覆するように透明導電膜が成膜され、当該透明導電膜をパターニングして、第6層間絶縁膜14上に画素電極15が形成される。画素電極15はコンタクトホール81を介して中継層7cに接続される。つまり、画素電極15は、コンタクトホール81、中継層7c、中継層6b、コンタクトホール63、第4容量電極16kを介して、半導体層30aのドレイン領域30dに接続される。
<電気光学装置の製造方法>
次に、第2実施形態の電気光学装置の製造方法に係る画素容量16の形成方法について、図36〜図57を参照して説明する。
第2実施形態の画素容量16の形成方法は、基材10s上に第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜16eを介して第2容量電極16fを形成する工程と、第2容量電極16fに第2誘電体膜16gを介して第3容量電極16hを形成する工程と、第3容量電極16hに第3誘電体膜16jを介して第4容量電極16kを形成する工程と、第4容量電極16kに第4誘電体膜16nを介して第5容量電極16mを形成する工程と、第1容量電極16d及び第3容量電極16hを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール64を形成する工程と、第2容量電極16f及び第4容量電極16kを半導体層30aのドレイン領域に電気的に接続するための1つのコンタクトホール38を形成する工程と、を備えている。
つまり、第2実施形態の画素容量16の形成方法は、上記第1実施形態に対して、4つの蓄積容量16a,16b,16p,16cを形成すること、これらの蓄積容量16a,16b,16p,16cと容量線7及びドレイン領域30dとのコンタクトホールの形成の仕方とが異なっている。なお、以降の説明において、上記第1実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
次に、第2実施形態の電気光学装置の製造方法に係る画素容量16の形成方法について、図36〜図57を参照して説明する。
第2実施形態の画素容量16の形成方法は、基材10s上に第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜16eを介して第2容量電極16fを形成する工程と、第2容量電極16fに第2誘電体膜16gを介して第3容量電極16hを形成する工程と、第3容量電極16hに第3誘電体膜16jを介して第4容量電極16kを形成する工程と、第4容量電極16kに第4誘電体膜16nを介して第5容量電極16mを形成する工程と、第1容量電極16d及び第3容量電極16hを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール64を形成する工程と、第2容量電極16f及び第4容量電極16kを半導体層30aのドレイン領域に電気的に接続するための1つのコンタクトホール38を形成する工程と、を備えている。
つまり、第2実施形態の画素容量16の形成方法は、上記第1実施形態に対して、4つの蓄積容量16a,16b,16p,16cを形成すること、これらの蓄積容量16a,16b,16p,16cと容量線7及びドレイン領域30dとのコンタクトホールの形成の仕方とが異なっている。なお、以降の説明において、上記第1実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
[第1蓄積容量の形成工程]
図36は第2容量電極の形成方法を示す概略平面図、図37は第1蓄積容量の形成方法を示すC−C’線に沿った概略断面図、図38は第1蓄積容量の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第1蓄積容量16aの形成工程は、第1容量電極16dの形成工程、第2保護膜11dの形成工程、第1誘電体膜16eの形成工程、第2容量電極16fの形成工程を含むものである。このうち、第1容量電極16dの形成工程、第2保護膜11dの形成工程、第1誘電体膜16eの形成工程は、上記第1実施形態と同じである。
図36は第2容量電極の形成方法を示す概略平面図、図37は第1蓄積容量の形成方法を示すC−C’線に沿った概略断面図、図38は第1蓄積容量の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第1蓄積容量16aの形成工程は、第1容量電極16dの形成工程、第2保護膜11dの形成工程、第1誘電体膜16eの形成工程、第2容量電極16fの形成工程を含むものである。このうち、第1容量電極16dの形成工程、第2保護膜11dの形成工程、第1誘電体膜16eの形成工程は、上記第1実施形態と同じである。
第2容量電極16fの形成工程では、図36に示すように、第2容量電極16fは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第2容量電極16fは、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、半導体層30aのソース領域30sの拡張部とは重ならずに、ドレイン領域30dの拡張部に一部が重なるように形成される。第2容量電極16fの第2の部分の一方の端部(図36では左側の端部)は、平面視で第1容量電極16dの端部に重なって島状に設けられた第2保護膜11dに掛かるように形成される。
具体的には、図37及び図38に示すように、パターニング形成された第1容量電極16d及び第2保護膜11dを覆うように、例えば酸化シリコン膜及び窒化シリコン膜を成膜した後に、続けて導電性のポリシリコン膜を成膜する。そして、第1容量電極16dの下層にある第1保護膜11cを含めてこれらの膜をパターニングして、酸化シリコン膜及び窒化シリコン膜が積層された第1誘電体膜16eと、導電性のポリシリコン膜からなる第2容量電極16fとを形成する。これにより、図37に示すように、C−C’線に沿ったY方向では、第1誘電体膜16eを挟んで第1容量電極16dの端面及び表面と対向するように第2容量電極16fが形成される。また、第1保護膜11c、第1誘電体膜16e、第2容量電極16fの端部が揃うように形成される。一方で、図38に示すように、D−D’線に沿ったX方向では、第1誘電体膜16e及び第2容量電極16fの一方の端部が第2保護膜11dに乗り上がり、他方の端部が第1容量電極16dを過ぎたところで第1保護膜11cの端部と揃った状態に形成される。第1容量電極16dの膜厚は、上記第1実施形態と同様に、第1誘電体膜16eの膜厚よりも厚い。したがって、第1容量電極16dの端面を容量電極の一部として有効に使える状態となっている。
[第2蓄積容量の形成工程]
図39は第3容量電極の形成方法を示す概略平面図、図40は第2蓄積容量の形成方法を示すC−C’線に沿った概略断面図、図41は第2蓄積容量の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第2蓄積容量16bの形成工程は、第2誘電体膜16gの形成工程、第3容量電極16hの形成工程を含むものである。
図39は第3容量電極の形成方法を示す概略平面図、図40は第2蓄積容量の形成方法を示すC−C’線に沿った概略断面図、図41は第2蓄積容量の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第2蓄積容量16bの形成工程は、第2誘電体膜16gの形成工程、第3容量電極16hの形成工程を含むものである。
図39に示すように、第3容量電極16hの形成工程では、第3容量電極16hもまた第2容量電極16fと同様に、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第3容量電極16hは、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、半導体層30aのソース領域30sの拡張部及びドレイン領域30dの拡張部に重ならないように形成される。第3容量電極16hの第2の部分の一方の端部(図39では左側の端部)は、平面視で第1容量電極16dの端部に重なって島状に設けられた第2保護膜11dに掛かるように形成される。
具体的には、図40及び図41に示すように、第2誘電体膜16gの形成工程では、第2容量電極16fを覆う第2誘電体膜16gを形成する。第2誘電体膜16gもまた例えば酸化シリコン膜と窒化シリコン膜とが積層されたものである。なお、第2誘電体膜16gは、少なくとも表示領域Eに亘って形成される。第2誘電体膜16g上に例えば導電性のポリシリコン膜を成膜しパターニングして第3容量電極16hを形成する。
図40に示すように、第2誘電体膜16gを挟んで第2容量電極16fと第3容量電極16hは対向配置されている。第3容量電極16hのC−C’線に沿ったY方向の一方の端部(図面上で左側)は第2容量電極16fの端部とほぼ同じ位置にあるが、第3容量電極16hのC−C’線に沿ったY方向の他方の端部(図面上で右側)は第2容量電極16fの端部よりも第1容量電極16d側に位置している。つまり、第2誘電体膜16gを挟んで第2容量電極16fと第3容量電極16hとが対向していない部分がある。この部分が、後に第2容量電極16fと第4容量電極16kとを接続させる部分となる。
図40に示すように、第2誘電体膜16gを挟んで第2容量電極16fと第3容量電極16hは対向配置されている。第3容量電極16hのC−C’線に沿ったY方向の一方の端部(図面上で左側)は第2容量電極16fの端部とほぼ同じ位置にあるが、第3容量電極16hのC−C’線に沿ったY方向の他方の端部(図面上で右側)は第2容量電極16fの端部よりも第1容量電極16d側に位置している。つまり、第2誘電体膜16gを挟んで第2容量電極16fと第3容量電極16hとが対向していない部分がある。この部分が、後に第2容量電極16fと第4容量電極16kとを接続させる部分となる。
また、図41に示すように、第3容量電極16hのD−D’線に沿ったX方向の一方の端部(図面上で左側)は、第2保護膜11d上において第2容量電極16fの端部を過ぎた位置にある。一方で第3容量電極16hのD−D’線に沿ったX方向の他方の端部(図面上で右側)は第2容量電極16fの端部とほぼ同じ位置にある。言い換えれば、X方向及びY方向における端部が上述した位置となるように第3容量電極16hをパターニングする。
[第3蓄積容量の形成工程]
図42は第3蓄積容量の形成方法を示す概略平面図、図43は第3層間絶縁膜、第3保護膜、第3誘電体膜、第4容量電極の形成方法を示すC−C’線に沿った概略断面図、図44は第3層間絶縁膜、第3保護膜、第3誘電体膜、第4容量電極の形成方法を示すD−D’線に沿った概略断面図である。図45は第2容量電極及び第4容量電極とドレイン領域との電気的な接続を図るコンタクトホールの形成方法を示すC−C’線に沿った概略断面図、図46は第4容量電極の形成方法を示す概略平面図、図47は第4容量電極の形成方法を示すC−C’線に沿った概略断面図、図48は第4容量電極の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第3蓄積容量の形成工程は、第3層間絶縁膜11e及び第3保護膜11fの形成工程と、第3層間絶縁膜11e及び第3保護膜11fをパターニングする工程と、第3誘電体膜16jの形成工程と、電極膜の形成工程と、コンタクトホール38の形成工程と、第4容量電極16kの形成工程と、を含んでいる。
図42は第3蓄積容量の形成方法を示す概略平面図、図43は第3層間絶縁膜、第3保護膜、第3誘電体膜、第4容量電極の形成方法を示すC−C’線に沿った概略断面図、図44は第3層間絶縁膜、第3保護膜、第3誘電体膜、第4容量電極の形成方法を示すD−D’線に沿った概略断面図である。図45は第2容量電極及び第4容量電極とドレイン領域との電気的な接続を図るコンタクトホールの形成方法を示すC−C’線に沿った概略断面図、図46は第4容量電極の形成方法を示す概略平面図、図47は第4容量電極の形成方法を示すC−C’線に沿った概略断面図、図48は第4容量電極の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第3蓄積容量の形成工程は、第3層間絶縁膜11e及び第3保護膜11fの形成工程と、第3層間絶縁膜11e及び第3保護膜11fをパターニングする工程と、第3誘電体膜16jの形成工程と、電極膜の形成工程と、コンタクトホール38の形成工程と、第4容量電極16kの形成工程と、を含んでいる。
本実施形態では、図42に示すように、平面視で十字状に形成された第3容量電極16hの交差部(拡張部分)において、X方向に延在するように第3蓄積容量16pが形成される。具体的には、まず、第3容量電極16hを覆うように第3層間絶縁膜11eと第3保護膜11fとを積層して形成する。続いて、図42に示したように、平面視で第3容量電極16hの交差部(拡張部分)に重なる部分(図42に破線で示す部分)の第3層間絶縁膜11eと第3保護膜11fとをドライエッチングして除去する。そして、図43及び図44に示すように、第3層間絶縁膜11eと第3保護膜11fとが除去されて露出した第3容量電極16hの部分を被覆すると共に、第3保護膜11fを覆う第3誘電体膜16jを形成する。第3誘電体膜16jは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いることができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いてもよい。本実施形態では、第1誘電体膜16eや第2誘電体膜16gと同様に、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば10nm〜30nmの第3誘電体膜16jを形成した。続いて、第3誘電体膜16jを覆う電極膜43を形成する。電極膜43は、導電性のポリシリコン膜、金属シリサイド膜、金属あるいは金属化合物膜などの導電膜を用いることができる。本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば50nm〜100nmの電極膜43を形成した。
次に、図45に示すように、電極膜43、第3保護膜11f、第3層間絶縁膜11e、第2誘電体膜16g、第1誘電体膜16e、第1保護膜11c、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのドレイン領域30dに至るコンタクトホール38をドライエッチングにより形成する。このとき、コンタクトホール38のC−C’線に沿ったY方向の一方の内壁は階段状に形成され、コンタクトホール38の内部において第2容量電極16fの一部が露出した状態となる。言い換えれば、コンタクトホール38の内部において第2容量電極16fの一部が露出するように階段状にコンタクトホール38を形成する。
図46に示すように、第4容量電極16kの形成工程では、第4容量電極16kは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第4容量電極16kもまた、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、半導体層30aのソース領域30sの拡張部と重ならず、ドレイン領域30dの拡張部に重なるように形成される。第4容量電極16kの第2の部分の一方の端部(図46では右側の端部)には、第4保護膜11hが島状に形成される。
具体的には、図45に示したコンタクトホール38の内部を被覆すると共に、電極膜43を覆う導電膜を形成する。該導電膜は、電極膜43と同じ材料からなるものであり、本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば50nm〜100nmの導電膜を形成した。続いて、ポリシリコン膜と第3誘電体膜16jとをドライエッチングしてパターニングすることにより、図47に示すように、第4容量電極16kを形成した。このとき、窒化シリコン膜からなる第3保護膜11fがエッチング制御膜(エッチングストップ膜)として機能する。ポリシリコン膜を追加成膜することにより、ポリシリコン膜からなる第4容量電極16kの膜厚はおよそ100nm〜150nmとなる。また、後から成膜した導電性のポリシリコン膜がコンタクトホール38の内部を被覆することによって、第4容量電極16kは、コンタクトホール38を介してドレイン領域30dと接続されると共に、コンタクトホール38の内部で露出していた第2容量電極16fの一部とも接続される。さらに、第3容量電極16h上において第3層間絶縁膜11e及び第3保護膜11fが除去された部分において、第4容量電極16kは、第3誘電体膜16jを挟んで第3容量電極16hと対向するように配置される。これにより、基材10s上に第3誘電体膜16jを挟んで対向配置された第3容量電極16h及び第4容量電極16kを含む第3蓄積容量16pが形成される。
続いて、図48に示すように、第4容量電極16kを覆う例えばNSG膜を成膜してパターニングすることにより、第4容量電極16kのD−D’線に沿ったX方向の一方の端部(図面上では右側の端部)を覆う第4保護膜11hを形成する。第4保護膜11hの膜厚は例えば100nm〜300nmである。
[第4蓄積容量の形成工程]
図49は第5容量電極の形成方法を示す概略平面図、図50は第5容量電極の形成方法を示すC−C’線に沿った概略断面図、図51は第5容量電極の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第4蓄積容量の形成工程は、第4誘電体膜16nの形成工程と、第5容量電極16mの形成工程とを含んでいる。
図49は第5容量電極の形成方法を示す概略平面図、図50は第5容量電極の形成方法を示すC−C’線に沿った概略断面図、図51は第5容量電極の形成方法を示すD−D’線に沿った概略断面図である。
本実施形態の第4蓄積容量の形成工程は、第4誘電体膜16nの形成工程と、第5容量電極16mの形成工程とを含んでいる。
図49に示すように、第5容量電極16mの形成工程では、第5容量電極16mは、先に示した非開口領域の交差部(図4参照)に対応して、平面視で半導体層30aと重なるように十字状に形成される。第5容量電極16mもまた、Y方向に延在する第1の部分と、第1の部分に交差してX方向に延在する第2の部分とを有する。第1の部分は、半導体層30aのソース領域30sの拡張部と重ならず、ドレイン領域30dの拡張部に重なるように形成される。第4容量電極16kに対して、第5容量電極16mの第2の部分の一方の端部(図49では左側の端部)はやや長く形成され、第5容量電極16mの第2の部分の他方の端部(図49では右側の端部)はやや短く形成され、且つ島状の第4保護膜11hにやや掛かるように形成される。
具体的には、図50に示すように、コンタクトホール38の内部を含む第4容量電極16kの表面と端面とを被覆するように、第4誘電体膜16nを形成する。第4誘電体膜16nは、上記第1実施形態にて説明したように、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなり膜厚は例えば10nm〜30nmである。続いて、第4誘電体膜16nを覆うように、例えば、導電性のポリシリコン膜や金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を成膜し、これをパターニングして第5容量電極16mを形成する。本実施形態では、上記第1実施形態と同様に、対向基板20側から入射する光の遮光性を考慮して、タングステンシリサイド膜(WSi膜)を用い膜厚が例えば100nm〜300nmの第5容量電極16mを形成した。
また、図51に示すように、第5容量電極16mのD−D’線に沿ったX方向の一方の端部(図面上では左側の端部)は、第3容量電極16hと重なる位置まで延びた状態で形成される。第5容量電極16mのD−D’線に沿ったX方向の他方の端部(図面上では右側の端部)は、第4保護膜11hにやや乗り上げた状態に形成される。第4保護膜11h上で第5容量電極16mが形成されていない領域に、この後、画素電極15との電気的な接続を図るためのコンタクトホール63が形成される。
このようにして第4誘電体膜16nを挟んで対向配置された第4容量電極16k及び第5容量電極16mを含む第4蓄積容量16cが形成される。第4容量電極16kの膜厚は第4誘電体膜16nの膜厚よりも厚いため、第4容量電極16kの端面を含めた表面を容量電極として有効に利用できる。
[容量電極に係るコンタクトホールの形成工程]
図52は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図53は第4層間絶縁膜の形成方法を示すC−C’線に沿った概略断面図、図54は容量電極に係るコンタクトホールの形成方法を示すD−D’線に沿った概略断面図である。
図52に示すように、基材10s上において積層された容量電極に係る3つのコンタクトホール63,64,65は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール65が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール64は、X方向においてコンタクトホール63と、コンタクトホール65との間に形成される。コンタクトホール64は、平面視で他のコンタクトホール63,65よりもX方向に長く形成される。
図52は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図53は第4層間絶縁膜の形成方法を示すC−C’線に沿った概略断面図、図54は容量電極に係るコンタクトホールの形成方法を示すD−D’線に沿った概略断面図である。
図52に示すように、基材10s上において積層された容量電極に係る3つのコンタクトホール63,64,65は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール65が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール64は、X方向においてコンタクトホール63と、コンタクトホール65との間に形成される。コンタクトホール64は、平面視で他のコンタクトホール63,65よりもX方向に長く形成される。
図53に示すように、第4層間絶縁膜12は、第4蓄積容量16cを覆って形成される。本実施形態では、上記第1実施形態と同様に、NSG膜を用いて膜厚が例えば300nm〜800nmの第4層間絶縁膜12を形成した。
図53に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30aのソース領域30sに至るコンタクトホール35を形成する。
また、図54に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2保護膜11dを貫通して第1容量電極16dと第3容量電極16hとに至る階段状のコンタクトホール64を形成する。また、第4層間絶縁膜12を貫通して第5容量電極16mに至るコンタクトホール65を形成する。また、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール63,64,65は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
また、図54に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2保護膜11dを貫通して第1容量電極16dと第3容量電極16hとに至る階段状のコンタクトホール64を形成する。また、第4層間絶縁膜12を貫通して第5容量電極16mに至るコンタクトホール65を形成する。また、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール63,64,65は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
図55はデータ線の形成方法を示す概略平面図、図56はデータ線の形成方法を示すC−C’線に沿った概略断面図、図57はデータ線及び中継層の形成方法を示すD−D’線に沿った概略断面図である。
図55に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。データ線6aは、ドレイン領域30dの拡張部と重なる部分及びコンタクトホール35と重なる部分において幅が他の部分よりも広くなっている。また、X方向において隣り合うデータ線6aの間において、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cには、基材10s上に積層された容量電極16d,16h,16mとの接続を図るためのコンタクトホール63,64,65が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cに2つのコンタクトホール64,65が設けられている。コンタクトホール65に対してコンタクトホール64の方がX方向に長く、コンタクトホール64が本発明における共通コンタクトホールの一例である。
図55に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。データ線6aは、ドレイン領域30dの拡張部と重なる部分及びコンタクトホール35と重なる部分において幅が他の部分よりも広くなっている。また、X方向において隣り合うデータ線6aの間において、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cには、基材10s上に積層された容量電極16d,16h,16mとの接続を図るためのコンタクトホール63,64,65が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cに2つのコンタクトホール64,65が設けられている。コンタクトホール65に対してコンタクトホール64の方がX方向に長く、コンタクトホール64が本発明における共通コンタクトホールの一例である。
図56及び図57に示すように、第4層間絶縁膜12を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線6a、中継層6b、中継層6cを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、上記第1実施形態と同様に、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が200nm〜500nmの導電膜を形成した。当該導電膜は、図56に示すようにコンタクトホール35の内側を被覆して成膜されるので、データ線6aはコンタクトホール35を介してソース領域30sに接続される。また、当該導電膜は、図57に示すように、コンタクトホール63,64,65の内側を被覆するように成膜されるので、中継層6bはコンタクトホール63を介して第4容量電極16kに接続され、中継層6cはコンタクトホール64を介して第1容量電極16d及び第3容量電極16hに接続され、同じく中継層6cはコンタクトホール65を介して第5容量電極16mに接続される。
以降、中継層6cを容量線7に接続させるためのコンタクトホール71の形成工程、中継層6bを中継層7cに接続させるためのコンタクトホール72の形成工程、中継層7cを画素電極15に接続させるためのコンタクトホール81の形成工程は、上記第1実施形態と同じであるので詳細な説明は省略する。
以上の工程を経ることにより、基材10s上において、TFT30の上層に形成された、4つの蓄積容量16a,16b,16p,16c、データ線6a、容量線7、画素電極15を有する素子基板10Bができあがる。また、4つの蓄積容量16a,16b,16p,16cを構成するところの、奇数番目に積層された第1容量電極16d、第3容量電極16h、第5容量電極16mはコンタクトホール64,65,71を介して容量線7に電気的に接続される。また、偶数番目に積層された第2容量電極16f及び第4容量電極16kは、コンタクトホール38を介して半導体層30aのドレイン領域30dに電気的に接続されると共に、コンタクトホール63、中継層6b、コンタクトホール72、コンタクトホール81を介して画素電極15に電気的に接続される。つまり、4つの蓄積容量16a,16b,16p,16cのそれぞれは、容量線7と、TFT30のドレイン領域30d及び画素電極15との間に並列に接続される。
上記第2実施形態の液晶装置200及び素子基板10Bの製造方法によれば、以下の効果が得られる。
(1)基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて4つの蓄積容量16a,16b,16p,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第1容量電極16d及び第3容量電極16hは共通コンタクトホールであるコンタクトホール64を介して容量線7と電気的に接続されているので、4つの蓄積容量16a,16b,16p,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は4つの蓄積容量16a,16b,16p,16cを含むことから、上記第1実施形態の液晶装置100に比べて、画素容量16の容量値を増やして優れた表示品質を実現可能な液晶装置200を提供することができる。
(1)基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて4つの蓄積容量16a,16b,16p,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第1容量電極16d及び第3容量電極16hは共通コンタクトホールであるコンタクトホール64を介して容量線7と電気的に接続されているので、4つの蓄積容量16a,16b,16p,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は4つの蓄積容量16a,16b,16p,16cを含むことから、上記第1実施形態の液晶装置100に比べて、画素容量16の容量値を増やして優れた表示品質を実現可能な液晶装置200を提供することができる。
(2)第2容量電極16f及び第4容量電極16kとドレイン領域30dとの電気的な接続を図るコンタクトホール38は、上記第1実施形態のコンタクトホール37に比べて、ドレイン領域30dの拡張部に亘って大きく形成されている。したがって、上記第1実施形態の第3蓄積容量16cの容量値に比べて、コンタクトホール38の内部を含めた領域に形成された第4蓄積容量16cの容量値を増やすことができる。
(3)上記第1実施形態では、ドレイン領域30dのコンタクトホールの数が2つ(コンタクトホール36,37)であったことに対して、第2実施形態では、1つのコンタクトホール38で対応していることから、画素構造が簡略化される。
(第3実施形態)
<電気光学装置>
次に、第3実施形態の電気光学装置について、第1及び第2実施形態と同様に液晶装置を例に挙げ、図58〜図64を参照して説明する。図58は第3実施形態の液晶装置における素子基板の構造を示すD−D’線に沿った概略断面図である。
図58に示すように、第3実施形態の電気光学装置としての液晶装置300は、上記第2実施形態の液晶装置200に対して、素子基板10Bにおける奇数番目に積層された容量電極16d,16h,16mと容量線7との電気的な接続を図るためのコンタクトホールの形成の仕方を異ならせたものである。したがって、液晶装置200と同じ構成には、同じ符号を付して詳細な説明は省略する。液晶装置200の素子基板10Bと区別するため、第3実施形態の液晶装置300の素子基板に符号10Cを付与する。なお、液晶装置300は、上記実施形態の液晶装置100,200と同様に、素子基板10Cと対向基板20との間に挟持された液晶層50を有するものである。
<電気光学装置>
次に、第3実施形態の電気光学装置について、第1及び第2実施形態と同様に液晶装置を例に挙げ、図58〜図64を参照して説明する。図58は第3実施形態の液晶装置における素子基板の構造を示すD−D’線に沿った概略断面図である。
図58に示すように、第3実施形態の電気光学装置としての液晶装置300は、上記第2実施形態の液晶装置200に対して、素子基板10Bにおける奇数番目に積層された容量電極16d,16h,16mと容量線7との電気的な接続を図るためのコンタクトホールの形成の仕方を異ならせたものである。したがって、液晶装置200と同じ構成には、同じ符号を付して詳細な説明は省略する。液晶装置200の素子基板10Bと区別するため、第3実施形態の液晶装置300の素子基板に符号10Cを付与する。なお、液晶装置300は、上記実施形態の液晶装置100,200と同様に、素子基板10Cと対向基板20との間に挟持された液晶層50を有するものである。
図58に示すように、素子基板10Cは、基材10s上に形成された、第1走査線31、半導体層30a、第2走査線32、画素容量16、データ線6a、容量線7、画素電極15を有している。画素容量16は、第1誘電体膜16eを挟んで対向配置された第1容量電極16d及び第2容量電極16fよりなる第1蓄積容量16aと、第2誘電体膜16gを挟んで対向配置された第2容量電極16f及び第3容量電極16hよりなる第2蓄積容量16bと、第3誘電体膜16jを挟んで対向配置された第3容量電極16h及び第4容量電極16kよりなる第3蓄積容量16pと、第4誘電体膜16nを挟んで対向配置された第4容量電極16k及び第5容量電極16mよりなる第4蓄積容量16cと、により構成されている。つまり、画素容量16は、5つの容量電極16d,16f,16h,16k,16mが互いに誘電体膜を介してこの順に積層された4つの蓄積容量16a,16b,16p,16cからなる。
5つの容量電極16d,16f,16h,16k,16mのうち奇数番目に積層された第1容量電極16d、第3容量電極16h、第5容量電極16mは、データ線6aと同層に形成された中継層6cの共通コンタクトホールであるコンタクトホール66により互いに接続されている。さらに、中継層6cは第5層間絶縁膜13に設けられたコンタクトホール71により容量線7と接続されている。
偶数番目に積層された第2容量電極16f、第4容量電極16kのうち、第4容量電極16kは、データ線6aと同層に形成されたもう一つの中継層6bのコンタクトホール63と、容量線7と同層に形成された中継層7cのコンタクトホール72と、画素電極15のコンタクトホール81とにより画素電極15に電気的に接続されている。なお、第2容量電極16fと第4容量電極16kとは、半導体層30aのドレイン領域30dのコンタクトホール38の内部で接続されている(図60参照)。つまり、第2容量電極16f及び第4容量電極16kは、コンタクトホール63、中継層6b、コンタクトホール72、中継層7c、コンタクトホール81を介して画素電極15に接続されると共に、コンタクトホール38によりドレイン領域30dに接続されている。
ゆえに、素子基板10Cは、容量線7と、ドレイン領域30d及び画素電極15との間において電気的に並列に接続された4つの蓄積容量16a,16b,16p,16cを画素Pごとに備えている。
ゆえに、素子基板10Cは、容量線7と、ドレイン領域30d及び画素電極15との間において電気的に並列に接続された4つの蓄積容量16a,16b,16p,16cを画素Pごとに備えている。
<電気光学装置の製造方法>
次に、第3実施形態の電気光学装置の製造方法係る画素容量16の形成方法について、図59〜図64を参照して説明する。
第3実施形態の画素容量16の形成方法は、基材10s上に第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜16eを介して第2容量電極16fを形成する工程と、第2容量電極16fに第2誘電体膜16gを介して第3容量電極16hを形成する工程と、第3容量電極16hに第3誘電体膜16jを介して第4容量電極16kを形成する工程と、第4容量電極16kに第4誘電体膜16nを介して第5容量電極16mを形成する工程と、第1容量電極16d及び第3容量電極16h並びに第5容量電極16mを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール66を形成する工程と、第2容量電極16f及び第4容量電極16kを半導体層30aのドレイン領域に電気的に接続するための1つのコンタクトホール38を形成する工程と、を備えている。
つまり、第3実施形態の画素容量16の形成方法は、上記第2実施形態に対して、4つの蓄積容量16a,16b,16p,16cの形成の仕方は同じであって、4つの蓄積容量16a,16b,16p,16cと容量線7とのコンタクトホールの形成の仕方が異なっている。なお、以降の説明において、上記第1実施形態及び第2実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
次に、第3実施形態の電気光学装置の製造方法係る画素容量16の形成方法について、図59〜図64を参照して説明する。
第3実施形態の画素容量16の形成方法は、基材10s上に第1容量電極16dを形成する工程と、第1容量電極16dに第1誘電体膜16eを介して第2容量電極16fを形成する工程と、第2容量電極16fに第2誘電体膜16gを介して第3容量電極16hを形成する工程と、第3容量電極16hに第3誘電体膜16jを介して第4容量電極16kを形成する工程と、第4容量電極16kに第4誘電体膜16nを介して第5容量電極16mを形成する工程と、第1容量電極16d及び第3容量電極16h並びに第5容量電極16mを容量線7と電気的に接続するための共通コンタクトホールであるコンタクトホール66を形成する工程と、第2容量電極16f及び第4容量電極16kを半導体層30aのドレイン領域に電気的に接続するための1つのコンタクトホール38を形成する工程と、を備えている。
つまり、第3実施形態の画素容量16の形成方法は、上記第2実施形態に対して、4つの蓄積容量16a,16b,16p,16cの形成の仕方は同じであって、4つの蓄積容量16a,16b,16p,16cと容量線7とのコンタクトホールの形成の仕方が異なっている。なお、以降の説明において、上記第1実施形態及び第2実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
図59は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図60は第4層間絶縁膜の形成方法を示すC−C’線に沿った概略断面図、図61は容量電極に係るコンタクトホールの形成方法を示すD−D’線に沿った概略断面図である。
図59に示すように、容量電極に係るコンタクトホール63,66は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール66が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール66は、平面視でコンタクトホール63よりもX方向に長く形成される。
図59に示すように、容量電極に係るコンタクトホール63,66は、先に説明した非開口領域の交差部からX方向に沿った位置に形成される。具体的には、十字状に形成された第5容量電極16mに対して、図面上において、第5容量電極16mのX方向の左側の端部と重なる位置にコンタクトホール66が形成される。また、第5容量電極16mのX方向の右側の端部の先にある第4保護膜11hと重なる位置にコンタクトホール63が形成される。コンタクトホール66は、平面視でコンタクトホール63よりもX方向に長く形成される。
図60に示すように、第4層間絶縁膜12は、第4蓄積容量16cを覆って形成される。本実施形態では、上記第2実施形態と同様に、NSG膜を用いて膜厚が例えば300nm〜800nmの第4層間絶縁膜12を形成した。
第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2層間絶縁膜11b、ゲート絶縁膜11gを貫通して半導体層30のソース領域30sに至るコンタクトホール35を形成する。
また、図61に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2保護膜11dを貫通して第1容量電極16d、第3容量電極16h、第5容量電極16mに至る階段状のコンタクトホール66を形成する。さらに、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール63,66は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
また、図61に示すように、第4層間絶縁膜12、第3層間絶縁膜11e、第2誘電体膜16g、第2保護膜11dを貫通して第1容量電極16d、第3容量電極16h、第5容量電極16mに至る階段状のコンタクトホール66を形成する。さらに、第4層間絶縁膜12及び第4保護膜11hを貫通して第4容量電極16kに至るコンタクトホール63を形成する。
これらのコンタクトホール35及びコンタクトホール63,66は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
図62はデータ線の形成方法を示す概略平面図、図63はデータ線の形成方法を示すC−C’線に沿った概略断面図、図64はデータ線及び中継層の形成方法を示すD−D’線に沿った概略断面図である。
図62に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。データ線6aは、ドレイン領域30dの拡張部と重なる部分及びコンタクトホール35と重なる部分において幅が他の部分よりも広くなっている。また、X方向に隣り合うデータ線6aの間に、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cには、基材10s上において積層された5つの容量電極16d,16f,16h,16k,16mとの接続を図るためのコンタクトホール63,66が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cにコンタクトホール66が設けられている。コンタクトホール63に対してコンタクトホール66の方がX方向に長く形成されている。コンタクトホール66が本発明における共通コンタクトホールの一例である。
図62に示すように、データ線6aは、Y方向に延在すると共に、画素Pの配置ピッチに基づいて、X方向に間隔をおいて並列して配置されている。データ線6aは、ドレイン領域30dの拡張部と重なる部分及びコンタクトホール35と重なる部分において幅が他の部分よりも広くなっている。また、X方向に隣り合うデータ線6aの間に、X方向に沿って並ぶ、2つの中継層6b,6cが設けられている。2つの中継層6b,6cには、基材10s上において積層された5つの容量電極16d,16f,16h,16k,16mとの接続を図るためのコンタクトホール63,66が設けられている。具体的には、中継層6bにコンタクトホール63が設けられ、中継層6cにコンタクトホール66が設けられている。コンタクトホール63に対してコンタクトホール66の方がX方向に長く形成されている。コンタクトホール66が本発明における共通コンタクトホールの一例である。
図63及び図64に示すように、第4層間絶縁膜12を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線6a、中継層6b、中継層6cを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、上記第2実施形態と同様に、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が200nm〜500nmの導電膜を形成した。当該導電膜は、図63に示すようにコンタクトホール35の内側を被覆して成膜されるので、データ線6aはコンタクトホール35を介してソース領域30sに接続される。また、当該導電膜は、図64に示すように、コンタクトホール63,66の内側を被覆するように成膜されるので、中継層6bはコンタクトホール63を介して第4容量電極16kに接続され、中継層6cはコンタクトホール66を介して第1容量電極16d及び第3容量電極16h並びに第5容量電極16mに接続される。
以降、中継層6cを容量線7に接続させるためのコンタクトホール71の形成工程、中継層6bを中継層7cに接続させるためのコンタクトホール72の形成工程、中継層7cを画素電極15に接続させるためのコンタクトホール81の形成工程は、上記第1実施形態と同じであるので詳細な説明は省略する。
以上の工程を経ることにより、基材10s上において、TFT30の上層に形成された、4つの蓄積容量16a,16b,16p,16c、データ線6a、容量線7、画素電極15を有する素子基板10Cができあがる。また、4つの蓄積容量16a,16b,16p,16cを構成するところの、奇数番目に積層された第1容量電極16d、第3容量電極16h、第5容量電極16mは1つのコンタクトホール66を介して容量線7に電気的に接続される。また、偶数番目に積層された第2容量電極16f及び第4容量電極16kは、1つのコンタクトホール38を介して半導体層30aのドレイン領域30dに電気的に接続されると共に、コンタクトホール63、中継層6b、コンタクトホール72、コンタクトホール81を介して画素電極15に電気的に接続される。つまり、4つの蓄積容量16a,16b,16p,16cのそれぞれは、容量線7と、TFT30のドレイン領域30d及び画素電極15との間に並列に接続される。
上記第3実施形態の液晶装置300及び画素容量16の形成方法によれば、上記第2実施形態の効果(2)、(3)に加えて以下の効果が得られる。
(4)素子基板10の基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて4つの蓄積容量16a,16b,16p,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第1容量電極16d及び第3容量電極16h並びに第5容量電極16mは共通コンタクトホールであるコンタクトホール66を介して容量線7と電気的に接続されているので、4つの蓄積容量16a,16b,16p,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は4つの蓄積容量16a,16b,16p,16cを含むことから、上記第1実施形態の液晶装置100に比べて、画素容量16の容量値を増やして優れた表示品質を実現可能な液晶装置300を提供することができる。
(4)素子基板10の基材10s上において、誘電体膜を介して5つの容量電極16d,16f,16h,16k,16mが積層されて4つの蓄積容量16a,16b,16p,16cが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極16d,16f,16h,16k,16mの面積を確保し易い。また、第1容量電極16d及び第3容量電極16h並びに第5容量電極16mは共通コンタクトホールであるコンタクトホール66を介して容量線7と電気的に接続されているので、4つの蓄積容量16a,16b,16p,16cに対応して容量線7との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材10s上における画素構造が簡略化される。ゆえに、画素Pを高精細化しても、画素容量16は4つの蓄積容量16a,16b,16p,16cを含むことから、上記第1実施形態の液晶装置100に比べて、画素容量16の容量値を増やして優れた表示品質を実現可能な液晶装置300を提供することができる。
(第4実施形態)
次に、上記第1から第3実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置(液晶プロジェクター)を例に挙げて説明する。図65は投射型表示装置の構成を示す概略図である。
次に、上記第1から第3実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置(液晶プロジェクター)を例に挙げて説明する。図65は投射型表示装置の構成を示す概略図である。
図65に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、を備えている。また、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、を備えている。さらに、3つの光変調手段としての透過型の液晶ライトバルブ1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207と、を備えている。
偏光照明装置1100は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投射され、画像が拡大されて表示される。
液晶ライトバルブ1210は、上記第1実施形態の液晶装置100(図1参照)が適用されたものである。液晶装置100の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
このような投射型表示装置1000によれば、液晶ライトバルブ1210,1220,1230として、上記第1実施形態の液晶装置100が用いられており、画素回路における画素容量16は3つの蓄積容量16a,16b,16cを含んで構成されていることから、従来に比べて画素容量16の容量値を確保し易くなっている。つまり、高精細な画像を投射するために画素Pを小さくして表示領域Eに高密度に配置したとしても、画素電極15に与えられる電位を所定の時間保持することが可能となり、高品位な画像を投射可能な投射型表示装置1000を提供することができる。なお、液晶ライトバルブ1210,1220,1230として、上記第2実施形態の液晶装置200や上記第3実施形態の液晶装置300を採用しても同様な効果が得られる。
上記第1から第3実施形態の液晶装置100,200,300のいずれかが適用される電子機器は、投射型表示装置1000に限定されない。例えば、液晶装置100の対向基板20において、少なくとも赤(R)、緑(G)、青(B)に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のHUD(ヘッドアップディスプレイ)や、HMD(ヘッドマウントディスプレイ)、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、POSなどの情報端末機器の表示部として液晶装置100,200,300のいずれかを好適に用いることができる。
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置および該電気光学装置の製造方法ならびに該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
(変形例1)基材10s上において、奇数番目に積層された容量電極16d,16h,16mを容量線7と電気的に接続させる共通コンタクトホールは、上述したように、奇数番目に積層された容量電極16d,16h,16mのうち少なくとも2つを接続させるものであればよい。言い換えれば、上記第3実施形態で示したように奇数番目に積層された容量電極16d,16h,16mを階段状に形成された1つのコンタクトホール66で接続させる構成は、上記第1実施形態にも適用可能である。
(変形例2)上記第1実施形態で示したように、第2容量電極16f、第2誘電体膜16g、第3容量電極16hを一括パターニングする方法は、基材10s上において3つの蓄積容量16a,16b,16cを積層する場合に適用されることに限定されない。基材10s上において4つの蓄積容量16a,16b,16p,16cを積層する第2実施形態や第3実施形態にも適用可能である。その場合には、偶数番目に積層された容量電極16f,16kをドレイン領域30dに接続させるコンタクトホールを上記第1実施形態に示したように2つのコンタクトホール36,37とすればよい。
(変形例3)基材10s上に積層される蓄積容量の数は、上記実施形態に示した3つあるいは4つに限定されない。5つ以上の蓄積容量を積層した場合にも、本発明の共通コンタクトホールや容量電極の一括パターニング、あるいはドレイン領域30dとのコンタクトホールの形成の仕方などを適用させることができる。
(変形例4)画素Pのスイッチング素子であるトランジスターを備えた素子基板に本発明の画素容量16の構造が適用される電気光学装置は、透過型の液晶装置に限定されず、反射型の液晶装置に適用してもよい。また、受光型の液晶装置に限定されず、例えば画素Pに有機エレクトロルミネッセンス(EL)素子などの発光素子を備えた自発光型の電気光学装置にも適用可能である。
3…走査線、6a…データ線、7…容量線、10,10B,10C…素子基板、10s…基板としての基材、15…画素電極、16…画素容量、16a,16b,16c,16p…蓄積容量、16d,16f,16h,16k,16m…容量電極、16e,16g,16j,16n…誘電体膜、30…薄膜トランジスター(TFT)、33,34,35,37,38…トランジスターに係るコンタクトホール、61,62,63,64,65,66…容量電極に係るコンタクトホール、71,72…中継層に係るコンタクトホール、81…画素電極に係るコンタクトホール、100,200,300…電気光学装置としての液晶装置、1000…電子機器としての投射型表示装置、P…画素。
Claims (22)
- 基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量を備えた電気光学装置であって、
前記画素容量は、前記トランジスター及び前記画素電極と、共通電位が印加される容量線との間において電気的に並列に接続された少なくとも3つの蓄積容量を含み、
前記少なくとも3つの蓄積容量は、前記基板上において、誘電体膜を介して積層された少なくとも5つの容量電極を有し、
前記少なくとも5つの容量電極のうち、前記基板上において、奇数番目に積層された少なくとも2つの容量電極が共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする電気光学装置。 - 前記画素容量は、第1容量電極に対して第1誘電体膜を挟んで配置された第2容量電極からなる第1蓄積容量と、前記第2容量電極に対して第2誘電体膜を挟んで配置された第3容量電極からなる第2蓄積容量と、第4容量電極に対して第3誘電体膜を挟んで配置された第5容量電極からなる第3蓄積容量と、を含み、
前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする請求項1に記載の電気光学装置。 - 前記画素容量は、第1容量電極に対して第1誘電体膜を挟んで配置された第2容量電極からなる第1蓄積容量と、前記第2容量電極に対して第2誘電体膜を挟んで配置された第3容量電極からなる第2蓄積容量と、前記第3容量電極に対して第3誘電体膜を挟んで配置された第4容量電極からなる第3蓄積容量と、前記第4容量電極に対して第4誘電体膜を挟んで配置された第5容量電極からなる第4蓄積容量と、を含み、
前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする請求項1に記載の電気光学装置。 - 前記第2容量電極及び前記第3容量電極は、前記基板の平面視における電極端部が揃っていることを特徴とする請求項2または3に記載の電気光学装置。
- 前記第2容量電極及び前記第4容量電極が1つのコンタクトホールを介して前記トランジスターと電気的に接続されていることを特徴とする請求項2乃至4のいずれか一項に記載の電気光学装置。
- 前記第1誘電体膜、前記第2誘電体膜、前記第3誘電体膜、前記第4誘電体膜のうち少なくとも1つの誘電体膜は、前記少なくとも1つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆い、
前記下部容量電極に対して前記少なくとも1つの誘電体膜を介して配置された上部容量電極は、前記下部容量電極の端面の前記少なくとも一部と対向している部分を有することを特徴とする請求項2乃至5のいずれか一項に記載の電気光学装置。 - 前記下部容量電極の膜厚は、前記少なくとも1つの誘電体膜の膜厚よりも厚いことを特徴とする請求項6に記載の電気光学装置。
- 前記少なくとも1つの誘電体膜は、他の誘電体膜よりも膜厚が厚いことを特徴とする請求項6または7に記載の電気光学装置。
- 前記少なくとも1つの誘電体膜は、シリコン系酸化膜であって、前記画素における開口部を覆っていることを特徴とする請求項6乃至8のいずれか一項に記載の電気光学装置。
- 前記少なくとも5つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極は、遮光性を有していることを特徴とする請求項1乃至9のいずれか一項に記載の電気光学装置。
- 請求項1乃至10のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
- 基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量、共通電位が印加される容量線を備えた電気光学装置の製造方法であって、
前記基板上において、少なくとも5つの容量電極を互いに誘電体膜を介して積層して、少なくとも3つの蓄積容量を形成する工程と、
前記少なくとも5つの容量電極のうち、前記基板上において、奇数番目に積層した少なくとも2つの容量電極を前記容量線と電気的に接続するための共通コンタクトホールを形成する工程と、を備えることを特徴とする電気光学装置の製造方法。 - 前記基板上に第1容量電極を形成する工程と、
前記第1容量電極に第1誘電体膜を介して第2容量電極を形成する工程と、
前記第2容量電極に第2誘電体膜を介して第3容量電極を形成する工程と、
前記第3容量電極の上層に第4容量電極を形成する工程と、
前記第4容量電極に第3誘電体膜を介して第5容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項12に記載の電気光学装置の製造方法。 - 前記基板上に第1容量電極を形成する工程と、
前記第1容量電極に第1誘電体膜を介して第2容量電極を形成する工程と、
前記第2容量電極に第2誘電体膜を介して第3容量電極を形成する工程と、
前記第3容量電極に第3誘電体膜を介して第4容量電極を形成する工程と、
前記第4容量電極に第4誘電体膜を介して第5容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項12に記載の電気光学装置の製造方法。 - 前記基板上に第1容量電極を形成する工程と、
前記第1容量電極に第1誘電体膜を介して第1電極膜を形成する工程と、
前記第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、
前記第1電極膜、前記第2誘電体膜、前記第2電極膜を一括パターニングして、第2容量電極、第3容量電極を形成する工程と、
前記第3容量電極の上層に第4容量電極を形成する工程と、
前記第4容量電極に第3誘電体膜を介して第5容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項12に記載の電気光学装置の製造方法。 - 前記基板上に第1容量電極を形成する工程と、
前記第1容量電極に第1誘電体膜を介して第1電極膜を形成する工程と、
前記第1電極膜に第2誘電体膜を介して第2電極膜を形成する工程と、
前記第1電極膜、前記第2誘電体膜、前記第2電極膜を一括パターニングして、第2容量電極、第3容量電極を形成する工程と、
前記第3容量電極に第3誘電体膜を介して第4容量電極を形成する工程と、
前記第4容量電極に第4誘電体膜を介して第5容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第1容量電極、前記第3容量電極、前記第5容量電極のうち少なくとも2つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項12に記載の電気光学装置の製造方法。 - 前記少なくとも5つの容量電極のうち、前記第2容量電極と前記第4容量電極とを前記トランジスターに電気的に接続させる1つのコンタクトホールを形成する工程を有することを特徴とする請求項13乃至16のいずれか一項に記載の電気光学装置の製造方法。
- 前記第1誘電体膜、前記第2誘電体膜、前記第3誘電体膜、前記第4誘電体膜のうち少なくとも1つの誘電体膜を、前記少なくとも1つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆うように形成し、
前記少なくとも1つの誘電体膜の上に、前記下部容量電極の端面の前記少なくとも一部と対向するように上部容量電極を形成することを特徴とする請求項13乃至17のいずれか一項に記載の電気光学装置の製造方法。 - 前記下部容量電極の膜厚は、前記少なくとも1つの誘電体膜の膜厚よりも厚いことを特徴とする請求項18に記載の電気光学装置の製造方法。
- 他の誘電体膜よりも厚い膜厚で前記少なくとも1つの誘電体膜を形成することを特徴とする請求項18または19に記載の電気光学装置の製造方法。
- シリコン系酸化膜を用いて、前記画素における開口部を覆うように前記少なくとも1つの誘電体膜を形成することを特徴とする請求項20に記載の電気光学装置の製造方法。
- 前記少なくとも5つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極を、遮光性の導電膜を用いて形成することを特徴とする請求項12乃至21のいずれか一項に記載の電気光学装置の製造方法。
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