TW201539095A - 光電裝置及電子機器 - Google Patents

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Yohei Sugimoto
Minoru Moriwaki
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Seiko Epson Corp
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Abstract

本發明之課題在於可實現高品質圖像。 本發明之光電裝置200具備第一電容元件491、第二電容元件492、及第三電容元件493。第一電容元件491具有第一導電膜408、第二導電膜411之第一部分、及第一介電膜410。第二電容元件492具有第三導電膜416、第四導電膜418之第二部分、及第二介電膜417。第三電容元件493具有第三導電膜416、第四導電膜418之第三部分、及第二介電膜417。由於在較窄之區域形成具有較大之電容值之電容元件，故而即便進展高精細化而像素變小，亦可實現顯示不良受抑制之優良光電裝置。

Description

光電裝置及電子機器
本發明係關於一種光電裝置及電子機器。
於帶顯示功能之電子機器中使用透過型光電裝置或反射型光電裝置。將光照射至該等光電裝置，經光電裝置調變之透過光或反射光成為顯示圖像，或被投影至屏幕而成為投射圖像。作為此種電子機器中使用之光電裝置已知有液晶裝置，其係利用液晶之介電各向異性及液晶層中之光之旋光性而形成圖像者。於液晶裝置中，於圖像顯示區域配置有掃描線及信號線，於其等之交點呈矩陣狀配置有像素。於像素中設置像素電晶體及像素電容，經由像素電晶體而對各像素供給圖像信號，藉由使像素電容保持該圖像信號而形成圖像。
另一方面，於光電裝置中，為了提高顯示品質，不斷推進像素之高精細化。隨之產生了像素電容之電容值減小，而難以穩定地保持圖像信號之狀況。於液晶裝置中，若無法保持圖像信號，則會產生顯示不良。解決該問題之方法例如記載於專利文獻1中。於專利文獻1中，並聯連接兩個電容元件，且將該兩個電容元件積層。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-237776號公報
然而，於專利文獻1所記載之光電裝置中，遭遇了如下狀況，即，高精細化進一步進展，並且電容值降低，而很有可能導致顯示不良。換言之，於先前之光電裝置中，存在難以以較高之顯示品質顯示高精細圖像之問題。又，存在如下問題：於必需較大之電容值之電容元件之驅動電路中，難以推進高精細化。
本發明係為了解決上述課題之至少一部分而完成者，可作為以下形態或應用例而實現。
(應用例1)本應用例之光電裝置之特徵在於：具備第一電容元件及第二電容元件，第一電容元件具有第一導電膜、第二導電膜之第一部分、及配置於第一導電膜與第二導電膜之間之第一介電膜，第二電容元件具有第一導電膜、第二導電膜之第二部分、及第一介電膜，第一導電膜包含第一面、及與第一面交叉之第二面，第一部分以與第一面對向之方式配置，第二部分以與第二面對向之方式配置。
根據該構成，使用第一導電膜之第一面及第二導電膜之第一部分形成第一電容元件，且使用第一導電膜之第二面及第二導電膜之第二部分形成第二電容元件，因此，可增加每單位面積之電容值。可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用第一電容元件及第二電容元件時，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之數位類比轉換電路(Digital to Analogue Converter，DAC)之信號線驅動電路等中應用第一電容元件及第二電容元件時，可縮小電路面積，因此，可兼顧高精細化及利用數位驅動之灰階表現。
(應用例2)於上述應用例1所記載之光電裝置中，較佳為具備第 三電容元件，第三電容元件具有第三導電膜、第四導電膜之第三部分、及配置於第三導電膜與第四導電膜之間之第二介電膜，第三導電膜包含第三面，第三部分以與第三面對向之方式配置。
根據該構成，藉由使用第三導電膜之第三面及第四導電膜之第三部分形成第三電容元件，且將第三電容元件積層於第一電容元件，而可增加每單位面積之電容值。可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用第一電容元件、第二電容元件、及第三電容元件時，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之DAC之信號線驅動電路等中應用第一電容元件、第二電容元件、及第三電容元件時，可縮小電路面積，因此可兼顧高精細化與利用數位驅動之灰階表現。
(應用例3)於上述應用例2所記載之光電裝置中，較佳為第一電容元件與第三電容元件電性地並聯連接。
根據該構成，第一電容元件、第二電容元件、及第三電容元件並聯連接，因此，可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用第一電容元件、第二電容元件、及第三電容元件時，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之DAC之信號線驅動電路等中應用第一電容元件、第二電容元件、及第三電容元件時，可縮小電路面積，因此，可兼顧高精細化與利用數位驅動之灰階表現。
(應用例4)於上述應用例2或3所記載之光電裝置中，較佳為具備第四電容元件，第四電容元件具有第三導電膜、第四導電膜之第四部分、及第二介電膜，第三導電膜包含與第三面交叉之第四面，第四部分以與第四面對向之方式配置。
根據該構成，使用第三導電膜之第三面及第四導電膜之第三部分形成第三電容元件，且使用第三導電膜之第四面及第四導電膜之第四部分形成第四電容元件，因此，可增加每單位面積之電容值。可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用第一電容元件、第二電容元件、第三電容元件、及第四電容元件時，即便推進高精細化而像素變小亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之DAC之信號線驅動電路等中應用第一電容元件、第二電容元件、第三電容元件、及第四電容元件時，可縮小電路面積，因此，可兼顧高精細化與利用數位驅動之灰階表現。
(應用例5)於上述應用例4所記載之光電裝置中，較佳為具備第五電容元件，第五電容元件具有第三導電膜、第四導電膜之第五部分、及第二介電膜，第三導電膜包含與第三導電膜之第三面交叉且與第四面不同之第五面，第五部分以與第五面對向之方式配置。
根據該構成，使用第三導電膜之第三面及第四導電膜之第三部分形成第三電容元件，使用第三導電膜之第四面及第四導電膜之第四部分形成第四電容元件，使用第三導電膜之第五面及第四導電膜之第五部分形成第五電容元件，因此，可增加每單位面積之電容值。可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用第一電容元件、第二電容元件、第三電容元件、第四電容元件、及第五電容元件時，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之DAC之信號線驅動電路等中應用第一電容元件、第二電容元件、第三電容元件、第四電容元件、及第五電容元件時，可縮小電路面積，因此，可兼顧高精細化與利用數位驅動之灰階表現。
(應用例6)於上述應用例2至5中任一項之光電裝置中，較佳為第 一導電膜與第三導電膜之厚度為600奈米以下。
根據該構成，由於第一導電膜及第三導電膜薄至600奈米以下，故而可減弱由第一導電膜或第三導電膜引起之應力，而抑制裂痕之產生。因此，可提高光電裝置之可靠性。
(應用例7)於上述應用例1至6中任一項之光電裝置中，較佳為具備掃描線、信號線、及像素電晶體，像素電晶體之閘極電性連接於掃描線，像素電晶體之源極/汲極中之一者電性連接於信號線，像素電晶體之源極/汲極中之另一者電性連接於第二導電膜。
根據該構成，可於較窄之區域形成具有較大之電容值之電容元件。因此，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。
(應用例8)本應用例之光電裝置之特徵在於：具備電晶體、第一電容元件、第二電容元件、及第三電容元件，且第一電容元件包含第一導電膜、第二導電膜之第一部分、及配置於第一導電膜與第二導電膜之間之第一介電膜，第一導電膜具有第一面，第一部分以與第一面對向之方式配置，第二電容元件包含第三導電膜、第四導電膜之第二部分、及配置於第三導電膜與第四導電膜之間之第二介電膜，第三導電膜具有第二面，第二部分以與第二面對向之方式配置，第三電容元件包含第三導電膜、第四導電膜之第三部分、及第二介電膜，第三導電膜具有第三面，第三部分以與第三面對向之方式配置，絕緣膜覆蓋電晶體之半導體膜，第三面之至少一部分形成於接觸孔之內部，該接觸孔係開設於絕緣膜且用以將電晶體之源極/汲極中之一者或另一者與第二導電膜電性連接，且電晶體之源極/汲極中之一者或另一者與第二導電膜由第五導電膜電性連接。
根據該構成，使用第一導電膜之第一面及第二導電膜之第一部分形成第一電容元件，使用第三導電膜之第二面及第四導電膜之第二 部分形成第二電容元件，使用第三導電膜之第三面及第四導電膜之第三部分形成第三電容元件。由於第二導電膜經由第五導電膜而與電晶體之源極/汲極中之一者或另一者連接，故而可使用電晶體來控制向第一電容元件之資訊寫入及保持。又，由於第三電容元件形成於接觸孔之內部，故而可增加每單位面積之電容值。即，可於較窄之區域形成具有較大之電容值且可由電晶體控制之電容元件。因此，例如，當於像素中應用該構成時，即便推進高精細化而像素變小，亦可實現顯示不良受抑制之優良之光電裝置。又，例如，當於使用電容分割型之數位類比轉換電路(Digital to Analogue Converter，DAC)之信號線驅動電路等中應用該構成時，可縮小電路面積，因此，可實現兼顧高精細化與利用數位驅動之灰階表現之光電裝置。
(應用例9)本應用例之光電裝置之特徵在於：具備電晶體、第一電容元件、第二電容元件、及第三電容元件，第一電容元件包含第一導電膜、第二導電膜之第一部分、及配置於第一導電膜與第二導電膜之間之第一介電膜，第一導電膜具有第一面，第一部分以與第一面對向之方式配置，第二電容元件包含第三導電膜、第四導電膜之第二部分、及配置於第三導電膜與第四導電膜之間之第二介電膜，第三導電膜具有第二面，第二部分以與第二面對向之方式配置，第三電容元件包含第三導電膜、第四導電膜之第三部分、及第二介電膜，第三導電膜具有第三面，第三部分以與第三面對向之方式配置，絕緣膜覆蓋電晶體之半導體膜，且於剖面觀察下於半導體膜與第四導電膜之間配置第一導電膜，於第一導電膜與第四導電膜之間配置第二導電膜，於第二導電膜與第四導電膜之間配置第三導電膜，且第三面之至少一部分形成於接觸孔之內部，該接觸孔係開設於絕緣膜且用以將電晶體之源極/汲極中之一者或另一者與第二導電膜電性連接。
根據該構成，使用第一導電膜之第一面及第二導電膜之第一部 分形成第一電容元件，使用第三導電膜之第二面及第四導電膜之第二部分形成第二電容元件，使用第三導電膜之第三面及第四導電膜之第三部分形成第三電容元件。進而將第一電容元件與第二電容元件積層，由於第三電容元件形成於接觸孔之內部，故而可增加每單位面積之電容值。即，可於較窄之區域形成具有較大之電容值之電容元件。因此，例如，當於像素中應用該構成時，即便推進高精細化而像素變小，亦可實現抑制顯示不良之優良之光電裝置。又，例如，當於使用電容分割型之數位類比轉換電路(DAC)之信號線驅動電路等中應用該構成時，可縮小電路面積，因此可實現兼顧高精細化與利用數位驅動之灰階表現之光電裝置。
(應用例10)於上述應用例8或9之光電裝置中，較佳為第一導電膜之第一面及第二導電膜之第一部分中之至少一者覆蓋電晶體。
根據該構成，可將第一電容元件與電晶體積層。因此，可增加每單位面積之電容值。
(應用例11)於上述應用例8至10中任一項之光電裝置中，較佳為第三導電膜之第二面及第四導電膜之第二部分中之至少一者覆蓋第一電容元件。
根據該構成，可將第一電容元件與第二電容元件積層。因此，可增加每單位面積之電容值。
(應用例12)於上述應用例8、10或11之光電裝置中，較佳為第三導電膜與第五導電膜電性連接。
根據該構成，由於第一電容元件、第二電容元件、及第三電容元件並聯連接，故而可於較窄之區域形成具有較大之電容值之電容元件。
(應用例13)於上述應用例9至11中任一項之光電裝置中，較佳為第一電容元件與第二電容元件電性地並聯連接。
根據該構成，由於第一電容元件、第二電容元件、及第三電容元件並聯連接，故而可於較窄之區域形成具有較大之電容值之電容元件。
(應用例14)於上述應用例8至13中任一項之光電裝置中，較佳為進而具備第四電容元件，且第四電容元件包含第一導電膜、第二導電膜之第四部分、及第一介電膜，第一導電膜具有第四面，第四部分以與第四面對向之方式配置，且第一面與第四面交叉。
根據該構成，由於使用第一導電膜之第四面及第二導電膜之第四部分形成第四電容元件，故而可增加每單位面積之電容值。
(應用例15)於上述應用例8至14中任一項之光電裝置中，較佳為於絕緣膜與第一導電膜之間配置第一保護膜。
根據該構成，即便進行自第一導電膜之第一面或第四面去除絕緣膜之步驟，亦無去除存在於第一導電膜之下部之絕緣膜之虞。當自第一導電膜之第一面或第四面去除絕緣膜時，可使用第一導電膜之第一面或第四面形成第一電容元件或第四電容元件。因此，可形成第一電容元件及第四電容元件並且提高光電裝置之可靠性。
(應用例16)於上述應用例9至15中任一項之光電裝置中，較佳為進而具備將第一導電膜與第四導電膜電性連接之接觸孔。
根據該構成，可將積層設置於較窄之區域之第一導電膜與第四導電膜設為等電位。
(應用例17)於上述應用例8至16中任一項之光電裝置中，較佳為具備掃描線、信號線、及像素開關元件，像素開關元件包含電晶體，電晶體之閘極電性連接於掃描線，電晶體之源極/汲極中之一者電性連接於信號線，電晶體之源極/汲極中之另一者電性連接於第二導電膜。
根據該構成，可於較小之像素形成具有較大之電容值之電容元 件。因此，即便推進高精細化而像素變小，亦可實現因電容不足導致之顯示不良受抑制且優良之光電裝置。
(應用例18)一種電子機器，其特徵在於：具備上述應用例1至17中任一項之光電裝置。
根據該構成，可實現具備解析度較高且抑制了顯示不良之優良之光電裝置、或解析度較高且可進行利用數位驅動之灰階表現之光電裝置等之電子機器。
20‧‧‧安裝區域
30‧‧‧控制裝置
32‧‧‧顯示用信號供給電路
33‧‧‧記憶電路
40‧‧‧顯示區域
41‧‧‧像素
42‧‧‧掃描線
43‧‧‧信號線
44‧‧‧像素電晶體
45‧‧‧像素電極
46‧‧‧液晶
47‧‧‧共用電極
48‧‧‧遮光膜
50‧‧‧驅動部
51‧‧‧驅動電路
52‧‧‧掃描線驅動電路
53‧‧‧信號線驅動電路
62‧‧‧元件基板
63‧‧‧對向基板
64‧‧‧密封材料
65‧‧‧第1配向膜
66‧‧‧第2配向膜
91‧‧‧第一電極
92‧‧‧第二電極
100‧‧‧投射型顯示裝置
110‧‧‧照明光學系統
120‧‧‧照明裝置(光源)
130‧‧‧投射光學系統
140‧‧‧投射面
200‧‧‧光電裝置
201‧‧‧第一面板
202‧‧‧第二面板
203‧‧‧第三面板
401‧‧‧第六導電膜
402‧‧‧基底絕緣膜
403‧‧‧半導體膜
404‧‧‧第一接觸孔
405‧‧‧第七導電膜
406‧‧‧第一層間絕緣膜
407‧‧‧第一保護膜
408‧‧‧第一導電膜
409‧‧‧第二保護膜
410‧‧‧第一介電膜
411‧‧‧第二導電膜
412‧‧‧第二接觸孔
413‧‧‧第五導電膜
414‧‧‧第二層間絕緣膜
415‧‧‧第三接觸孔
416‧‧‧第三導電膜
417‧‧‧第二介電膜
418‧‧‧第四導電膜
419‧‧‧第三層間絕緣膜
420‧‧‧第四接觸孔
421‧‧‧第五接觸孔
422‧‧‧第六接觸孔
452‧‧‧像素電極用中繼電極
471‧‧‧共用電位線
472‧‧‧共用電位線用中繼電極
491‧‧‧第一電容元件
492‧‧‧第二電容元件
493‧‧‧第三電容元件
494‧‧‧第四電容元件
495‧‧‧第五電容元件
496‧‧‧第六電容元件
497‧‧‧第七電容元件
531‧‧‧選擇電路
532‧‧‧第一鎖存電路
533‧‧‧第二鎖存電路
534‧‧‧4位元DAC
541‧‧‧第一控制電晶體
542‧‧‧第二控制電晶體
543‧‧‧第三控制電晶體
544‧‧‧第四控制電晶體
551‧‧‧第一重置電晶體
552‧‧‧第二重置電晶體
553‧‧‧第三重置電晶體
554‧‧‧第四重置電晶體
1401‧‧‧第五導電膜
1402‧‧‧基底絕緣膜
1403‧‧‧半導體膜
1404‧‧‧第一接觸孔
1405‧‧‧第六導電膜
1406‧‧‧第一層間絕緣膜
1407‧‧‧第一保護膜
1408‧‧‧第一導電膜
1409‧‧‧第二保護膜
1410‧‧‧第一介電膜
1411‧‧‧第二導電膜
1412‧‧‧第三接觸孔
1414‧‧‧第二層間絕緣膜
1415‧‧‧第二接觸孔
1416‧‧‧第三導電膜
1417‧‧‧第二介電膜
1418‧‧‧第四導電膜
1419‧‧‧第三層間絕緣膜
1420‧‧‧第四接觸孔
1421‧‧‧第五接觸孔
1422‧‧‧第六接觸孔
1452‧‧‧像素電極用中繼電極
1471‧‧‧共用電位線
1472‧‧‧共用電位線用中繼電極
1491‧‧‧第一電容元件
1492‧‧‧第二電容元件
1493‧‧‧第三電容元件
1494‧‧‧第四電容元件
1495‧‧‧第五電容元件
1496‧‧‧第六電容元件
1497‧‧‧第七電容元件
1531‧‧‧選擇電路
1532‧‧‧第一鎖存電路
1533‧‧‧第二鎖存電路
1534‧‧‧4位元DAC
1541‧‧‧第一控制電晶體
1542‧‧‧第二控制電晶體
1543‧‧‧第三控制電晶體
1544‧‧‧第四控制電晶體
1551‧‧‧第一重置電晶體
1552‧‧‧第二重置電晶體
1553‧‧‧第三重置電晶體
1554‧‧‧第四重置電晶體
100‧‧‧投射型顯示裝置
110‧‧‧照明光學系統
130‧‧‧投射光學系統
140‧‧‧投射面
圖1係作為電子機器之一例之投射型顯示裝置之模式圖。
圖2係光電裝置之電路區塊圖。
圖3係像素之電路圖。
圖4係液晶裝置之模式剖視圖。
圖5係說明實施形態1之半導體電路之構成之剖視圖。
圖6(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖7(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖8(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖9(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖10(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖11(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖12(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖13(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖14(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖15(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖16(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖17(a)~(c)係說明實施形態1之光電裝置之製造方法之圖。
圖18係說明實施形態2之半導體電路之構成之剖視圖。
圖19(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖20(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖21(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖22(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖23(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖24(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖25(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖26(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖27(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖28(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖29(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖30(a)~(c)係說明實施形態2之光電裝置之製造方法之圖。
圖31係說明實施形態3之信號線驅動電路之圖。
以下，參照圖式對本發明之實施形態進行說明。再者，於以下各圖中，為了將各層或各構件設為可視認之程度之大小，使各層或各構件之尺寸與實際不同而示出。
(電子機器)
「電子機器之概要」
圖1係作為電子機器之一例之投射型顯示裝置(3板式之投影儀)之模式圖。以下，參照圖1說明電子機器之構成。
電子機器(投射型顯示裝置100)至少具有3片光電裝置200(參照圖2，以下簡稱為第一面板201、第二面板202、及第三面板203)、及對該等光電裝置200供給控制信號之控制裝置30。第一面板201、第二面板202、及第三面板203係與彼此不同之顯示色(紅色、綠色、藍色)對應之3個光電裝置200。以下，只要無需特別將第一面板201、第二面 板202、及第三面板203加以區別，則將其等統一簡稱為光電裝置200。
照明光學系統110將來自照明裝置(光源)120之出射光中之紅色成分r供給至第一面板201，將綠色成分g供給至第二面板202，將藍色成分b供給至第三面板203。各光電裝置200作為根據顯示圖像調變自照明光學系統110供給之各色光之光調變器(光閥)發揮功能。投射光學系統130將來自各光電裝置200之出射光合成並投射至投射面140。
「電子機器之電路構成」
圖2係光電裝置之電路區塊圖。其次，參照圖2對光電裝置200之電路區塊構成進行說明。
如圖2所示，光電裝置200至少具備顯示區域40及驅動部50。進而，光電裝置200具備安裝區域20(參照圖4)。於光電裝置200之顯示區域40形成相交叉之複數條掃描線42、及複數條信號線43，對應於掃描線42與信號線43之各交叉而呈矩陣狀排列有像素41。掃描線42沿列方向延伸，信號線43沿行方向延伸。於本說明書中，將列方向設為與X軸平行之方向，將行方向設為與Y軸平行之方向。再者，當於掃描線42內特定第i列之掃描線42時，標記為掃描線Gi，當於信號線43內特定第j行信號線43時，標記為信號線Sj。於顯示區域40形成有m條掃描線42及n條信號線43(m為2以上之整數，n為2以上之整數)。再者，於本實施形態中，以m=2168、n=4112為例說明光電裝置200。於此情形時，相對於2168列×4112行之顯示區域40，顯示2160列×4096行之所謂4K圖像。
自驅動部50對顯示區域40供給各種信號，將圖像顯示於顯示區域40。即，驅動部50對複數條掃描線42及複數條信號線43供給驅動信號。具體而言，驅動部50構成為包含：驅動電路51，其驅動各像素41；顯示用信號供給電路32，其對驅動電路51供給顯示用信號；及記 憶電路33，其暫時記憶圖框圖像。顯示用信號供給電路32根據記憶於記憶電路33之圖框圖像製作顯示用信號(圖像信號或時脈信號等)，並將其供給至驅動電路51。顯示用信號供給電路32亦製作預充電信號，且將其供給至驅動電路51。
驅動電路51構成為包含掃描線驅動電路52及信號線驅動電路53。掃描線驅動電路52將於列方向選擇或非選擇像素41之掃描信號輸出至各掃描線42，掃描線42將該掃描信號傳遞至像素41。換言之，掃描信號具有選擇狀態及非選擇狀態，掃描線42接收來自掃描線驅動電路52之掃描信號，並可被適當選擇。掃描線驅動電路52具備未圖示之移位暫存器電路，使移位暫存器電路移位之信號於每一段作為移位輸出信號而被輸出。使用該移位輸出信號形成掃描信號。信號線驅動電路53可與掃描線42之選擇同步地對n條信號線43各者供給預充電信號或圖像信號。
一幅顯示圖像形成於1圖框週期。於1圖框週期內，各掃描線42至少被選擇一次。通常，各掃描線42逐次被選擇。由於將選擇一條掃描線之週期稱為水平掃描週期，故而1圖框週期內至少包含m個水平掃描週期。自第1列掃描線G1按順序至第m列掃描線Gm(或者自第m列掃描線Gm按順序至第1列掃描線G1)依序選擇掃描線42，而構成1圖框週期，因而亦將圖框週期稱為垂直掃描週期。
於本實施形態中，光電裝置200使用元件基板62(參照圖4)而形成，驅動電路51於該元件基板62使用薄膜電晶體等薄膜元件而形成。顯示用信號供給電路32及記憶電路33包含於控制裝置30，控制裝置30包含形成於單晶半導體基板之半導體積體電路。於元件基板62設置有安裝區域20，經由配置於安裝區域20之端子及軟性印刷基板(Flexible Printed Circuits；FPC)將顯示用信號自控制裝置30供給至驅動電路51。
「像素之構成」
圖3係像素之電路圖。其次，參照圖3對像素41之構成進行說明。
本實施形態之光電裝置200為液晶裝置，光電材料成為液晶46。如圖3所示，各像素41構成為包含液晶元件CL、像素開關元件、及電容元件。像素開關元件包含電晶體，於本說明書中，將其稱為像素電晶體44。電容元件包含第一電容元件491、第二電容元件492、第三電容元件493、第四電容元件494、第五電容元件495、第六電容元件496、及第七電容元件497。第一電容元件491、第二電容元件492、第三電容元件493、第四電容元件494、第五電容元件495、第六電容元件496、及第七電容元件497並聯電性連接，而於像素41之較窄之區域實現具有較大之電容值之電容元件。
液晶元件CL具有相對向之像素電極45及共用電極47，於該等兩電極間配置有作為光電材料之液晶46。其結果，根據施加於像素電極45與共用電極47之間之電場而使通過液晶46之光之透過率變化。再者，作為光電材料，亦可使用電泳材料代替液晶46。於此情形時，光電裝置200為電泳裝置，用於電子書等。或者，亦可使用有機EL(electroluminescence，電致發光)材料代替液晶46作為光電材料。於此情形時，光電裝置200成為有機EL裝置，用於智慧型手機或平板終端等。
像素電晶體44包含閘極電性連接於掃描線42之N型之薄膜電晶體，介置於液晶元件CL與信號線43之間而控制兩者之電性連接(導通/非導通)。即，像素電晶體44之閘極電性連接於掃描線42，像素電晶體44之源極/汲極中之一者電性連接於信號線43，像素電晶體之源極/汲極中之另一者電性連接於電容元件之第二電極92及像素電極45。電容元件之第一電極91及共用電極47電性連接於共用電位線471。對共 用電位線471供給共用電位。因此，像素41(液晶元件CL)將像素電晶體44被設為接通狀態時向信號線43供給之電位(圖像信號)保持於電容元件，並進行對應於該圖像信號之顯示。由於即便推進高精細化而像素41變小亦可於像素41之較窄之區域形成具有較大之電容值之電容元件，故而實現高解析度、且抑制了因電容元件之電容值不足導致之顯示不良之優良之光電裝置。
再者，於光電裝置200為有機EL裝置之情形時，有機EL裝置之像素41之電路構成與圖3所示之構成略微不同，進而具有未圖示之驅動電晶體。此時，像素電晶體44之輸出(源極/汲極中之另一者)電性連接於電容元件之第二電極92及驅動電晶體之閘極，驅動電晶體之源極/汲極中之一者連接於電源，驅動電晶體之源極/汲極中之另一者連接於像素電極45。於有機EL裝置之情形時，由於在像素41之較窄之區域形成具有較大之電容值之電容元件，故而實現高解析度且抑制了顯示不良之優良之光電裝置。
再者，於本說明書中，所謂端子1與端子2電性連接意指端子1與端子2可成為相同之邏輯狀態(設計概念上之電位)。具體而言，除包含端子1與端子2由配線直接連接之情形以外，亦包含經由電阻元件或開關元件等而連接之情形。即，即便端子1中之電位與端子2中之電位略微不同，於使其等在電路上具有相同之邏輯之情形時，端子1與端子2亦會電性連接。因此，例如，如圖3所示，於在信號線43與像素電極45之間配置像素電晶體44之情形時，於像素電晶體44為接通狀態時，信號線43之圖像信號亦被供給至像素電極45，因此，信號線43與像素電極45電性連接。
「液晶裝置之構造」
圖4係液晶裝置之模式剖視圖。以下，參照圖4說明液晶裝置之剖面構造。再者，於以下形態中，於記載為「於￮￮上」之情形時， 係表示配置為與￮￮上接觸之情形，或表示經由其他構成物而配置於￮￮上之情形，或表示一部分配置為與￮￮上接觸且一部分經由其他構成物而配置於￮￮上之情形。
於光電裝置200(液晶裝置)中，構成一對基板之元件基板62與對向基板63由於俯視下配置為大致矩形框狀之密封材料64貼合。液晶裝置成為於由密封材料64包圍之區域內封入有液晶46之構成。作為液晶46，例如使用具有正介電各向異性之液晶材料。液晶裝置係沿著密封材料64之內周附近於對向基板63形成有包含遮光性材料之俯視為矩形框狀之遮光膜48，該遮光膜48之內側之區域成為顯示區域40。遮光膜48例如係由作為遮光性材料之鋁(Al)形成，且設置為將對向基板63側之顯示區域40之外周加以劃分。
如圖4所示，於元件基板62之液晶46側形成有複數個像素電極45，以覆蓋該等像素電極45之方式形成有第1配向膜65。像素電極45係包含銦錫氧化物(Indium Tin Oxide，ITO)等透明導電材料之導電膜。另一方面，於對向基板63之液晶46側形成有遮光膜48，於其上形成有俯視為立體狀之共用電極47。而且，於共用電極47上形成有第2配向膜66。共用電極47係包含ITO等透明導電材料之導電膜。
液晶裝置為透過型，且於元件基板62及對向基板63中之光之入射側及出射側分別配置偏光板(未圖示)等而使用。再者，液晶裝置之構成並不限定於此，亦可為反射型或半透過型之構成。
於具有電晶體及電容元件之先前之半導體電路中，存在伴隨著微細化之進展，電容元件之電容值顯著減少之問題。於用於光電裝置等之半導體電路中，多數情況下，無法相對於光電材料直接應用定標法則。例如，即便將設計規則設為0.5倍，多數情況下亦無法使向光電材料之施加電壓下降至0.5倍，因此，導致亦無法將電容元件之介電膜之厚度設為0.5倍之狀況。如此，於將設計規則設為0.5倍之情形 時，電容元件所具有之電容值會變得小於0.5倍，作為半導體電路正常動作之範圍會受到限制。相對於此，於本實施形態所示之半導體電路中，即便推進微細化，亦可抑制電容元件之電容值之減少，某些情況下甚至可增加電容值。以下，對此方面進行說明。
(實施形態1)
「光電裝置」
圖5係說明實施形態1之光電裝置200之半導體電路之構成之剖視圖。其次，參照圖5對實施形態1之光電裝置200之半導體電路之構成進行說明。
如圖5所示，本實施形態之半導體電路具有電晶體及電容元件，半導體電路係用於光電裝置200之像素41之像素電路。
具體而言，像素電路(半導體電路)所具有之電晶體為像素電晶體44。進而，像素電路所具有之電容元件包含第一電容元件491、第二電容元件492、第三電容元件493、第四電容元件494、第五電容元件495、第六電容元件496、及第七電容元件497。
像素電晶體44之源極/汲極中之一者或另一者電性連接於電容元件之第一電極91或第二電極92，於本實施形態中，像素電晶體44之源極/汲極中之另一者電性連接於電容元件之第二電極92。
電晶體(像素電晶體44)具有半導體膜403、閘極絕緣膜、及閘極(本實施形態中為第七導電膜405)，第一層間絕緣膜406將其等覆蓋。總之，像素電晶體44之半導體膜403由第一層間絕緣膜406覆蓋。於本實施形態中，第一保護膜407進而覆蓋第一層間絕緣膜406。於第一保護膜407上形成第一導電膜408，第一介電膜410覆蓋第一導電膜408。於第一介電膜410上形成第二導電膜411，第二導電膜411與第五導電膜413電性連接。第五導電膜413亦與第三導電膜416電性連接。第二介電膜417覆蓋第三導電膜416，於第二介電膜417上形成有第四導電 膜418。因此，於剖面觀察時，於半導體膜403與第四導電膜418之間配置第一導電膜408，於第一導電膜408與第四導電膜418之間配置第二導電膜411，於第二導電膜411與第四導電膜418之間配置第三導電膜416，於第二導電膜411與第三導電膜416之間配置有第五導電膜413。或者，於剖面觀察時，於半導體膜403與第二導電膜411之間配置有第一導電膜408，於第一導電膜408與第三導電膜416之間配置有第二導電膜411，於第二導電膜411與第四導電膜418之間配置有第三導電膜416。
於第一層間絕緣膜406與第一保護膜407開設有第二接觸孔412。該第二接觸孔412用以將電晶體之源極/汲極中之一者或另一者(本實施形態中為像素電晶體44之源極/汲極中之另一者)與第一電極91或第二電極92(本實施形態中為第二電極92，第二導電膜411及第三導電膜416)電性連接。實際上，第五導電膜413經由第二接觸孔412將像素電晶體44之源極/汲極中之另一者與第二導電膜411及第三導電膜416電性連接。
第一電容元件491具有第一導電膜408、第二導電膜411之第一部分(第二導電膜411之一平面，本實施形態中為底面)、及配置於第一導電膜408與第二導電膜411之間之第一介電膜410。第一導電膜408包含第一面(第一導電膜408之一平面，本實施形態中為上表面)、及與第一面交叉之第四面(第一導電膜408之另一面，本實施形態中為側面)。於本實施形態中，由於第一導電膜408之平面形狀為多邊形(參照圖9(a))，故而成為側面之第四面包含與多邊形之邊數相當之平坦之剖面(包含平面之剖面)。但是，若第一導電膜408之平面形狀為以圓或橢圓等曲線所描繪之形狀，則第四面成為由一連續之曲面構成之剖面。於第一電容元件491中，第一部分(本實施形態中為第二導電膜411之底面)以與第一面(本實施形態中為第一導電膜408之上表面)對向 之方式配置。如此，使用第一導電膜408之第一面及第二導電膜411之第一部分形成第一電容元件491。
第四電容元件494具有第一導電膜408、第二導電膜411之第四部分、及配置於第一導電膜408與第二導電膜411之間之第一介電膜410。第二導電膜411之第四部分係第二導電膜411之一部分，且係與第一部分交叉之面，於本實施形態中成為側面。因此，第二導電膜411之第四部分(本實施形態中為第二導電膜411之側面)以與第一導電膜408之第四面(本實施形態中為第一導電膜408之側面)對向之方式配置。如此，使用第一導電膜408之第四面及第二導電膜411之第四部分形成第四電容元件494。第一導電膜408作為電容元件之第一電極91發揮功能，第二導電膜411作為電容元件之第二電極92發揮功能。
為了形成第四電容元件494，第二導電膜411形成為於俯視下至少覆蓋第一導電膜408之外周(第四面)之一部分。於本實施形態中，第二導電膜411之平面形狀與第五導電膜413之平面形狀相同(參照圖12)，因此，第二導電膜411形成為覆蓋除第五接觸孔421(參照圖16)形成於第一導電膜408之部分以外的第一導電膜408之外周(第四面)之大半，而增加電容值。再者，第一導電膜408之平面形狀描繪於圖9，第二導電膜411之平面形狀(第五導電膜413之平面形狀)描繪於圖12。
較佳為第一導電膜408之第一面及第二導電膜411之第一部分中之至少一者覆蓋電晶體。即，較佳為包含第七導電膜405之電晶體之閘極與半導體膜403於俯視下重疊之區域(通道形成區域)與通道形成區域之交界部(通道形成區域與源極之交界部、及通道形成區域與汲極之交界部)，係由第一導電膜408之第一面或第二導電膜411之第一部分、或第一導電膜408之第一面及第二導電膜411之第一部分之兩者覆蓋。如此，由於第一電容元件491與電晶體被積層，故而於包含電晶體及電容元件之半導體電路中，電晶體可控制向電容元件之信號傳 播，並且可增加每單位面積之電容值。又，電容元件要求相對較大之電容值之理由在於，因溫度或光，相當於應保持之資訊之電容元件之電荷會經由電晶體而漏出。若將第一電容元件491與電晶體積層，則抑制因光導致之電晶體之洩漏電流，因此，電容元件之資訊維持能力進而提高，且半導體電路之正常動作範圍進而擴大。
第二電容元件492具有第三導電膜416、第四導電膜418之第二部分(第四導電膜418之至少一平面，本實施形態中為底面)、及配置於第三導電膜416與第四導電膜418之間之第二介電膜417。第三導電膜416包含第二面(第三導電膜416之一平面，於本實施形態中為上表面)。於第二電容元件492中，第二部分(於本實施形態中為第四導電膜418之底面)以與第二面(本實施形態中為第三導電膜416之上表面)對向之方式配置。如此，使用第三導電膜416之第二面及第四導電膜418之第二部分形成第二電容元件492。
較佳為第三導電膜416之第二面及第四導電膜418之第二部分中之至少一者覆蓋第一電容元件491。即，較佳為第一導電膜408之第一面及第二導電膜411之第一部分於俯視下重疊之區域(第一電容元件491)由第三導電膜416之第二面或第四導電膜418之第二部分、或者第三導電膜416之第二面及第四導電膜418之第二部分之兩者覆蓋。如此，可將第一電容元件491與第二電容元件492積層。因此，可增加每單位面積之電容值。又，可進而提高自上方對電晶體之遮光能力。其結果，半導體電路之正常動作範圍進而擴展。
於第二導電膜411與第三導電膜416之間配置第五導電膜413，將第二導電膜411與第三導電膜416電性連接。因此，第二導電膜411之電位與第三導電膜416之電位大致相等，第三導電膜416作為電容元件之第二電極92發揮功能。總之，電容元件之第二電極92電性連接於第二導電膜411或第三導電膜416、第五導電膜413等。另一方面，第一 導電膜408或第四導電膜418作為電容元件之第一電極91發揮功能。
於第五導電膜413與第三導電膜416之間配置第二層間絕緣膜414，於該第二層間絕緣膜414形成有第三接觸孔415。由於以於俯視下覆蓋第三接觸孔415之方式形成第三導電膜416，故而，如圖5所示，第三導電膜416於第三接觸孔415之交界具有階差。其結果，第三導電膜416之第二面(本實施形態中為第三導電膜416之上表面)具有形成於第三接觸孔415之內側之上表面(內側上表面)及形成於第三接觸孔415之外側之上表面(外側上表面)。同樣地，第四導電膜418之第二部分(本實施形態中為第四導電膜418之底面)亦具有形成於第三接觸孔415之內側之底面(內側底面)及形成於第三接觸孔415之外側之底面(外側底面)。因此，第二電容元件492具有形成於內側上表面及內側底面之部分、及形成於外側上表面及外側底面之部分。
第五電容元件495具有第三導電膜416、第四導電膜418之第五部分、及第二介電膜417。第三導電膜416包含與第二面交叉之第五面(第三導電膜416之另一面，本實施形態中為外周側面)。於本實施形態中，第三導電膜416之平面形狀為多邊形(參照圖14)，因此，成為外周側面之第五面包含與第三導電膜416之平面多邊形之邊數相當之平坦之剖面(包含平面之剖面)。再者，若第三導電膜416之平面形狀為以圓或橢圓等曲線描繪之形狀，則第五面成為包含一連續之曲面之剖面。第四導電膜418之第五部分係第四導電膜418之一部分且為與第二部分交叉之面，且以與第三導電膜416之第五面(本實施形態中為第三導電膜416之外周側面)對向之方式配置。如此，使用第三導電膜416之第五面及第四導電膜418之第五部分形成第五電容元件495。
為了形成第五電容元件495，第四導電膜418形成為於俯視下至少覆蓋第三導電膜416之外周(第五面)之一部分。於本實施形態中，第四導電膜418形成為覆蓋第三導電膜416之外周側面(第五面)之大 半，而增加電容值。再者，第三導電膜416之平面形狀描繪於圖14，第四導電膜418之平面形狀描繪於圖15。
第六電容元件496具有第三導電膜416、第四導電膜418之第六部分、及第二介電膜417。第三導電膜416包含與第三導電膜416之第二面交叉且與第五面不同之第六面。如圖5所示，第三導電膜416具有由第三接觸孔415引起之階差，因此，於該階差部形成第三導電膜416之第六面(內周側面)。第四導電膜418之第六部分以與該第六面對向之方式配置。
第三電容元件493包含第三導電膜416、第四導電膜418之第三部分、及第二介電膜417。第三導電膜416具有第三面，與第二面交叉，且與第五面及第六面不同。第三電容元件493形成於第二接觸孔412之內部。即，第三面之至少一部分形成於第二接觸孔412之內部。具體而言，第三導電膜416形成為於俯視下至少覆蓋第二接觸孔412之一部分。於本實施形態中，第三導電膜416形成為覆蓋第二接觸孔412之整體，第三面成為與第二接觸孔412之側面(稱為接觸孔側面)大致平行之面。第二介電膜417亦形成為於俯視下至少覆蓋第二接觸孔412之一部分，於本實施形態中，形成為覆蓋第二接觸孔412之整體。第四導電膜418亦形成為於俯視下至少覆蓋第二接觸孔412之一部分，於本實施形態中，形成為覆蓋第二接觸孔412之整體。第四導電膜418之第三部分以介隔第二介電膜417而與第三導電膜416之第三面對向之方式配置，因此成為與接觸孔側面大致平行之面。
第七電容元件497具有第三導電膜416、第四導電膜418之第七部分、及第二介電膜417。第三導電膜416包含與第三導電膜416之第三面(與接觸孔側面大致平行之面)交叉且與第二面(本實施形態中為第三導電膜416之上表面)不同之第七面(本實施形態中，為與第二接觸孔412之底面(稱為接觸孔底面)大致平行之上表面)。第四導電膜418之第 七部分以介隔第二介電膜417而與第三導電膜416之第七面對向之方式配置，因此，成為與接觸孔底面大致平行之面。總之，第三電容元件493及第七電容元件497形成於第二接觸孔412之內部。
如此，使用第三導電膜416之第二面及第四導電膜418之第二部分形成第二電容元件492，使用第三導電膜416之第三面及第四導電膜418之第三部分形成第三電容元件493，使用第三導電膜416之第五面及第四導電膜418之第五部分形成第五電容元件495，使用第三導電膜416之第六面及第四導電膜418之第六部分形成第六電容元件496，使用第三導電膜416之第七面及第四導電膜418之第七部分形成第七電容元件497，因此，每單位面積之電容值增加。換言之，於像素41之較窄之區域形成具有較大之電容值之電容元件(並聯配置之第一電容元件491、第二電容元件492、第三電容元件493、第四電容元件494、第五電容元件495、第六電容元件496、及第七電容元件497)。因此，即便推進高精細化而像素41變小，亦會抑制由電容不足引起之顯示不良。
觀察圖5可知，較佳為第一導電膜408或第三導電膜416越厚則第四電容元件494之電容值或第五電容元件495之電容值越大，但第一導電膜408及第三導電膜416之厚度較佳為600奈米(nm)以下。其原因在於：若第一導電膜408及第三導電膜416薄至600奈米(nm)以下，則由第一導電膜408或第三導電膜416引起之應力會變弱，而抑制第二層間絕緣膜414等產生裂痕之事態。總之，藉由使第一導電膜408及第三導電膜416薄至600奈米(nm)以下，而提高光電裝置之可靠性。
又，雖然較佳為第二層間絕緣膜414越厚，第六電容元件496之電容值越大，但第二層間絕緣膜414之厚度較佳為400奈米(nm)以下。當第二層間絕緣膜414薄至400奈米(nm)以下時，由第二層間絕緣膜414引起之階差會變小。因此，可提高形成於第二層間絕緣膜414上之 信號線43等各種配線之連接可靠性。進而，由於第二層間絕緣膜414薄至400奈米以下，故而於將形成於第二層間絕緣膜414上之第三導電膜416等導電膜用作像素電晶體44之遮光膜之情形時，遮光性會提高。即，可抑制像素電晶體44之光漏電流，而提高光電裝置200之動作可靠性。總之，藉由使第二層間絕緣膜414之厚度薄至400奈米(nm)以下，而抑制由階差引起之斷線不良，且抑制電晶體之光漏電流，從而提高光電裝置200之可靠性。
再者，於本實施形態中，為了增加每單位面積之電容值，於電晶體上積層有第一導電膜408、第一介電膜410、第二導電膜411、第五導電膜413、第三導電膜416、第二介電膜417、及第四導電膜418，但剖面構成並不限定於此。例如，亦可不將電晶體與第一電容元件491積層，而將電晶體與第一電容元件491形成於俯視下不同之位置。或者，亦可不將電晶體與第二電容元件492積層，而將電晶體與第二電容元件492形成於俯視下不同之位置。或者，亦可不將第一電容元件491與第二電容元件492積層，而將第一電容元件491與第二電容元件492形成於俯視下不同之位置。又，亦可將第一電容元件491與第二電容元件492形成於俯視下不同之位置，且於剖面觀察下將構成第一電容元件491及第二電容元件492之膜之一部分或全部設為同層。例如，可將第一導電膜408與第四導電膜418設為相同層，或者可將第一介電膜410與第二介電膜417設為相同層，或者可將第二導電膜411與第三導電膜416設為相同層。無論怎樣，電晶體之源極/汲極中之一者或另一者與第二導電膜411及第三導電膜416係由第五導電膜413電性連接。
「製造方法」
圖6至圖17係說明實施形態1之光電裝置之製造方法之圖，(a)係俯視圖，(b)係(a)之A-A'中之剖視圖，(c)係(a)之B-B'中之剖視圖。其 次，參照圖6至圖17對光電裝置之製造方法進行說明。再者，於圖7至圖17中，為了使說明易於理解，於單點鏈線之左側，將至該圖為止出現之層重疊描繪，於單點鏈線之右側，將於該圖以前出現之層以虛線表示，將於該圖中新追加之層使用實線及影線描繪。再者，於接觸孔中未使用影線。
元件基板62係使用石英基板或玻璃基板等透光性之基板本體。如圖6所示，首先，於基板本體之液晶46側之基板面(與對向基板63對向之表面側)形成第六導電膜401。第六導電膜401係下側之掃描線42兼下側遮光膜，包含導電性之多晶矽膜、金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。
於本實施形態中，第六導電膜401包含鎢矽化物(WSi)等遮光性之金屬膜，防止自元件基板62側入射之光入射至像素電晶體44之半導體膜403(參照圖7)而於像素電晶體44產生由光電流引起之誤動作。第六導電膜401具備沿X方向延伸且呈直線延伸之主線部分、其後形成之以與信號線43重疊之方式延伸且沿Y方向延伸之副線部分、及形成像素電晶體44或電容元件之矩形部分。
於基板本體之表面側，於第六導電膜401(下側之掃描線42兼下側遮光膜)之上層側形成有透光性之基底絕緣膜402，於基底絕緣膜402之表面側形成具備半導體膜403之像素電晶體44。基底絕緣膜402包含未刻意地導入雜質之氧化矽膜(Non doped silicate glass，稱為NSG膜)或氮化矽膜。此種基底絕緣膜402係藉由使用了矽烷氣體(SiH4)、二氯矽烷(SiCl2H2)、TEOS(四乙氧基矽烷/矽酸四乙酯/Si(OC2H5)4)、氨(NH3)等之常壓CVD(chemical vapor deposition，化學氣相沈積)法或減壓CVD法、或電漿CVD法等形成。
其次，如圖7所示，推進於基底絕緣膜402上形成半導體膜403之步驟。半導體膜403由多晶矽膜(多結晶矽膜)等構成。像素電晶體44 將該半導體膜403用作活性層。半導體膜403首先藉由減壓CVD法等堆積非晶矽膜之後，實施結晶化而成為多晶膜。半導體膜403堆積非晶矽膜之後，被圖案化加工為沿著信號線43之延伸方向(Y方向)之形狀。而且，於下一步驟中，於形成閘極絕緣膜時改變為多晶膜。閘極絕緣膜包含以下二層構造，即，包含將半導體膜403熱氧化而成之氧化矽膜之第1閘極絕緣膜、及包含利用溫度為700℃至900℃之高溫條件下之減壓CVD法形成之氧化矽膜之第2閘極絕緣膜。
其次，如圖8所示，於閘極絕緣膜及基底絕緣膜402開設第一接觸孔404之後，於閘極絕緣膜上形成第七導電膜405。第一接觸孔404將第六導電膜401與第七導電膜405電性連接。第七導電膜405作為上側之掃描線42發揮功能，且介隔閘極絕緣膜而相對於第七導電膜405對向之半導體膜403成為通道形成區域。因此，於第七導電膜405中與半導體膜403於俯視下重疊之部分為像素電晶體44之閘極。像素電晶體44於俯視下於通道形成區域之兩側具備源極及汲極，並且具有LDD(Light Doped Drain，輕摻雜汲極)構造。即，源極及汲極分別於通道形成區域之兩側具備低濃度區域，於與通道形成區域相反側相對於低濃度區域鄰接之區域具備高濃度區域。
第七導電膜405(上側之掃描線42)包含退化半導體(導電性之多晶矽膜)、金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，第七導電膜405形成導電性之多晶矽膜及鎢矽化物膜之二層構造。導電性之多晶矽膜形成為利用減壓CVD法將摻雜有磷之多結晶矽膜堆積之後，進行磷擴散，於半導體中以1×1019個/cm3以上之濃度包含磷原子。
其次，進行以覆蓋第七導電膜405之方式形成第一層間絕緣膜406之步驟。第一層間絕緣膜406包含NSG膜、或含有磷之氧化矽膜(Phospho silicate glass，稱為PSG膜)、含有硼之氧化矽膜(Boro silicate glass，稱為BSG膜)、含有硼及磷之氧化矽膜(Boro phospho silicate glass，稱為BPSG膜)等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、TEOS、TEB(tetra ethyl borate，硼酸四乙酯)、TMOP(tetramethyl oxyphosphate，正磷酸四甲酯)等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，進行以覆蓋第一層間絕緣膜406之方式形成第一保護膜407之步驟。第一保護膜407包含氮化矽膜(SiN)，係藉由使用了矽烷氣體、二氯矽烷、氨(NH3)、氮氣(N2)等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，如圖9所示，進行於第一保護膜407上形成第一導電膜408之步驟。第一導電膜408係以1×1019個/cm3以上之濃度含有磷原子之退化半導體。
其次，如圖10所示，進行於第一導電膜408上形成第二保護膜409之步驟、及自第一導電膜408之上表面及外周之一部分去除第二保護膜409之步驟。第二保護膜409包含NSG膜或PSG膜、BSG膜、BPSG膜等氧化矽膜，於與第一層間絕緣膜406同樣地堆積之後，以覆蓋第一導電膜408之一部分(其後形成第五接觸孔421之部位)之方式進行圖案化加工。此為形成第二保護膜409之步驟。於形成第二保護膜409之步驟之後，藉由使用氫氟酸水溶液之濕式蝕刻法去除殘留於第一導電膜408之上表面(第一面)及外周側面(第四面)之第二保護膜409。此為自第一導電膜408之外周之一部分去除第二保護膜409之步驟。總之，自形成第一電容元件491及第四電容元件494之區域除去第二保護膜409。由於第二保護膜409與第一層間絕緣膜406均為氧化膜，故而兩者可利用濕式蝕刻進行蝕刻。藉由設置包含氮化膜之第一保護膜407，於自第一導電膜408之外周之一部分去除第二保護膜409之步驟中，無第一層間絕緣膜406被蝕刻之虞，且無第一導電膜408之下部被 蝕刻之虞。即，第一保護膜407成為自第一導電膜408之外周之一部分去除第二保護膜409之步驟中之蝕刻終止層。
於自第一導電膜408之第一面及第四面去除氧化膜之後，進行形成第一介電膜410之步驟、及形成第二導電膜411之步驟。第一介電膜410除可使用氧化矽膜或氮化矽膜等矽化合物以外，亦可使用鋁氧化膜、鈦氧化膜、氧化鉭膜、鈮氧化膜、鉿氧化膜、鑭氧化膜、鋯氧化膜等高介電常數之介電膜。第二導電膜411可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，第一介電膜410為氮化矽膜，第二導電膜411為退化半導體。
其次，如圖11所示，開設將像素電晶體44之源極/汲極中之另一者與電容元件之第二電極92電性連接之第二接觸孔412。總之，於形成第二導電膜411之步驟與形成第五導電膜413之步驟之間進行於第一介電膜410、第一保護膜407、第一層間絕緣膜406、及閘極絕緣膜開設第二接觸孔412之步驟。為了開設第二接觸孔412，可應用使用氫氟酸水溶液之濕式蝕刻法。第二導電膜411此時亦承擔保護第一介電膜410免受氫氟酸水溶液蝕刻之作用。
其次，如圖12所示，進行於第二導電膜411上形成第五導電膜413之步驟。第五導電膜413亦可使用以1×1019個/cm3以上之濃度含有磷原子之退化半導體。藉由第五導電膜413將像素電晶體44之源極/汲極中之另一者與電容元件之第二電極92電性連接。較佳為於第五導電膜413之圖案化加工時，去除存在於像素41之開口區域(於像素41中，於俯視下與第六導電膜401、第五導電膜413、及其後形成之信號線43(參照圖17)皆不重疊之區域)之第一保護膜407。藉此，於其後進行之組成氣體(惰性氣體中以未達4%之濃度含有氫之氣體)退火或氫電漿處理中，氫向半導體膜403擴散，而促進半導體膜403之缺陷(單鍵鍵結或積層缺陷等)之終止。又，此時，第二保護膜409作為蝕刻終止層 發揮功能。由第二保護膜409覆蓋之第一電極91(第一導電膜408)部分於後續步驟中連接於共用電極線。於不存在第二保護膜409之情形時，於第二電極92(第二導電膜411或第五導電膜413)之蝕刻時，第一電極91(第一導電膜408)會被蝕刻，而無法與共用電極線電性連接，但因存在第二保護膜409，可確實地與第一導電膜408及共用電位線471電性連接。再者，第二保護膜409形成為充分厚於第一介電膜410或第一保護膜407，且形成為如去除第一介電膜410或第一保護膜407之後亦覆蓋第一導電膜408而剩餘之厚度。
其次，如圖13所示，進行形成第二層間絕緣膜414之步驟。第二層間絕緣膜414包含NSG膜、或PSG膜、BSG膜、BPSG膜等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、TEOS、TEB、TMOP等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。於堆積第二層間絕緣膜414之後，於第五導電膜413之內側開設第三接觸孔415。
其次，如圖14所示，進行於第五導電膜413上形成第三導電膜416之步驟、及形成第二介電膜417之步驟。第三導電膜416可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。第二介電膜417除可使用氧化矽膜或氮化矽膜等矽化合物以外亦可使用鋁氧化膜、鈦氧化膜、氧化鉭膜、鈮氧化膜、鉿氧化膜、鑭氧化膜、鋯氧化膜等高介電常數之介電膜。於本實施形態中，第三導電膜416為退化半導體，第二介電膜417為氮化矽膜。第三導電膜416形成為於俯視下完全覆蓋第三接觸孔415。
其次，如圖15所示，進行形成第四導電膜418之步驟。第四導電膜418可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜，本實施形態中第四導電膜418為金屬膜，具體而言為鎢矽化物。第四導電膜418形成為於不損害開口率(像素41中之開口區 域之比率)之範圍內於俯視下儘可能地覆蓋第三導電膜416。藉此，可增大第五電容元件495之電容值。於形成第四導電膜418之後，進行形成第三層間絕緣膜419之步驟。第三層間絕緣膜419包含NSG膜、或PSG膜、BSG膜、BPSG膜等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、TEOS、TEB、TMOP等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，如圖16所示，進行開設第四接觸孔420等之步驟。於該步驟中，除第四接觸孔420以外亦開設第五接觸孔421或第六接觸孔422。第四接觸孔420係用以將信號線43與像素電晶體44之源極/汲極中之一者電性連接之接觸孔。第五接觸孔421係用以將第一電極91(第一導電膜408及第四導電膜418)與共用電位線用中繼電極472(參照圖17)電性連接之接觸孔。第六接觸孔422係用以將第二電極92(第五導電膜413或與其電性連接之第二導電膜411或第三導電膜416)與像素電極用中繼電極452(參照圖17)電性連接之接觸孔。
其次，如圖17所示，進行形成信號線43等之步驟。於該步驟中，亦形成共用電位線用中繼電極472及像素電極用中繼電極452。信號線43及共用電位線用中繼電極472或像素電極用中繼電極452包含導電性之多晶矽膜、金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，信號線43及共用電位線用中繼電極472或像素電極用中繼電極452包含鋁合金膜、或氮化鈦膜與鋁膜積層為二層至四層之膜。
於信號線43及共用電位線用中繼電極472或像素電極用中繼電極452之上層側形成包含氧化矽膜等之透光性之未圖示之第四層間絕緣膜，第四層間絕緣膜之表面被平坦化。於第四層間絕緣膜之上層側形成有包含鋁膜或鋁合金膜等之共用電位線471。共用電位線471經由開設於第四層間絕緣膜之未圖示之第七接觸孔而電性連接於共用電位線 用中繼電極472。
進而，於共用電位線471之上層側形成包含氧化矽膜等之透光性之未圖示之第五層間絕緣膜，且第五層間絕緣膜之表面被平坦化。於第五層間絕緣膜之上層側形成有包含ITO等之透明導電膜作為像素電極45。像素電極45經由開設於第四層間絕緣膜及第五層間絕緣膜之未圖示之第八接觸孔而電性連接於像素電極用中繼電極452。
其後，以覆蓋像素電極45之方式形成第1配向膜65，而完成構成光電裝置200之元件基板62。
(實施形態2)
「光電裝置」
圖18係說明實施形態2之光電裝置200之半導體電路之構成之剖視圖。其次，參照圖18對實施形態2之光電裝置200之半導體電路之構成進行說明。
再者，對於與實施形態1相同之構成部位附加相同之符號，而省略重複之說明。
如圖18所示，本實施形態之半導體電路具有電晶體及電容元件，半導體電路係用於光電裝置200之像素41之像素電路。
具體而言，像素電路(半導體電路)所具有之電晶體為像素電晶體44(參照圖3)。進而，像素電路所具有之電容元件包含第一電容元件1491、第二電容元件1492、第三電容元件1493、第四電容元件1494、第五電容元件1495、第六電容元件1496、及第七電容元件1497。
像素電晶體44之電性連接與實施形態1相同，因此，省略說明。
電晶體(像素電晶體44)具有半導體膜1403、閘極絕緣膜、及閘極(本實施形態中為第六導電膜1405)，其等由第一層間絕緣膜1406覆蓋。總之，電晶體之半導體膜由第一層間絕緣膜1406覆蓋。於本實施形態中，第一保護膜1407進而覆蓋第一層間絕緣膜1406。於第一保護 膜1407上形成第一導電膜1408，第一介電膜1410覆蓋第一導電膜1408。於第一介電膜1410上形成有第二導電膜1411。第二層間絕緣膜1414覆蓋第二導電膜1411，於第二層間絕緣膜1414開設有第二接觸孔1415。第三導電膜1416形成於第二層間絕緣膜1414上，且經由第二接觸孔1415與第二導電膜1411及第三導電膜1416電性連接。第二介電膜1417覆蓋第三導電膜1416，於第二介電膜1417上形成有第四導電膜1418。因此，於剖面觀察時，於半導體膜1403與第四導電膜1418之間配置有第一導電膜1408，於第一導電膜1408與第四導電膜1418之間配置有第二導電膜1411，於第二導電膜1411與第四導電膜1418之間配置有第三導電膜1416。或者，於剖面觀察時，於半導體膜1403與第二導電膜1411之間配置第一導電膜1408，於第一導電膜1408與第三導電膜1416之間配置第二導電膜1411，於第二導電膜1411與第四導電膜1418之間配置第三導電膜1416。
於閘極絕緣膜(第六導電膜1405)、第一層間絕緣膜1406、第一保護膜1407、第一介電膜1410、及第二層間絕緣膜1414開設有第三接觸孔1412。該第三接觸孔1412用以將電晶體之源極/汲極中之一者或另一者(於本實施形態中為像素電晶體44之源極/汲極中之另一者)與第一電極91或第二電極92(本實施形態中為第二電極92，第二導電膜1411及第三導電膜1416)電性連接。實際上，經由延伸至第三接觸孔1412之第三導電膜1416而將像素電晶體44之源極/汲極中之另一者與第二導電膜1411電性連接。
第一電容元件1491具有第一導電膜1408、第二導電膜1411之第一部分(第二導電膜1411之一平面，本實施形態中為底面)、及配置於第一導電膜1408與第二導電膜1411之間之第一介電膜1410。第一導電膜1408包含第一面(第一導電膜1408之一平面，本實施形態中為上表面)、及與第一面交叉之第四面(第一導電膜1408之另一面，本實施形 態中為側面)。於本實施形態中，第一導電膜1408之平面形狀為多邊形(參照圖22(a))，因此，成為側面之第四面包含與多邊形之邊數相當之平坦之剖面(包含平面之剖面)。但是，若第一導電膜1408之平面形狀為以圓或橢圓等曲線描繪之形狀，則第四面成為由一連續之曲面構成之剖面。於第一電容元件1491中，第一部分(本實施形態中，第二導電膜1411之底面)以與第一面(本實施形態中為第一導電膜1408之上表面)對向之方式配置。如此，使用第一導電膜1408之第一面及第二導電膜1411之第一部分形成第一電容元件1491。
第四電容元件1494具有第一導電膜1408、第二導電膜1411之第四部分、及配置於第一導電膜1408與第二導電膜1411之間之第一介電膜1410。第二導電膜1411之第四部分為第二導電膜1411之一部分、且為與第一部分交叉之面，於本實施形態中成為側面。因此，第二導電膜1411之第四部分(本實施形態中為第二導電膜1411之側面)以與第一導電膜1408之第四面(本實施形態中為第一導電膜1408之側面)對向之方式配置。如此，使用第一導電膜1408之第四面及第二導電膜1411之第四部分形成第四電容元件1494。第一導電膜1408作為電容元件之第一電極91發揮功能，第二導電膜1411作為電容元件之第二電極92發揮功能。
為了形成第四電容元件1494，第二導電膜1411形成為於俯視下至少覆蓋第一導電膜1408之外周(第四面)之一部分。第二導電膜1411形成為覆蓋除第五接觸孔1421(參照圖29)形成於第一導電膜1408之部分以外的第一導電膜1408之外周(第四面)之大半，而增加電容值。再者，第一導電膜1408之平面形狀描繪於圖22，第二導電膜1411之平面形狀描繪於圖24。
較佳為第一導電膜1408之第一面及第二導電膜1411之第一部分中之至少一者覆蓋電晶體。即，較佳為包含第六導電膜1405之電晶體之 閘極與半導體膜1403於俯視下重疊之區域(通道形成區域)、及通道形成區域之交界部(通道形成區域與源極之交界部、及通道形成區域與汲極之交界部)由第一導電膜1408之第一面或第二導電膜1411之第一部分、或第一導電膜1408之第一面及第二導電膜1411之第一部分之兩者覆蓋。如此，第一電容元件1491與電晶體積層，因此，於包含電晶體及電容元件之半導體電路中，電晶體可控制向電容元件之信號傳播，並且可增加每單位面積之電容值。又，電容元件要求相對較大之電容值之理由在於，因溫度或光，相當於應保持之資訊之電容元件之電荷會經由電晶體而漏出。當將第一電容元件1491與電晶體積層時，會抑制由光引起之電晶體之洩漏電流，因此，電容元件之資訊維持能力進而提高，且半導體電路之正常動作範圍進而擴展。
第二電容元件1492具有第三導電膜1416、第四導電膜1418之第二部分(第四導電膜1418之至少一平面，本實施形態中為底面)、及配置於第三導電膜1416與第四導電膜1418之間之第二介電膜1417。第三導電膜1416包含第二面(第三導電膜1416之一平面，本實施形態中為上表面)。於第二電容元件1492中，第二部分(本實施形態中為第四導電膜1418之底面)以與第二面(本實施形態中為第三導電膜1416之上表面)對向之方式配置。如此，使用第三導電膜1416之第二面及第四導電膜1418之第二部分形成第二電容元件1492。
較佳為第三導電膜1416之第二面及第四導電膜1418之第二部分中之至少一者覆蓋第一電容元件1491。即，較佳為第一導電膜1408之第一面及第二導電膜1411之第一部分於俯視下重疊之區域(第一電容元件1491)由第三導電膜1416之第二面或第四導電膜1418之第二部分、或第三導電膜1416之第二面及第四導電膜1418之第二部分之兩者覆蓋。如此，可將第一電容元件1491與第二電容元件1492積層。因此，可增加每單位面積之電容值。又，可進而提高自上方對電晶體之 遮光能力。其結果，半導體電路之正常動作範圍進而擴展。
第二導電膜1411與第三導電膜1416電性連接，第二導電膜1411之電位與第三導電膜1416之電位大致相等。如此，第二導電膜1411及第三導電膜1416作為電容元件之第二電極92發揮功能。另一方面，第一導電膜1408或第四導電膜1418作為電容元件之第一電極91發揮功能。
於第二導電膜1411與第三導電膜1416之間配置第二層間絕緣膜1414，於該第二層間絕緣膜1414形成有第二接觸孔1415。以於俯視下覆蓋第二接觸孔1415之方式形成第三導電膜1416，因此，如圖18所示，第三導電膜1416於第二接觸孔1415之交界具有階差。其結果，第三導電膜1416之第二面(本實施形態中為第三導電膜1416之上表面)具有形成於第二接觸孔1415之內側之上表面(內側上表面)及形成於第二接觸孔1415之外側之上表面(外側上表面)。同樣地，第四導電膜1418之第二部分(本實施形態中為第四導電膜1418之底面)亦具有形成於第二接觸孔1415之內側之底面(內側底面)及形成於第二接觸孔1415之外側之底面(外側底面)。因此，第二電容元件1492具有形成於內側上表面及內側底面之部分、及形成於外側上表面及外側底面之部分。
第五電容元件1495具有第三導電膜1416、第四導電膜1418之第五部分、及第二介電膜1417。第三導電膜1416包含與第二面交叉之第五面(第三導電膜1416之另一面，本實施形態中為外周側面)。於本實施形態中，由於第三導電膜1416之平面形狀為多邊形(參照圖27)，故而成為外周側面之第五面包含與第三導電膜1416之平面多邊形之邊數相當之平坦之剖面(包含平面之剖面)。再者，若第三導電膜1416之平面形狀為以圓或橢圓等曲線描繪之形狀，則第五面成為由一連續之曲面構成之剖面。第四導電膜1418之第五部分為第四導電膜1418之一部分，且為與第二部分交叉之面，且以與第三導電膜1416之第五面(本實施形態中為第三導電膜1416之外周側面)對向之方式配置。如此， 使用第三導電膜1416之第五面及第四導電膜1418之第五部分形成第五電容元件1495。
為了形成第五電容元件1495，第四導電膜1418以於俯視下至少覆蓋第三導電膜1416之外周(第五面)之一部分之方式形成。於本實施形態中，第四導電膜1418形成為覆蓋第三導電膜1416之外周側面(第五面)之大半，而增加電容值。再者，第三導電膜1416之平面形狀描繪於圖27，第四導電膜1418之平面形狀描繪於圖28。
第六電容元件1496具有第三導電膜1416、第四導電膜1418之第六部分、及第二介電膜1417。第三導電膜1416包含與第三導電膜1416之第二面交叉且與第五面不同之第六面。如圖18所示，由於第三導電膜1416具有由第二接觸孔1415引起之階差，故而於該階差部形成第三導電膜1416之第六面(內周側面)。第四導電膜1418之第六部分以與該第六面對向之方式配置。
第三電容元件1493包含第三導電膜1416、第四導電膜1418之第三部分、及第二介電膜1417。第三導電膜1416具有第三面，與第二面交叉且與第五面及第六面不同。第三電容元件1493形成於第三接觸孔1412之內部。即，第三面之至少一部分形成於第三接觸孔1412之內部。具體而言，第三導電膜1416形成為於俯視下至少覆蓋第三接觸孔1412之一部分。於本實施形態中，第三導電膜1416形成為覆蓋第三接觸孔1412之整體，第三面成為與第三接觸孔1412之側面(稱為接觸孔側面)大致平行之面。第二介電膜1417亦形成為於俯視下至少覆蓋第三接觸孔1412之一部分，於本實施形態中，形成為覆蓋第三接觸孔1412之整體。第四導電膜1418亦形成為於俯視下至少覆蓋第三接觸孔1412之一部分，於本實施形態中，形成為覆蓋第三接觸孔1412之整體。由於第四導電膜1418之第三部分配置為介隔第二介電膜1417而與第三導電膜1416之第三面對向，故而成為與接觸孔側面大致平行之 面。
第七電容元件1497具有第三導電膜1416、第四導電膜1418之第七部分、及第二介電膜1417。第三導電膜1416包含與第三導電膜1416之第三面(與接觸孔側面大致平行之面)交叉且與第二面(本實施形態中為第三導電膜1416之上表面)不同之第七面(本實施形態中為與第三接觸孔1412之底面(稱為接觸孔底面)大致平行之上表面)。第四導電膜1418之第七部分配置為介隔第二介電膜1417而與第三導電膜1416之第七面對向，因此，成為與接觸孔底面大致平行之面。總之，第三電容元件1493及第七電容元件1497形成於第三接觸孔1412之內部。
如此，使用第三導電膜1416之第二面及第四導電膜1418之第二部分形成第二電容元件1492，使用第三導電膜1416之第三面及第四導電膜1418之第三部分形成第三電容元件1493，使用第三導電膜1416之第五面及第四導電膜1418之第五部分形成第五電容元件1495，使用第三導電膜1416之第六面及第四導電膜1418之第六部分形成第六電容元件1496，使用第三導電膜1416之第七面及第四導電膜1418之第七部分形成第七電容元件1497，因此，每單位面積之電容值增加。換言之，於像素41之較窄之區域形成具有較大之電容值之電容元件(並聯配置之第一電容元件1491、第二電容元件1492、第三電容元件1493、第四電容元件1494、第五電容元件1495、第六電容元件1496、及第七電容元件1497)。因此，即便推進高精細化而像素41變小，亦會抑制由電容不足引起之顯示不良。
觀察圖18可知，較佳為第一導電膜1408或第三導電膜1416越厚第四電容元件1494之電容值或第五電容元件1495之電容值越大，但第一導電膜1408及第三導電膜1416之厚度較佳為600奈米(nm)以下。其原因在於：當第一導電膜1408及第三導電膜1416薄至600奈米(nm)以下時，由第一導電膜1408或第三導電膜1416引起之應力會減弱，而抑 制於第二層間絕緣膜1414等產生裂痕之事態。總之，藉由使第一導電膜1408及第三導電膜1416薄至600奈米(nm)以下，而提高光電裝置200之可靠性。
又，較佳為第二層間絕緣膜1414越厚第六電容元件1496之電容值越大，但第二層間絕緣膜1414之厚度較佳為400奈米(nm)以下。當第二層間絕緣膜1414薄至400奈米(nm)以下時，由第二層間絕緣膜1414引起之階差會變小。因此，形成於第二層間絕緣膜1414上之信號線43等各種配線之連接可靠性提高。進而，由於第二層間絕緣膜1414薄至400奈米以下，故而，於將形成於第二層間絕緣膜1414上之第三導電膜1416等導電膜用作像素電晶體44之遮光膜之情形時，遮光性提高。即，可抑制像素電晶體44之光漏電流，而可提高光電裝置200之動作可靠性。總之，藉由使第二層間絕緣膜1414之厚度薄至400奈米(nm)以下，而抑制由階差引起之斷線不良，且抑制電晶體之光漏電流，從而提高光電裝置200之可靠性。
再者，於本實施形態中，為了增加每單位面積之電容值，於電晶體上積層有第一導電膜1408、第一介電膜1410、第二導電膜1411、第三導電膜1416、第二介電膜1417、及第四導電膜1418，但剖面構成並不限定於此。例如，亦可不將電晶體與第一電容元件1491積層而將電晶體及第一電容元件1491形成於俯視下不同之位置。或者，亦可不將電晶體與第二電容元件1492積層，而將電晶體及第二電容元件1492形成於俯視下不同之位置。或者，亦可不將第一電容元件1491與第二電容元件1492積層，而將第一電容元件1491與第二電容元件1492形成於俯視下不同之位置。
「製造方法」
圖19至圖30係說明實施形態2之光電裝置之製造方法之圖，(a)係俯視圖，(b)係(a)之A-A'中之剖視圖，(c)係(a)之B-B'中之剖視圖。其 次，參照圖19至圖30對光電裝置之製造方法進行說明。再者，於圖20至圖30中，為了使說明易於理解，於單點鏈線之左側重複描繪至該圖為止出現之層，於單點鏈線之右側，以虛線表示該圖以前出現之層，且使用實線及影線描繪該圖中新追加之層。再者，於接觸孔中未使用影線。
元件基板62係使用石英基板或玻璃基板等透光性之基板本體。如圖19所示，首先，於基板本體之液晶46側之基板面(與對向基板63對向之表面側)形成第五導電膜1401。第五導電膜1401係下側之掃描線42兼下側遮光膜，包含導電性之多晶矽膜、金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，第五導電膜1401包含鎢矽化物(WSi)等遮光性之金屬膜，防止自元件基板62側入射之光入射至像素電晶體44之半導體膜1403(參照圖20)而於像素電晶體44產生由光電流引起之誤動作。第五導電膜1401包括：主線部分，其沿X方向延伸且呈直線延伸；副線部分，其以與其後形成之信號線43重疊之方式延伸且沿Y方向延伸；及矩形部分，其形成像素電晶體44或電容元件。
於基板本體之表面側，於第五導電膜1401(下側之掃描線42兼下側遮光膜)之上層側形成有透光性之基底絕緣膜1402，於基底絕緣膜1402之表面側形成具備半導體膜1403之像素電晶體44。基底絕緣膜1402包含未刻意地導入有雜質之氧化矽膜(NSG膜)、或氮化矽膜。此種基底絕緣膜402係藉由使用了矽烷氣體(SiH4)、二氯矽烷(SiCl2H2)、TEOS(四乙氧基矽烷/矽酸四乙酯/Si(OC2H5)4)、氨(NH3)等之常壓CVD法或減壓CVD法、或電漿CVD法等而形成。
其次，如圖20所示，進行於基底絕緣膜1402上形成半導體膜1403之步驟。半導體膜1403包含多晶矽膜(多結晶矽膜)等。像素電晶體44將該半導體膜1403用作活性層。半導體膜1403首先利用減壓CVD 法等將非晶矽膜堆積之後實施結晶化而成為多晶膜。半導體膜1403將非晶矽膜堆積之後被圖案化加工為沿著信號線43之延伸方向(Y方向)之形狀。而且，於下一步驟中，於形成閘極絕緣膜時改變為多晶膜。閘極絕緣膜包含如下二層構造，即，包含將半導體膜1403熱氧化而成之氧化矽膜之第1閘極絕緣膜、及包含利用溫度為700℃至900℃之高溫條件下之減壓CVD法形成之氧化矽膜之第2閘極絕緣膜。
其次，如圖21所示，於閘極絕緣膜及基底絕緣膜1402開設第一接觸孔1404之後，於閘極絕緣膜上形成第六導電膜1405。第一接觸孔1404將第五導電膜1401與第六導電膜1405電性連接。第六導電膜1405作為上側之掃描線42發揮功能，介隔閘極絕緣膜而與第六導電膜1405對向之半導體膜1403成為通道形成區域。因此，於第六導電膜1405中於俯視下與半導體膜1403重疊之部分係像素電晶體44之閘極。像素電晶體44於俯視下於通道形成區域之兩側具備源極及汲極，並且具有LDD構造。即，源極及汲極分別於通道形成區域之兩側具備低濃度區域，於與通道形成區域相反側相對於低濃度區域鄰接之區域具備高濃度區域。
第六導電膜1405(上側之掃描線42)包含退化半導體(導電性之多晶矽膜)、金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，第六導電膜1405構成導電性之多晶矽膜及鎢矽化物膜之二層構造。導電性之多晶矽膜形成為利用減壓CVD法將摻雜有磷之多結晶矽膜堆積之後，進行磷擴散，於半導體中以1×1019個/cm3以上之濃度含有磷原子。
其次，進行以覆蓋第六導電膜1405之方式形成第一層間絕緣膜1406之步驟。第一層間絕緣膜1406包含NSG膜、或含有磷之氧化矽膜(PSG膜)、含有硼之氧化矽膜(BSG膜)、含有硼及磷之氧化矽膜(BPSG膜)等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、 TEOS、TEB(硼酸四乙酯)、TMOP(正磷酸四甲酯)等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，進行以覆蓋第一層間絕緣膜1406之方式形成第一保護膜1407之步驟。第一保護膜1407包含氮化矽膜(SiN)，係藉由使用了矽烷氣體、二氯矽烷、氨(NH3)、氮氣(N2)等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，如圖22所示，進行於第一保護膜1407上形成第一導電膜1408之步驟。第一導電膜1408係以1×1019個/cm3以上之濃度含有磷原子之退化半導體。
其次，如圖23所示，進行於第一導電膜1408上形成第二保護膜1409之步驟、及自第一導電膜1408之上表面及外周之一部分去除第二保護膜1409之步驟。第二保護膜1409包含NSG膜或PSG膜、BSG膜、BPSG膜等氧化矽膜，與第一層間絕緣膜1406同樣地堆積之後，以覆蓋第一導電膜1408之一部分(其後形成第五接觸孔1421之部位)之方式進行圖案化加工。此為形成第二保護膜1409之步驟。於形成第二保護膜1409之步驟之後，藉由使用了氫氟酸水溶液之濕式蝕刻法去除殘留於第一導電膜1408之上表面(第一面)及外周側面(第四面)之第二保護膜1409。此為自第一導電膜1408之外周之一部分去除第二保護膜1409之步驟。總之，自形成第一電容元件1491及第四電容元件1494之區域除去第二保護膜1409。由於第二保護膜1409與第一層間絕緣膜1406均為氧化膜，故而兩者可利用濕式蝕刻被蝕刻。藉由設置包含氮化膜之第一保護膜1407，於自第一導電膜1408之外周之一部分去除第二保護膜1409之步驟中，無第一層間絕緣膜1406被蝕刻之虞，且無第一導電膜1408之下部被蝕刻之虞。即，第一保護膜1407成為自第一導電膜1408之外周之一部分去除第二保護膜1409之步驟中之蝕刻終止層。
於自第一導電膜1408之第一面及第四面去除氧化膜之後，進行 形成第一介電膜1410之步驟、及形成第二導電膜1411之步驟。第一介電膜1410除可使用氧化矽膜或氮化矽膜等矽化合物以外，亦可使用鋁氧化膜、鈦氧化膜、氧化鉭膜、鈮氧化膜、鉿氧化膜、鑭氧化膜、鋯氧化膜等高介電常數之介電膜。第二導電膜1411可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。於本實施形態中，第一介電膜1410為氮化矽膜，第二導電膜1411為退化半導體。
其次，如圖24所示，進行對第二導電膜1411進行圖案化加工之步驟。較佳為於第二導電膜1411之圖案化加工時，去除存在於像素41之開口區域(於像素41中，於俯視下與第五導電膜1401、第二導電膜1411、及其後形成之信號線43(參照圖30)皆不重疊之區域)之第一保護膜1407。藉此，於其後進行之組成氣體(惰性氣體中以未達4%之濃度含有氫之氣體)退火或氫電漿處理中，氫向半導體膜1403擴散，而促進半導體膜1403之缺陷(單鍵鍵結或積層缺陷等)之終止。又，此時，第二保護膜1409作為蝕刻終止層發揮功能。由第二保護膜1409覆蓋之第一電極91(第一導電膜1408)部分於後續步驟中連接於共用電極線。於不存在第二保護膜1409之情形時，於第二電極92(第二導電膜1411)蝕刻時，第一電極91(第一導電膜1408)會被蝕刻，而無法電性連接於共用電極線，但因存在第二保護膜1409，而確實地電性連接於第一導電膜1408及共用電位線1471。較佳為預先將第一保護膜1407、第一導電膜1408、第一介電膜1410、及第二導電膜1411自其後形成第三接觸孔1412(參照圖26)之部位除去。
其次，如圖25所示，於形成第二導電膜1411之步驟與開設第三接觸孔1412之步驟之間進行形成第二層間絕緣膜1414之步驟。第二層間絕緣膜1414包含NSG膜、或PSG膜、BSG膜、BPSG膜等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、TEOS、TEB、TMOP等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。於將第二層間絕 緣膜1414堆積之後，於第二導電膜1411之內側開設第二接觸孔1415。
其次，如圖26所示，開設將像素電晶體44之源極/汲極中之另一者與電容元件之第二電極92電性連接之第三接觸孔1412。總之，於形成第二導電膜1411之步驟與形成第三導電膜1416之步驟之間進行於第二層間絕緣膜1414、第一層間絕緣膜1406、及閘極絕緣膜開設第三接觸孔1412之步驟。為了開設第三接觸孔1412，可應用使用了氫氟酸水溶液之濕式蝕刻法。此時，第二導電膜1411亦承擔保護第一介電膜1410免受氫氟酸水溶液蝕刻之作用。由於第三接觸孔1412開設於覆蓋閘極絕緣膜或第一層間絕緣膜1406等半導體膜之絕緣膜及第二層間絕緣膜1414，故而第三電容元件1493之電容值變大。
其次，如圖27所示，進行於第二導電膜1411上形成第三導電膜1416之步驟、及形成第二介電膜1417之步驟。第三導電膜1416可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜。藉由第三導電膜1416將像素電晶體44之源極/汲極中之另一者與電容元件之第二電極92電性連接。第二介電膜1417可使用氧化矽膜或氮化矽膜等矽化合物，除此以外，亦可使用鋁氧化膜、鈦氧化膜、氧化鉭膜、鈮氧化膜、鉿氧化膜、鑭氧化膜、鋯氧化膜等高介電常數之介電膜。於本實施形態中，第三導電膜1416為退化半導體，第二介電膜1417為氮化矽膜。第三導電膜1416形成為於俯視下完全覆蓋第二接觸孔1415。
其次，如圖28所示，進行形成第四導電膜1418之步驟。第四導電膜1418可使用導電性之多晶矽膜或金屬矽化物膜、金屬膜或金屬化合物膜等導電膜，於本實施形態中，第四導電膜1418為金屬膜，具體而言為鎢矽化物。第四導電膜1418以於不損害開口率(像素41中之開口區域之比率)之範圍內於俯視下儘可能地覆蓋第三導電膜1416之方式形成。藉此，可增大第五電容元件1495之電容值。於形成第四導電 膜1418之後，進行形成第三層間絕緣膜1419之步驟。第三層間絕緣膜1419包含NSG膜、或PSG膜、BSG膜、BPSG膜等氧化矽膜。該等絕緣膜係藉由使用了矽烷氣體、二氯矽烷、TEOS、TEB、TMOP等之常壓CVD法或減壓CVD法、或電漿CVD法等形成。
其次，如圖29所示，進行開設第四接觸孔1420等之步驟。於該步驟中，除第四接觸孔1420以外亦開設第五接觸孔1421或第六接觸孔1422。第四接觸孔1420係用以將信號線43與像素電晶體44之源極/汲極中之一者電性連接之接觸孔。第五接觸孔1421係用以將第一電極91(第一導電膜1408及第四導電膜1418)與共用電位線用中繼電極1472(參照圖30)電性連接之接觸孔。第六接觸孔1422係用以將第二電極92(或與其電性連接之第二導電膜1411或第三導電膜1416)與像素電極用中繼電極1452(參照圖30)電性連接之接觸孔。
藉由將第一導電膜1408與第四導電膜1418電性連接之第五接觸孔1421，可將積層設置於較窄之區域之第一導電膜1408與第四導電膜1418設為等電位。第五接觸孔1421具有貫通第三層間絕緣膜1419、第二介電膜1417、第二層間絕緣膜1414、及第二保護膜1409而到達至第一導電膜1408之部位、及貫通第三層間絕緣膜1419而到達至第四導電膜1418之部位。即，於第五接觸孔1421之內部之一部分露出有第一導電膜1408，於第五接觸孔1421之內部之另一部分露出有第四導電膜1418。亦可謂第四導電膜1418延伸至第五接觸孔1421之內部之另一部分。總之，經由於一步驟中開設之一第五接觸孔1421將第一導電膜1408與第四導電膜1418電性連接。
其次，如圖30所示，進行形成信號線43等之步驟。於該步驟中，亦形成共用電位線用中繼電極1472及像素電極用中繼電極1452。信號線43及共用電位線用中繼電極1472或像素電極用中繼電極1452包含導電性之多晶矽膜、金屬矽化物膜、金屬膜或金屬化合物膜等導電 膜。藉由該導電膜，於信號線43中填滿第四接觸孔1420，於共用電位線用中繼電極1472填滿第五接觸孔1421，於像素電極用中繼電極1452中填滿第六接觸孔1422。於本實施形態中，信號線43及共用電位線用中繼電極1472或像素電極用中繼電極1452包含鋁合金膜、或氮化鈦膜與鋁膜積層為二層至四層而成之膜。
於信號線43及共用電位線用中繼電極1472或像素電極用中繼電極1452之上層側形成包含氧化矽膜等之透光性之未圖示之第四層間絕緣膜，第四層間絕緣膜之表面被平坦化。於第四層間絕緣膜之上層側形成有包含鋁膜或鋁合金膜等之共用電位線1471。共用電位線1471經由開設於第四層間絕緣膜之未圖示之第七接觸孔而電性連接於共用電位線用中繼電極1472。
進而，於共用電位線1471之上層側形成包含氧化矽膜等之透光性之未圖示之第五層間絕緣膜，且第五層間絕緣膜之表面被平坦化。於第五層間絕緣膜之上層側形成有包含ITO等之透明導電膜作為像素電極45。像素電極45經由開設於第四層間絕緣膜及第五層間絕緣膜之未圖示之第八接觸孔而電性連接於像素電極用中繼電極1452。
其後，以覆蓋像素電極45之方式形成第1配向膜65，而完成構成光電裝置200之元件基板62。
再者，於本說明書中，所謂「大致相等」意指設計概念上相等。即，即便產生些微誤差，除設計概念上刻意地使之不同以外，亦可謂「大致相等」。
(實施形態3)
「DAC」
圖31係說明實施形態3之信號線驅動電路之圖。其次，參照圖31，說明使用實施形態3之信號線驅動電路之光電裝置200。再者，對於與實施形態1及2相同之構成部位附註相同之符號而省略重複之說 明。
於圖31所示之本實施形態之光電裝置200中，信號線驅動電路53中使用有電容分割型DAC，該DAC中使用有實施形態1(圖5)中詳述之半導體電路。除此以外之構成與實施形態1大致相同。
如圖31所示，本實施形態之信號線驅動電路53包含4位元數位資料驅動器(4位元DAC534)。信號線驅動電路53包括包含未圖示之移位暫存器電路等之選擇電路531、包含第一位元信號線B1S、第二位元信號線B2S、第三位元信號線B3S、及第四位元信號線B4S之數位影像信號線、第一鎖存電路532、鎖存脈衝線LP、第二鎖存電路533、第一重置信號線RS1、基準電位線V0、第二重置信號線RS2、4位元DAC534、及共用電位線471等。4位元DAC534之輸出連接於信號線43。
4位元DAC534為電容分割型，且包含與第一位元信號對應之第一位元電容元件(以C1表示電容值)、與第二位元信號對應之第二位元電容元件(以C2表示電容值)、與第三位元信號對應之第三位元電容元件(以C3表示電容值)、及與第四位元信號對應之第四位元電容元件(以C4表示電容值)。各電容值滿足C1=C2/2=C3/4=C4/8之關係。可對數位影像信號線直接輸入自顯示用信號供給電路32輸出之數位影像信號。
第一位元信號控制第一控制電晶體541之動作。經由第一重置電晶體551而對第一位元電容元件充電基準電位。同樣地，第二位元信號控制第二控制電晶體542之動作。經由第二重置電晶體552而對第二位元電容元件充電基準電位。同樣地，第三位元信號控制第三控制電晶體543之動作。經由第三重置電晶體553而對第三位元電容元件充電基準電位。同樣地，第四位元信號控制第四控制電晶體544之動作。經由第四重置電晶體554而對第四位元電容元件充電基準電位。
即便電容值最小之第一位元電容元件之電容值C1，為了形成優良之顯示，亦要求充分大於信號線43之寄生電容之電容值、像素41之電容元件之電容值及液晶電容之電容值之和。因此，該等位元電容元件之電容值一般變大為像素41之電容元件之電容之10倍以上，必須將該較大之電容形成於像素41間距內(或信號線43與其相鄰之信號線43之間)。
於本實施形態中，將實施形態1中詳述之半導體電路應用於4位元DAC534。具體而言，相對於第一位元信號，於實施形態1中敍述之電晶體為第一控制電晶體541及第一重置電晶體551中之至少一者，於實施形態1中敍述之電容元件成為第一位元電容元件。同樣地，相對於第二位元信號，於實施形態1中敍述之電晶體為第二控制電晶體542及第二重置電晶體552中之至少一者，於實施形態1中敍述之電容元件成為第二位元電容元件。
同樣地，相對於第三位元信號，於實施形態1中敍述之電晶體為第三控制電晶體543與第三重置電晶體553中之至少一者，於實施形態1中敍述之電容元件成為第三位元電容元件。同樣地，相對於第四位元信號，於實施形態1中敍述之電晶體為第四控制電晶體544及第四重置電晶體554中之至少一者，於實施形態1中敍述之電容元件成為第四位元電容元件。藉此，可於信號線43間之較窄之區域形成數位資料驅動器，而可實現兼顧高精細化與利用數位驅動之灰階表現之光電裝置200。
(其他電子機器)
光電裝置200形成上述構成，但作為裝入有該光電裝置200之電子機器，除參照圖1所說明之投影儀以外，亦可列舉背投型電視、直觀型電視、行動電話、攜帶用影音設備、個人電腦、攝錄影機之監視器、汽車導航裝置、呼叫器、電子記事本、計算器、文字處理器、工 作站、視訊電話、POS終端、數位靜態相機等。如此，實現具備本實施形態之解析度較高且抑制了顯示不良之優良之光電裝置之電子機器。
於將上述實施形態之光電裝置200裝入至全彩之攜帶型平板終端之情形時，元件基板62內置有4位元數位資料驅動器，來自控制裝置30之數位影像信號直接被輸入至光電裝置200，因此，電路構成簡單且同時亦可使消耗電力極小。由於光電裝置200高性能，故而攜帶型平板終端為具有非常美之顯示畫面之良好之電子機器。根據上述實施形態，可實現具備解析度較高且可進行利用數位驅動之灰階表現之光電裝置的電子機器。
本發明並不限定於上述實施形態，可對上述實施形態施加各種變更或改良等。
44‧‧‧像素電晶體
91‧‧‧第一電極
92‧‧‧第二電極
403‧‧‧半導體膜
405‧‧‧第七導電膜
406‧‧‧第一層間絕緣膜
407‧‧‧第一保護膜
408‧‧‧第一導電膜
410‧‧‧第一介電膜
411‧‧‧第二導電膜
412‧‧‧第二接觸孔
413‧‧‧第五導電膜
414‧‧‧第二層間絕緣膜
415‧‧‧第三接觸孔
416‧‧‧第三導電膜
417‧‧‧第二介電膜
418‧‧‧第四導電膜
491‧‧‧第一電容元件
492‧‧‧第二電容元件
493‧‧‧第三電容元件
494‧‧‧第四電容元件
495‧‧‧第五電容元件
496‧‧‧第六電容元件
497‧‧‧第七電容元件

Claims (18)

  1. 一種光電裝置，其特徵在於：具備第一電容元件及第二電容元件，上述第一電容元件具有第一導電膜、第二導電膜之第一部分、及配置於上述第一導電膜與上述第二導電膜之間之第一介電膜，上述第二電容元件具有上述第一導電膜、上述第二導電膜之第二部分、及上述第一介電膜，上述第一導電膜包含第一面、及與上述第一面交叉之第二面，上述第一部分以與上述第一面對向之方式配置，上述第二部分以與上述第二面對向之方式配置。
  2. 如請求項1之光電裝置，其具備第三電容元件，上述第三電容元件具有第三導電膜、第四導電膜之第三部分、及配置於上述第三導電膜與上述第四導電膜之間之第二介電膜，上述第三導電膜包含第三面，上述第三部分以與上述第三面對向之方式配置。
  3. 如請求項2之光電裝置，其中上述第一電容元件與上述第三電容元件電性地並聯連接。
  4. 如請求項2或3之光電裝置，其具備第四電容元件，上述第四電容元件具有上述第三導電膜、上述第四導電膜之第四部分、及上述第二介電膜，上述第三導電膜包含與上述第三面交叉之第四面，上述第四部分以與上述第四面對向之方式配置。
  5. 如請求項4之光電裝置，其具備第五電容元件，上述第五電容元件具有上述第三導電膜、上述第四導電膜之第五部分、及上述第二介電膜，上述第三導電膜包含與上述第三導電膜之第三面交叉且與上述第四面不同之第五面，上述第五部分以與上述第五面對向之方式配置。
  6. 如請求項2至5中任一項之光電裝置，其中上述第一導電膜及上述第三導電膜之厚度為600奈米以下。
  7. 如請求項1至6中任一項之光電裝置，其具備掃描線、信號線、及像素電晶體，上述像素電晶體之閘極電性連接於上述掃描線，上述像素電晶體之源極/汲極中之一者電性連接於上述信號線，上述像素電晶體之源極/汲極中之另一者電性連接於上述第二導電膜。
  8. 一種光電裝置，其特徵在於包括：電晶體；第一電容元件；第二電容元件；及第三電容元件；且上述第一電容元件包含第一導電膜、第二導電膜之第一部分、及配置於上述第一導電膜與上述第二導電膜之間之第一介電膜，上述第一導電膜具有第一面，上述第一部分以與上述第一面對向之方式配置，上述第二電容元件包含第三導電膜、第四導電膜之第二部分、及配置於上述第三導電膜與上述第四導電膜之間之第二介電膜， 上述第三導電膜具有第二面，上述第二部分以與上述第二面對向之方式配置，上述第三電容元件包含上述第三導電膜、上述第四導電膜之第三部分、及上述第二介電膜，上述第三導電膜具有第三面，上述第三部分以與上述第三面對向之方式配置，絕緣膜覆蓋上述電晶體之半導體膜，上述第三面之至少一部分形成於接觸孔之內部，該接觸孔係開設於上述絕緣膜且用以將上述電晶體之源極/汲極中之一者或另一者與上述第二導電膜電性連接，上述電晶體之源極/汲極中之一者或另一者與上述第二導電膜由第五導電膜電性連接。
  9. 一種光電裝置，其特徵在於包括：電晶體；第一電容元件；第二電容元件；及第三電容元件；且上述第一電容元件包含第一導電膜、第二導電膜之第一部分、及配置於上述第一導電膜與上述第二導電膜之間之第一介電膜，上述第一導電膜具有第一面，上述第一部分以與上述第一面對向之方式配置，上述第二電容元件包含第三導電膜、第四導電膜之第二部分、及配置於上述第三導電膜與上述第四導電膜之間之第二介電膜，上述第三導電膜具有第二面， 上述第二部分以與上述第二面對向之方式配置，上述第三電容元件包含上述第三導電膜、上述第四導電膜之第三部分、及上述第二介電膜，上述第三導電膜具有第三面，上述第三部分以與上述第三面對向之方式配置，絕緣膜覆蓋上述電晶體之半導體膜，於剖面觀察下，於上述半導體膜與上述第四導電膜之間配置上述第一導電膜，於上述第一導電膜與上述第四導電膜之間配置上述第二導電膜，於上述第二導電膜與上述第四導電膜之間配置上述第三導電膜，上述第三面之至少一部分形成於接觸孔之內部，該接觸孔係開設於上述絕緣膜且用以將上述電晶體之源極/汲極中之一者或另一者與上述第二導電膜電性連接。
  10. 如請求項8或9之光電裝置，其中上述第一導電膜之第一面及上述第二導電膜之第一部分中之至少一者覆蓋上述電晶體。
  11. 如請求項8至10中任一項之光電裝置，其中上述第三導電膜之第二面及上述第四導電膜之第二部分中之至少一者覆蓋上述第一電容元件。
  12. 如請求項8、10或11中任一項之光電裝置，其中上述第三導電膜與上述第五導電膜電性連接。
  13. 如請求項9至11中任一項之光電裝置，其中上述第一電容元件與上述第二電容元件電性地並聯連接。
  14. 如請求項8至13中任一項之光電裝置，其進而具備第四電容元件，上述第四電容元件包含上述第一導電膜、上述第二導電膜之第四部分、及上述第一介電膜， 上述第一導電膜具有第四面，上述第四部分以與上述第四面對向之方式配置，上述第一面與上述第四面交叉。
  15. 如請求項8至14中任一項之光電裝置，其中於上述絕緣膜與上述第一導電膜之間配置第一保護膜。
  16. 如請求項9至15中任一項之光電裝置，其進而具備將上述第一導電膜與上述第四導電膜電性連接之接觸孔。
  17. 如請求項8至16中任一項之光電裝置，其具備掃描線、信號線、及像素開關元件，上述像素開關元件包含上述電晶體，上述電晶體之閘極電性連接於上述掃描線，上述電晶體之源極/汲極中之一者電性連接於上述信號線，上述電晶體之源極/汲極中之另一者電性連接於上述第二導電膜。
  18. 一種電子機器，其特徵在於：具備如請求項1至17中任一項之光電裝置。
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