WO2012005198A1 - アクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板の製造方法 Download PDF

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WO2012005198A1
WO2012005198A1 PCT/JP2011/065219 JP2011065219W WO2012005198A1 WO 2012005198 A1 WO2012005198 A1 WO 2012005198A1 JP 2011065219 W JP2011065219 W JP 2011065219W WO 2012005198 A1 WO2012005198 A1 WO 2012005198A1
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layer
wiring
patterning
electrode
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家根田剛士
勝井宏充
中村渉
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シャープ株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of source wirings (data wirings) and a plurality of gate wirings (scanning wirings) are wired in a matrix, and a thin film transistor as a switching element in the vicinity of the intersection of the source wirings and the gate wirings.
  • TFT Thin Film Transistor
  • an active matrix substrate in which pixels having pixel electrodes connected to the thin film transistor are arranged in a matrix are used for a liquid crystal panel as a display panel.
  • the gate wiring is connected to the gate driver via the terminal portion.
  • a gate insulating film and a protective layer are sequentially formed on a gate electrode of a thin film transistor and a gate wiring integrally formed with the gate electrode, and an interlayer insulating film Is formed on the protective layer.
  • an opening portion is provided in the gate insulating film, the protective layer, and the interlayer insulating film, so that the ITO connected to the gate wiring and the gate driver And the gate wiring and the gate driver are connected via ITO.
  • ITO is deposited across the gate insulating film and the protective layer in the opening. For this reason, in a conventional active matrix substrate, disconnection may occur in the ITO due to a step generated between the gate insulating film and the protective layer.
  • FIG. 14 is a plan view for explaining a terminal portion provided on a conventional active matrix substrate.
  • 15 is a cross-sectional view taken along line XVII-XVII in FIG.
  • the gate insulating film 85, the protective layer 86, and the interlayer insulating film 87 are sequentially formed on the titanium film 84c of the gate wiring 81, and the contact hole portion in the opening H0. Except for the connecting portion between the ITO 82 and the titanium film 84 c, the ITO 82 and the gate wiring 81 are insulated by the gate insulating film 85, the protective layer 86, and the interlayer insulating film 87.
  • the semiconductor layer 83 is formed between the gate insulating film 85 and the protective layer 86.
  • the semiconductor layer 83 is formed at the same time as the semiconductor layer of a thin film transistor (not shown) provided on the active matrix substrate 80.
  • the semiconductor layer 83 is provided to provide a gate.
  • the step coverage between the insulating film 85 and the protective layer 86 has been improved.
  • the ITO 82 when the ITO 82 is formed, it is possible to prevent disconnection of the ITO 82 due to a step between the gate insulating film 85 and the protective layer 86.
  • the opening H0 of the contact hole is formed by etching the gate insulating film 85, the protective layer 86, and the interlayer insulating film 87 together. . Therefore, in this conventional active matrix substrate 80, as illustrated in FIG. 15, the surfaces of the gate insulating film 85, the protective layer 86, and the interlayer insulating film 87 that face the opening H 0 are in contact with the gate wiring 81. The steep slope is almost 90 degrees. As a result, in the conventional active matrix substrate 80, when the ITO 82 is formed by using, for example, a sputtering method, the ITO 82 may not be appropriately formed on a part of each of the surfaces, and the ITO 82 is disconnected. was there.
  • an object of the present invention is to provide a method for manufacturing an active matrix substrate capable of reliably connecting a plurality of conductive layers provided with an insulating layer interposed therebetween.
  • the first mask is used for patterning the first conductive layer
  • the second mask is used for patterning the first insulating layer
  • the third mask is used for patterning the semiconductor layer
  • the fourth mask is used for patterning the second conductive layer.
  • a fifth mask is used for patterning the mask and the second insulating layer
  • a sixth mask is used for patterning the third conductive layer.
  • the patterning of the first insulating layer is performed by etching the first insulating layer using the second mask
  • the patterning of the semiconductor layer is performed by etching the semiconductor layer using the third mask.
  • the third conductive layer can be patterned by etching the third conductive layer using, respectively.
  • a gate electrode of the thin film transistor and other electric wiring are formed
  • an opening of the first insulating layer and an electrode contact layer are formed
  • a semiconductor layer of the thin film transistor is formed
  • the second conductive layer is formed so as to cover at least part of an edge of the opening of the semiconductor layer, the electrode contact layer, and the first insulating layer, and the second conductive layer is formed.
  • Etching the conductive layer forms a source electrode and a drain electrode of the thin film transistor, and the second conductive layer is connected to the electrical wiring and the second conductive layer inside the opening.
  • a layer can be formed.
  • the patterning of the electric wiring and other second conductive layers can be performed simultaneously with the patterning of the gate electrode, the source electrode and the drain electrode of the thin film transistor.
  • the opening of the first insulating layer is formed so that the end of the first conductive layer is exposed in the first insulating layer.
  • the end portion of the first conductive layer and the second conductive layer cover the at least part of the edge of the opening and inside the opening.
  • the second conductive layer can be patterned so as to be directly connected.
  • the first mask and the second mask are provided so that the end of the first conductive layer protrudes into the opening formed in the insulating layer.
  • the second mask covers the at least part of the edge of the opening by the fourth mask, and is directly connected to the end of the first conductive layer inside the opening.
  • the second conductive layer can be connected to the first conductive layer while preventing disconnection of the second conductive layer.
  • a plurality of conductive layers provided with an insulating layer interposed therebetween can be more reliably connected.
  • an auxiliary capacitance wiring for generating an auxiliary capacitance is used as the electric wiring, and the auxiliary capacitance wiring and a drive connected to the auxiliary capacitance wiring are used as the second conductive layer.
  • An electrode member for connecting the electrodes may be used, and in the step of patterning the second conductive layer, a connection portion between the auxiliary capacitance wiring and the electrode member may be formed. In this case, the auxiliary capacity wiring and the electrode member can be reliably connected.
  • a gate wiring connected to the gate electrode of the thin film transistor is used as the electrical wiring, and an intermediate electrode member connected to the gate wiring is used as the second conductive layer.
  • An electrode member connected to the gate driver and the intermediate electrode member is used as the third conductive layer, and a gate terminal portion for connecting the gate wiring and the gate driver is formed in the step of patterning the third conductive layer. May be.
  • the gate wiring and the intermediate electrode member can be reliably connected, and the intermediate electrode member and the electrode member can be reliably connected.
  • a source wiring connected to the source electrode of the thin film transistor is used as the electrical wiring, and an intermediate electrode member connected to the source wiring is used as the second conductive layer.
  • An electrode member connected to the source driver and the intermediate electrode member is used as the third conductive layer, and a source terminal portion for connecting the source wiring and the source driver is formed in the step of patterning the third conductive layer. May be.
  • the source wiring and the intermediate electrode member can be reliably connected, and the intermediate electrode member and the electrode member can be reliably connected.
  • an electrode connection wiring for connecting a drain electrode of the thin film transistor and a pixel electrode connected to the thin film transistor is formed by the second conductive layer, and the electrode connection wiring, the pixel electrode, The connecting portion may be formed by the third conductive layer.
  • the source wiring and the intermediate electrode member can be reliably connected, and the intermediate electrode member and the electrode member can be reliably connected.
  • the electrode connection wiring and the pixel electrode can be reliably connected.
  • FIG. 1 is a diagram illustrating a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is an enlarged plan view for explaining a main configuration of the active matrix substrate shown in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 7 is a cross-sectional view taken along line VII-VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a flowchart showing main manufacturing steps of the main part configuration of the active matrix substrate.
  • FIG. 10 is a diagram for explaining a manufacturing process of the thin film transistor shown in FIG. 4 and the connecting portion between the auxiliary capacitor wiring and the electrode member shown in FIG. 5, and FIGS. 10A to 10F are a series of main manufacturing processes. The process is explained.
  • 11 is a diagram for explaining a manufacturing process of the connection portion between the electrode connection wiring and the pixel electrode shown in FIG. 6 and the gate terminal portion shown in FIG. 7.
  • FIGS. 11A to 11F are a series of main processes. The manufacturing process is described.
  • FIG. 12 is a plan view showing a configuration of a modification of the source terminal portion shown in FIG.
  • FIG. 13 is a cross-sectional view showing a configuration of another modified example of the source terminal portion.
  • FIG. 14 is a plan view for explaining a terminal portion provided on a conventional active matrix substrate.
  • 15 is a cross-sectional view taken along line XVII-XVII in FIG.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to an embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a color filter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. I have.
  • a liquid crystal layer (not shown) is sandwiched between the color filter substrate 4 and the active matrix substrate 5.
  • the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin.
  • Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the color filter substrate 4 or the active matrix substrate 5.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIG.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the source driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the source driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A.
  • the source driver 16 and the gate driver 17 are drive circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel.
  • the source driver 16 and the gate driver 17 include a plurality of source lines S1 to S1.
  • SM is an integer of 2 or more, hereinafter collectively referred to as “S”
  • G gate wirings G1 to GN
  • S and G constitute a data wiring and a scanning wiring, respectively, on a transparent glass material or a transparent synthetic resin substrate (not shown) included in the active matrix substrate 5.
  • These source wiring S and gate wiring G constitute a data wiring and a scanning wiring, respectively, on a transparent glass material or a transparent synthetic resin substrate (not shown) included in the active matrix substrate 5.
  • the source wiring S is provided on the substrate so as to be parallel to the matrix-like column direction (vertical direction of the liquid crystal panel 2), and the gate wiring G is arranged in the matrix-like row direction (horizontal of the liquid crystal panel 2). Is provided on the substrate so as to be parallel to (direction).
  • the source driver 16 is connected to an auxiliary capacitance wiring for generating an auxiliary capacitance.
  • the source driver 16 is driven to generate an auxiliary capacitance. It is comprised so that it may function also as a part.
  • FIG. 3 is an enlarged plan view for explaining a main configuration of the active matrix substrate shown in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 7 is a cross-sectional view taken along line VII-VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • the end portion G 1 of the gate wiring G is connected to the gate driver 17 through the gate terminal portion 38.
  • the end portion G1 of the gate wiring G and the intermediate electrode member 39 connected to the gate wiring G are connected inside the opening H4 of the contact hole portion, and further, the contact hole portion
  • the intermediate electrode member 39 and the electrode member 40 connected to the gate driver 17 are connected inside the openings H5 and H6 (details will be described later).
  • the electrode member 40 is made of the same transparent conductive film (for example, ITO) as the pixel electrode 19.
  • the end S1 of the source wiring S is connected to the source driver 16 via the source terminal portion 42.
  • the end portion S1 of the source wiring S and the intermediate electrode member 43 connected to the source wiring S are connected inside the opening H7 of the contact hole portion, and further the contact hole portion
  • the intermediate electrode member 43 and the electrode member 44 connected to the source driver 16 are connected inside the openings H8 and H9 (details will be described later).
  • the electrode member 44 is made of the same transparent conductive film (for example, ITO) as the pixel electrode 19.
  • a gate electrode 18g made of, for example, a titanium film 21a and a copper film 21b is provided on the base material 5a of the active matrix substrate 5.
  • a gate insulating film 22 is provided so as to cover the gate electrode 18d, and an amorphous silicon layer 23 and electrode contact layers 24a and 24b are formed on the gate insulating film 22.
  • the gate insulating film 22 is made of, for example, silicon nitride (SiNx).
  • the electrode contact layers 24a and 24b are made of, for example, n + amorphous silicon.
  • a source electrode 18s made of, for example, a titanium film 25a and an aluminum film 25b is formed on the electrode contact layer 24a.
  • the source electrode 18s is formed in the source region of the amorphous silicon layer 23 via the electrode contact layer 24a. It is connected.
  • a drain electrode 18d made of, for example, a titanium film 26a and an aluminum film 26b is formed on the electrode contact layer 24b.
  • the drain electrode 18d is formed in the drain region of the amorphous silicon layer 23 via the electrode contact layer 24b. It is connected.
  • a channel region is formed between the source region and the drain region. Above the channel region, the electrode contact layers 24a and 24b are not formed, but a predetermined gap is provided.
  • the protective layer 27 and the interlayer insulating film 28 are sequentially formed so as to cover the source electrode 18s and the drain electrode 18d.
  • the protective layer 27 is made of, for example, silicon nitride (SiNx).
  • the interlayer insulating film 28 is made of a photosensitive interlayer insulating film material obtained by mixing a photosensitive material with an insulating material such as a novolac resin.
  • an auxiliary capacitor wiring CS made of, for example, a titanium film 31a and a copper film 31b is provided on the base material 5a.
  • the auxiliary capacitance wiring CS forms the first conductive layer, and the end portion CS1 is formed inside the opening H1 provided in the gate insulating film 22 which is an example of the first insulating layer. It is provided to protrude.
  • the electrode member 30 as an example of the second conductive layer is directly connected to the end portion CS1 of the auxiliary capacitance line CS inside the opening H1.
  • the electrode member 30 is composed of, for example, a titanium film 32a and an aluminum film 32b, and is provided so as to cover at least a part of the edge H1a of the opening H1 as shown in FIG.
  • connection portion 34 end portions of the electrode connection wiring 26, which is an example of the second conductive layer, are provided in the protective layer 27 and the interlayer insulating film 28 as the second insulating layer, respectively. It is provided so as to protrude into the openings H2 and H3. That is, in the openings H2 and H3, the titanium film 26a, which is the end of the electrode connection wiring 26, is formed on the gate insulating film 22 so as to protrude.
  • the auxiliary capacitance wiring CS which is an example of the first conductive layer, is formed on the base material 5a below the gate insulating film 22.
  • the pixel electrode 19 as an example of the third conductive layer is directly connected to the end portion (titanium film 26a) of the electrode connection wiring 26 inside the openings H2 and H3.
  • the pixel electrode 19 is made of, for example, ITO, and is provided so as to cover at least a part of the edges H2a and H3a of the openings H2 and H3 as shown in FIG.
  • the end portion G1 of the gate wiring G made of, for example, a titanium film 41a and a copper film 41b is provided on the base material 5a.
  • the gate wiring G constitutes the first conductive layer, and the end portion G1 protrudes into the opening H4 provided in the gate insulating film 22 as the first insulating layer. It is provided to do.
  • the intermediate electrode member 39 as the second conductive layer is directly connected to the end portion G1 of the gate wiring G inside the opening H4.
  • the intermediate electrode member 39 is made of, for example, a titanium film, and is provided so as to cover at least a part of the edge H4a of the opening H4 as shown in FIG.
  • the electrode member 40 which is an example of the third conductive layer, is intermediate between the openings H5 and H6 provided in the protective layer 27 and the interlayer insulating film 28, which are examples of the second insulating layer, respectively. It is directly connected to the electrode member 39.
  • the electrode member 40 is made of, for example, ITO, and is provided so as to cover at least a part of the edges H5a and H6a of the openings H5 and H6, as shown in FIG.
  • the end portion S1 of the source wiring S made of, for example, a titanium film 45a and a copper film 45b is provided on the base material 5a.
  • the source wiring S forms a first conductive layer, and the end S1 protrudes into the opening H7 provided in the gate insulating film 22 as the first insulating layer. It is provided to do. That is, a gate source switching unit (not shown) is connected to the source terminal unit 42, and in this gate source switching unit, the source wiring S provided above the gate wiring G on the base material 5 a is provided.
  • the gate wiring G is provided in the same layer as the base material 5a.
  • the edge part S1 of the source wiring S is formed on the base material 5a.
  • the intermediate electrode member 43 which is an example of the second conductive layer is directly connected to the end portion S1 of the source wiring S inside the opening H7.
  • the intermediate electrode member 43 is made of, for example, a titanium film, and is provided so as to cover at least a part of the edge H7a of the opening H7 as shown in FIG.
  • the source terminal portion 42 can be configured. In this configuration, the gate-source switching unit is not necessary, and the source terminal unit 42 can be configured.
  • an electrode member 43 'serving as a first conductive layer is provided inside the opening H7.
  • the electrode member 43 ′ is composed of, for example, a metal film having a three-layer structure of a titanium film, an aluminum film, and a titanium film. Further, the end S1 of the source wiring S as the second conductive layer is connected to the electrode member 43 'within the opening H7.
  • the source terminal portion 42 can be configured. Specifically, in FIG. 13, in the source terminal portion 42, the openings S1 of the source wiring S, which is an example of the first conductive layer, are provided in the protective layer 27 and the interlayer insulating film 28 as insulating layers, respectively. It is provided so as to protrude into the inside of H10 and H11. For example, a titanium film 45 a ′ and a copper film 45 b ′ are used for the end portion S ⁇ b> 1 of the source wiring S. In the source terminal portion 42, the electrode member 44 as the second conductive layer is connected to the end portion S1 of the source wiring S inside the openings H10 and H11.
  • the electrode member 44 is made of, for example, ITO, and is provided so as to cover at least a part of the edges of the openings H10 and H11.
  • the intermediate electrode member and the electrode member are provided similarly to the source terminal part 42, and the electrode member 30 is connected to the source driver 16 through these intermediate electrode members and electrode members. Yes.
  • FIG. 9 is a flowchart showing main manufacturing steps of the main part configuration of the active matrix substrate.
  • FIG. 10 is a diagram for explaining a manufacturing process of the thin film transistor shown in FIG. 4 and the connection portion between the auxiliary capacitor wiring and the electrode member shown in FIG. 10A to 10F describe a series of main manufacturing steps.
  • FIG. 11 is a diagram illustrating a manufacturing process of the connection portion between the electrode connection wiring and the pixel electrode shown in FIG. 6 and the gate terminal portion shown in FIG. 11A to 11F describe a series of main manufacturing steps.
  • the description of the process of forming the source terminal portion 42 formed in the same manner as the gate terminal portion 38 is omitted for the sake of simplicity.
  • step S1 First conductive layer forming step
  • a gate electrode 18g which is an example of a first conductive layer is formed.
  • Patterning using second to sixth masks described later can be performed in the same manner as described above. Further, the specific patterning process using the mask is not limited to the above example.
  • the above example is a “positive type” in which the exposed portion of the resist dissolves, but may be a “negative type” in which the exposed portion remains.
  • the auxiliary capacitance wiring CS made of the titanium film 31a and the copper film 31b is formed on the base material 5a in the connection portions 29 and 34, respectively. Formed. Further, at the same time as the gate electrode 18g, as shown on the right side of FIG. 11B, in the gate terminal portion 38, the end portion G1 of the gate wiring G composed of the titanium film 41a and the copper film 41b is formed. As described above, the gate electrode 18g, the auxiliary capacitor wiring CS, and the gate terminal portion 38 can be patterned simultaneously using the first mask.
  • the titanium films 21a, 31a, 41a and the copper films 21b, 31b, 41b are simultaneously deposited, patterned, and configured in a predetermined shape.
  • the first conductive layer (the auxiliary capacitance line CS and the gate line G) is formed on the base material, and then the first conductive layer is formed.
  • a first conductive film forming step for forming the gate electrode 18g of the thin film transistor 18 and other electric wirings (auxiliary capacitance wiring CS and gate wiring G) is performed.
  • a metal such as molybdenum or aluminum preferably a metal that can be wet etched and is less corrosive is used. it can.
  • a titanium film and an aluminum film, or a metal film having a two-layer structure of titanium and copper, or molybdenum and copper may be used.
  • a metal film having a three-layer structure of a titanium film, an aluminum film, and a titanium film may be used.
  • an alloy such as TiMo or MoNb may be used as the base film of the two-layer or three-layer film or the upper film of the three-layer film.
  • the first insulating layer (gate insulating film 22) is formed so as to cover the gate electrode 18g and the electric wiring by performing the step of forming the gate insulating film 22, the amorphous silicon layer 23, and the electrode contact layer 24.
  • the first semiconductor layer (amorphous silicon layer 23) and the second semiconductor layer (electrode contact layer 24) are sequentially formed.
  • the gate insulating film 22, the amorphous silicon layer 23, and the electrode contact layer 24 formed on the entire surface of the substrate 5a are etched using the second mask 52, thereby opening (holes). Is patterned.
  • the resist formed entirely on the electrode contact layer 24 is irradiated with light through the second mask, whereby the opening H1 (right side in FIG. 10B) and the opening H4 (see FIG. 11B (right side) is exposed only. Thereafter, the exposed portions of the amorphous silicon layer 23 and the electrode contact layer 24 are removed through development, dry etching, and resist peeling cleaning, and openings H1 and H4 are formed in the gate insulating film 22.
  • the gate insulating film 22, the amorphous silicon layer 23, and the electrode contact layer 24 in the opening H1, the opening H4 are removed, and the end CS1 of the auxiliary capacitor wiring CS and the end G1 of the gate wiring G are exposed. To do.
  • step S3 of FIG. 9 Next, as shown in step S3 of FIG. 9, one island of the thin film transistor 18 which is an example of the semiconductor layer is formed.
  • the amorphous silicon layer 23 and the electrode contact layer 24 are patterned using a third mask.
  • a third mask As shown on the left side of FIG. 10C, in the thin film transistor 18, one island including the amorphous silicon layer 23 and the electrode contact layer 24 is formed.
  • the resist other than the portion where one island is formed is exposed with a third mask, and dry etching is performed to remove unnecessary amorphous silicon layers and electrode contact layers, as shown in FIG. 10C.
  • One island made of the amorphous silicon layer 23 and the electrode contact layer 24 can be formed.
  • the first insulating layer (gate insulating film 22), the first semiconductor layer (amorphous silicon layer 23), and the second semiconductor layer (electrode contact layer 24) are used.
  • the semiconductor layer (amorphous silicon layer 23) and the electrode contact layer 24 of the thin film transistor 18 are formed by etching, and the electrical wiring (auxiliary capacitance wiring CS and gate) is formed in the first insulating layer (gate insulating film 22). Openings H1 and H4 are formed so that the end of the wiring G) is exposed. Further, the patterning is performed using the second mask in the first insulating film forming process of Step S2 and the third mask in the semiconductor forming process of Step 3.
  • the formation of the openings H1 and H4 of the gate insulating film 22 and the formation of one island are performed by patterning using different masks.
  • the degree of freedom of design in the manufacturing process is increased as compared with the case where the resist is formed using halftone masks having different film thicknesses.
  • the openings H1 and H4 are formed by patterning the gate insulating film 22 and the semiconductor layer using the mask of the third mask 52.
  • the order of patterning is not limited to this.
  • the semiconductor layer may be patterned using the third mask 53 to form one island, and then the gate insulating film 22 may be patterned using the second mask 52 to form the openings H1 and H4. it can.
  • step S4 of FIG. 9 the source electrode 18s and the channel region are formed.
  • the source electrode 18s made of the titanium film 25a and the aluminum film 25b is formed by performing peeling cleaning and patterning. Simultaneously with the source electrode 18s, as shown on the left side of FIG. 10D, a drain electrode 18d made of a titanium film 26a and an aluminum film 26b is formed. Further, by performing dry etching, the electrode contact layer 24 above the channel region is removed to form the electrode contact layers 24a and 24b, and the channel region is formed.
  • an electrode as the second conductive layer made of the titanium film 32a and the aluminum film 32b is formed in the connection portion 29 by patterning using the fourth mask 54.
  • a member 30 is formed.
  • the electrode member 30 is formed so as to cover at least a part of the edge of the opening H1 and to be directly connected to the end CS1 of the auxiliary capacitance line CS inside the opening H1.
  • the electrode connection wiring 26 as the first conductive layer made of the titanium film 26a and the aluminum film 26b in the connection portion 34. Is formed on the gate insulating film 22.
  • the intermediate electrode member 39 as the second conductive layer is formed in the gate terminal portion 38.
  • the intermediate electrode member 39 is formed of, for example, a titanium film 39 and an aluminum film 39 '.
  • the titanium film 39 and the aluminum film 39 ′ are formed so as to cover at least a part of the edge of the opening H4 and to be directly connected to the end G1 of the gate wiring G inside the opening H4. Is done.
  • the titanium films 25 a, 26 a, 32 a, 39 and the aluminum films 25 b, 26 b, 32 b, 39 ′ are each deposited at the same time and configured in a predetermined shape using the fourth mask 54.
  • the semiconductor layer amorphous silicon layer 23
  • the electrode contact layer 24 by performing the steps shown on the right side of FIG. 10D and the right side of FIG. 11D, at least a part of the semiconductor layer (amorphous silicon layer 23), the electrode contact layer 24, and the edges H1a and H4a of the openings H1 and H4 are formed.
  • the second conductive layer (covered and directly connected to the ends (CS1 and G1) of the electrical wiring (auxiliary capacitance wiring CS and gate wiring G) inside the openings H1 and H4.
  • the electrode member 30 and the intermediate electrode member 39) can be formed.
  • the source electrode 18s and the drain electrode 18d of the thin film transistor 18 are formed by patterning the second conductive layer (titanium films 25a and 26a and aluminum films 25b and 26b) in the process shown on the left side of FIG. 10D. can do.
  • auxiliary capacitance wiring CS of the connection portion 29 and the electrode member 30 are connected by the process shown on the right side of FIG. 10D.
  • the auxiliary capacitance wiring CS and the electrode member 30 are electrically connected at the initial stage of the process, and are resistant to dielectric breakdown.
  • the dielectric breakdown is likely to occur until the ITO is formed. There is a risk that the wiring may be cut by electric breakdown.
  • the specific film thickness of the titanium films 25a, 26a, 32a, and 39 can be set to 30 to 150 nm, for example.
  • the specific film thickness of the aluminum films 25b, 26b, 32b, 39 ' can be set to 100 to 400 nm, for example.
  • titanium films 25a, 26a, 32a, 39 and the aluminum films 25b, 26b, 32b, 39 ′ for example, metals such as molybdenum and copper, preferably wet etching is possible and corrosion is possible. A metal having low properties can be used.
  • the intermediate electrode member 39 is provided so as to cover the entire opening H4 of the gate insulating film 22 .
  • the present embodiment is limited to this.
  • the connection between ITO, which is the third conductive layer, and the first conductive layer or the second conductive layer, which will be described later straddles the interlayer insulating film, the protective layer, and the gate insulating film (or the aluminum film 39 ′) at a time. This is because the risk of disconnection is reduced when the connection is made across the interlayer insulating film and the protective layer rather than the connection.
  • step S5 Second insulating layer forming step
  • a protective layer 27 made of silicon nitride (SiNx) is formed so as to cover the source electrode 18s and the drain electrode 18d by, for example, a CVD method.
  • the specific thickness of the protective layer 27 can be set to 100 to 700 nm, for example.
  • the deposition temperature of the protective layer 27 can be 200 to 350 ° C. In order to prevent film peeling and the like, it is preferable to deposit the protective layer 27 at a temperature lower than the deposition temperature of the gate insulating film 22, the amorphous silicon layer 23, and the electrode contact layer 24 (three-layer deposition).
  • the interlayer insulating film 28 is formed so as to cover the electrode member 30 in the connection portion 29 shown on the right side of FIG. 10E.
  • the protective layer 27 and the interlayer insulating film 28 can be formed also in the connection portion 34 and the gate terminal portion 38 shown in FIG. 11E.
  • the second insulating layer is formed so as to cover the second conductive layer including the source electrode 18s, the drain electrode 18d, the electrode member 30, and the intermediate electrode member 39 by forming the protective layer 27 and the interlayer insulating film 28. (Protective layer 27 and interlayer insulating film 28) can be formed.
  • connection portion 29 is completed on the active matrix substrate 5 as shown on the right side of FIG. 10E.
  • the protective layer 27 and the interlayer insulating layer 28 are patterned into a predetermined shape by performing dry etching. .
  • the connection portion between the end portion (G1) of the electric wiring (gate wiring G) and the second conductive layer (intermediate electrode member 39) is exposed.
  • the openings H5 and H6 can be formed.
  • the gate terminal portion 38 As shown on the right side of FIG. 11E, by performing dry etching on the protective layer 27, an opening H5 is formed, and with respect to the interlayer insulating film 28, By performing dry etching, the opening H6 is formed. Furthermore, in the gate terminal portion 38, the aluminum film 39 '(right side in FIG. 11D) exposed in the opening H5 is removed by performing wet etching that selectively etches only aluminum. Thereby, the electrode member 40 made of ITO deposited in the subsequent process is prevented from coming into contact with the aluminum film 39 ′, and the electrode member 40 is prevented from being corroded. Note that this step is not necessary when copper, titanium, or molybdenum that does not corrode with ITO is used for the wiring.
  • the opening H ⁇ b> 2 is formed in the connection portion 34 by dry etching the protective layer 27, and the interlayer insulating film 28 is dry etched.
  • the opening H3 is formed in the connection portion 34.
  • a titanium film 26a which is an end portion of the electrode connection wiring 26, is provided so as to be exposed inside the opening H2.
  • wet etching is performed, and the aluminum film 26 b (left side in FIG. 11D) exposed in the opening H 2 is removed.
  • the pixel electrode 19 made of ITO deposited in the subsequent process is prevented from coming into contact with the aluminum film 26b, and the pixel electrode 19 is prevented from being corroded.
  • the connecting portion between the end portion (G1) of the gate wiring G (first conductive layer) and the intermediate electrode member (second conductive layer) 39 is formed.
  • the openings H5 and H6 are exposed inside.
  • step S 6 Third conductive layer forming step
  • ITO which is an example of a third conductive layer
  • the pixel electrode 19 is formed on the interlayer insulating film 28 by performing resist stripping cleaning and patterning.
  • connection portion 34 As shown on the right side of FIG. 11F, the pixel electrode 19 is directly connected to the titanium film 26a (an example of the second conductive layer) inside the openings H2 and H3.
  • the pixel electrode 19 covers the edge H2a of the opening H2 of the protective layer 27 and at least a part of the edge H3a of the opening H3 of the interlayer insulating film 28, and The openings H2 and H3 are provided so as to be directly connected to the titanium film 26a. Thereby, the connection portion 34 is completed on the active matrix substrate 5.
  • the third conductive layer (electrode member 40) is formed so as to be directly connected to the second conductive layer (intermediate electrode member 39). Then, the gate terminal portion 38 is completed on the active matrix substrate 5.
  • the end portion CS1 of the auxiliary capacitance wiring CS (first conductive layer) in the connection portion 29 is formed on the gate insulating film 22 (first insulating layer). It is provided so as to protrude into the opening H1 provided. Further, in the connection portion 29, the electrode member 30 (second conductive layer) covers at least a part of the edge H1a of the opening portion H1, and the end portion CS1 of the auxiliary capacitance line CS inside the opening portion H1. It is provided so that it may be connected directly. Thus, the electrode member 30 can be connected to the auxiliary capacitance line CS while preventing the electrode member 30 from being disconnected.
  • the end portion 26a of the electrode connection wiring 26 (second conductive layer) is provided on the protective layer 27 and the interlayer insulating film 28 (second insulating layer), respectively. It is provided so as to protrude into the openings H2 and H3.
  • the pixel electrode 19 (third conductive layer) covers at least a part of the edges H2a and H3a of the openings H2 and H3, and is inside the openings H2 and H3. 26 is provided so as to be directly connected to the end 26a of 26. Thereby, the pixel electrode 19 can be connected to the electrode connection wiring 26 while preventing the pixel electrode 19 from being disconnected.
  • the end portion G1 of the gate wiring G (first conductive layer) is an opening H4 provided in the gate insulating film 22 (first insulating layer). It is provided so that it may protrude inside.
  • the intermediate electrode member 39 (second conductive layer) covers at least a part of the edge H4a of the opening H4, and the end portion G1 of the gate wiring G inside the opening H4. It is provided so that it may be connected directly. Accordingly, the intermediate electrode member 39 can be connected to the gate wiring G while preventing the intermediate electrode member 39 from being disconnected.
  • the electrode member 40 (third conductive layer) covers at least part of the edges H5a and H6a of the openings H5 and H6, and is an intermediate electrode inside the openings H5 and H6. It is provided so as to be directly connected to the member 39. Accordingly, the electrode member 40 can be connected to the intermediate electrode member 39 while preventing the electrode member 40 from being disconnected.
  • the end S1 of the source wiring S (first conductive layer) is an opening H7 provided in the gate insulating film 22 (first insulating layer). It is provided so that it may protrude inside.
  • the intermediate electrode member 43 (second conductive layer) covers at least a part of the edge H7a of the opening H7, and the end S1 of the source wiring S within the opening H7. It is provided so that it may be connected directly. Accordingly, the intermediate electrode member 43 can be connected to the source wiring S while preventing the intermediate electrode member 43 from being disconnected.
  • the electrode member 44 (third conductive layer) covers at least part of the edges H8a and H9a of the openings H8 and H9, and is an intermediate electrode inside the openings H8 and H9. It is provided so as to be directly connected to the member 43. Accordingly, the electrode member 44 can be connected to the intermediate electrode member 43 while preventing the electrode member 44 from being disconnected.
  • the active matrix substrate 5 that can reliably connect a plurality of conductive layers provided with an insulating layer interposed therebetween.
  • an electrode connection wiring, a storage capacitor wiring, a gate wiring, and a source wiring for connecting the drain electrode and the pixel electrode are used as the first conductive layer, and the pixel electrode
  • the electrode member that connects the storage capacitor wiring and the source driver (driving unit), the intermediate electrode member connected to the gate wiring, and the intermediate electrode member connected to the source wiring has been described.
  • the first conductive layer is provided so that the end thereof protrudes into the opening formed in the insulating layer, and the second conductive layer covers at least a part of the edge of the opening.
  • the common electrode and the common electrode wiring connected thereto can be used for one and the other of the first and second conductive layers.
  • the intermediate electrode member connected to the gate wiring and the intermediate electrode member connected to the source wiring are used as the second conductive layer, and the intermediate conductive member is connected to the gate driver as the third conductive layer.
  • the electrode member connected to the electrode member and the source driver has been described.
  • the second conductive layer covers the at least part of the edge of the opening formed in the first insulating layer, and the first conductive layer is formed inside the opening formed in the first insulating layer.
  • the third conductive layer is provided so as to be directly connected to the end of the conductive layer, and the third conductive layer covers at least a part of the edge of the opening formed in the second insulating layer, and the second insulating layer There is no limitation as long as it is provided so as to be directly connected to the second conductive layer inside the opening formed in the layer.
  • the gate insulating film is used as the first insulating layer and the protective layer and the interlayer insulating film are used as the second insulating layer.
  • the first and second insulating layers of the present invention are However, the present invention is not limited to this, and the first and second insulating layers may be provided so as to cover the first and second conductive layers, respectively.
  • the protective layer is used as the second insulating layer. But you can.
  • the present invention is useful for an active matrix substrate that can reliably connect a plurality of conductive layers provided with an insulating layer interposed therebetween, and a manufacturing method thereof.

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Abstract

　アクティブマトリクス基板の製造方法は、第１のマスクを用いて第１導電層Ｇ、ＣＳ、Ｓをパターニングする工程と、第２のマスクを用いて第１絶縁層をパターニングする工程と、半導体層を第３のマスクを用いてパターニングする工程と、第４のマスクを用いて第２導電層をパターニングする工程と、第５のマスクを用いて第２絶縁層をパターニングする工程と、第６のマスクを用いて第３導電層をパターニングする工程とを含む。

Description

アクティブマトリクス基板の製造方法
　本発明は、液晶パネルなどの表示パネルに用いられるアクティブマトリクス基板の製造方法に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のソース配線（データ配線）及び複数のゲート配線（走査配線）をマトリクス状に配線するとともに、ソース配線とゲート配線との交差部の近傍にスイッチング素子としての薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、この薄膜トランジスタに接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　また、上記のようなアクティブマトリクス基板では、例えばゲート配線は端子部を介してゲートドライバに接続されている。具体的にいえば、アクティブマトリクス基板では、一般的に、ゲート絶縁膜及び保護層が薄膜トランジスタのゲート電極及びこのゲート電極に一体的に構成されたゲート配線上に順次形成されるとともに、層間絶縁膜が保護層上に形成されている。また、アクティブマトリクス基板では、コンタクトホール部（端子部）において、ゲート絶縁膜、保護層、及び層間絶縁膜に開口部（接触孔）を設けることにより、ゲート配線と、ゲートドライバに接続されるＩＴＯとを接続して、ＩＴＯを介してゲート配線とゲートドライバとを接続するようになっていた。
　また、在来のアクティブマトリクス基板では、上記開口部において、ゲート絶縁膜と保護層にまたがってＩＴＯを堆積させていた。このため、在来のアクティブマトリクス基板では、ゲート絶縁膜と保護層との間に生じた段差によってＩＴＯに断線が発生することがあった。
　そこで、従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、ゲート絶縁膜と保護層との間に半導体層を設けることによって、これらゲート絶縁膜と保護層との間でのステップカバレージを改善して、ＩＴＯの断線を防止可能とすることが提案されている。
　ここで、図１４及び図１５を参照して、従来のアクティブマトリクス基板について具体的に説明する。
　図１４は、従来のアクティブマトリクス基板に設けられた端子部を説明する平面図である。図１５は、図１４のＸＶＩＩ－ＸＶＩＩ線断面図である。
　図１４及び図１５に示すように、従来のアクティブマトリクス基板８０は、基板８０ａ上に形成されたゲート配線８１と、コンタクトホール部を介してゲート配線８１に接続されたＩＴＯ８２を備えている。ゲート配線８１には、例えば基板８０ａ上に順次形成されたチタン膜８４ａ、アルミニウム膜８４ｂ、及びチタン膜８４ｃの３層構造の金属膜が用いられている。そして、このゲート配線８１では、コンタクトホール部の開口部Ｈ０において、チタン膜８４ｃがＩＴＯ８２に直接的に接続されており、ＩＴＯ８２とアルミニウム膜８４ｂとの接触による腐食の発生を防止可能に構成されている。
　また、従来のアクティブマトリクス基板８０では、ゲート配線８１のチタン膜８４ｃ上に、ゲート絶縁膜８５、保護層８６、及び層間絶縁膜８７が順次形成されており、コンタクトホール部の開口部Ｈ０でのＩＴＯ８２とチタン膜８４ｃとの接続部以外では、ＩＴＯ８２とゲート配線８１とは、ゲート絶縁膜８５、保護層８６、及び層間絶縁膜８７によって絶縁されている。
　さらに、従来のアクティブマトリクス基板８０では、半導体層８３がゲート絶縁膜８５と保護層８６との間に形成されている。この半導体層８３は、アクティブマトリクス基板８０に設けられた薄膜トランジスタ（図示せず）の半導体層と同時に形成されたものであり、この従来のアクティブマトリクス基板８０では、半導体層８３を設けることにより、ゲート絶縁膜８５と保護層８６との間でのステップカバレージを改善していた。そして、この従来のアクティブマトリクス基板８０では、ＩＴＯ８２を形成するときに、ゲート絶縁膜８５と保護層８６との間の段差によって、当該ＩＴＯ８２に断線が生じるのを防ぐことができるとされていた。
特許第３６２５５９８号公報
　しかしながら、上記のような従来のアクティブマトリクス基板８０では、ゲート絶縁膜８５、保護層８６、及び層間絶縁膜８７を一括して、エッチングすることにより、コンタクトホール部の開口部Ｈ０を形成していた。このため、この従来のアクティブマトリクス基板８０では、図１５に例示するように、開口部Ｈ０に対向するゲート絶縁膜８５、保護層８６、及び層間絶縁膜８７の各表面が、ゲート配線８１に対してほぼ９０度となるような急斜面に構成された。この結果、従来のアクティブマトリクス基板８０では、例えばスパッタ法を用いて、ＩＴＯ８２を形成するときに、上記の各表面の一部でＩＴＯ８２が適切に形成されないことがあり、当該ＩＴＯ８２に断線を生じることがあった。
　以上のように、従来のアクティブマトリクス基板では、絶縁層（ゲート絶縁膜８５、保護層８６、及び層間絶縁膜８７）を介在させて設けられる複数の導電層（ゲート配線８１及びＩＴＯ８２）において、これらの導電層を確実に接続できないという問題点を生じることがあった。
　上記の課題を鑑み、本発明は、絶縁層を介在させて設けられる複数の導電層を確実に接続することができるアクティブマトリクス基板の製造方法を提供することを目的とする。
　本願開示のアクティブマトリクス基板の製造方法は、薄膜トランジスタを備えるとともに、第１導電層と、前記第１導電層に接続される第２導電層、及び第３導電層を有するアクティブマトリクス基板の製造方法であって、
　第１のマスクを用いて前記第１導電層をパターニングする工程と、
　前記第１導電層を覆う第１絶縁層を、第２のマスクを用いてパターニングする工程であって、当該第１絶縁層において、前記第１導電層が露出する開口部を形成するように、前記第１絶縁層をパターニングする工程と、
　前記第１導電層及び前記第１絶縁層を覆う半導体層を第３のマスクを用いてパターニングする工程と、
　前記第１絶縁層を覆う第２導電層を、第４のマスクを用いてパターニングする工程であって、前記第１絶縁層の開口部の内部で、前記第１導電層と前記第２導電層とが接続されるように、前記第２導電層をパターニングする工程と、
　前記第２導電層を覆う第２絶縁層を、第５のマスクを用いてパターニングする工程であって、前記第２絶縁層において、前記第１導電層と前記第２導電層の接続部が露出する開口部を形成するように前記第２絶縁層をパターニングする工程と、
　前記第２絶縁層を覆う第３導電層を、第６のマスクを用いてパターニングする工程であって、前記第２絶縁層の開口部の内部で前記第２導電層と前記第３導電層が接続されるように、第３導電層をパターニングする工程とを含む。
　上記の製造方法では、第１導電層のパターニングに第１のマスク、第１絶縁層のパターニングに第２のマスク、半導体層のパターニングに第３のマスク、第２導電層のパターニングに第４のマスク、第２絶縁層のパターニングに第５のマスク、第３導電層のパターニングに第６のマスクを用いる。このように、６枚マスクでそれぞれの層をパターニングすることにより、絶縁層を介在させて設けられる複数の導電層を確実に接続する可能になる。なお、第１導電層は、例えば、第１のマスクを用いて第１導電層をエッチングすることによりパターニングすることができる。同様に、第２のマスクを用いて第１絶縁層をエッチングすることにより第１絶縁層のパターニングを、第３のマスクを用いて半導体層をエッチングすることで半導体層のパターニングを、第４のマスクを用いて第２導電層をエッチングすることにより第２導電層のパターニングを、第５のマスクを用いて第２絶縁層をエッチングすることで第２絶縁層のパターイングを、第６のマスクを用いて第３導電層をエッチングすることで第３導電層のパターニングを、それぞれ、行うことができる。
　上記アクティブマトリクスの製造方法では、前記第１導電層をパターニングする工程において、前記薄膜トランジスタのゲート電極及び他の電気配線を形成し、
　前記第１絶縁層をパターニングする工程において、前記第１絶縁層の開口部を形成するとともに、電極コンタクト層を形成し、
　前記半導体層をパターニングする工程において、前記薄膜トランジスタの半導体層を形成し、
　前記第２導電層をパターニングする工程において、前記半導体層、電極コンタクト層、及び前記第１絶縁層の開口部の縁の少なくとも一部を覆うように前記第２導電層を形成し、前記第２導電層に対してエッチングを行うことにより前記薄膜トランジスタのソース電極及びドレイン電極を形成し、かつ、前記開口部の内部で前記電気配線と前記第２導電層が接続されるように、前記第２導電層を形成することができる。
　上記製造方法では、薄膜トランジスタのゲート電極、ソース電極及びドレイン電極のパターニングと同時に、電気配線及びその他の第２導電層のパターニングを行うことができる。
　上記アクティブマトリクスの製造方法では、前記第１絶縁層をパターニングする工程において、当該第１絶縁層において、前記第１導電層の端部が露出されるように、前記第１絶縁層の開口部を形成し、
　前記第２導電層をパターニングする工程において、前記開口部の縁の少なくとも一部を覆うように、かつ、前記開口部の内部で前記第１導電層の前記端部と前記第２の導電層が直接的に接続されるように、前記第２導電層をパターニングすることができる。
　上記の製造方法では、第１のマスクおよび第２のマスクにより、第１導電層の端部が絶縁層に形成された開口部の内部に突出するように設けられる。また、第４のマスクにより、第２導電層は、開口部の縁の少なくとも一部を覆うように、かつ、開口部の内部で第１導電層の端部と直接的に接続されるように、設けられる。これにより、第２導電層に断線が生じるのを防ぎつつ、当該第２導電層を第１導電層に接続することができる。この結果、絶縁層を介在させて設けられる複数の導電層をより確実に接続することができる。
　上記アクティブマトリクスの製造方法では、前記第２絶縁層をパターニングする工程において、当該第２絶縁層において、前記第２導電層の端部が露出されるように、前記第２絶縁層の開口部を形成し、
　前記第３導電層をパターニングする工程において、前記開口部の縁の少なくとも一部を覆うように、かつ、前記開口部の内部で前記第２導電層の前記端部と前記第３の導電層が直接的に接続されるように、前記第３導電層をパターニングすることができる。これにより、第３導電層に断線が生じるのを防ぎつつ、当該第３導電層を第２導電層に接続することができる。
　上記アクティブマトリクスの製造方法では、前記電気配線として、補助容量を発生させるための補助容量用配線が用いられ、前記第２導電層として、前記補助容量用配線と当該補助容量配線に接続される駆動部を接続する電極部材が用いられ、前記第２導電層をパターニングする工程において、前記補助容量用配線と前記電極部材との接続部が形成されてもよい。この場合、補助容量用配線と電極部材とを確実に接続することができる。
　上記アクティブマトリクスの製造方法では、前記電気配線として、前記薄膜トランジスタの前記ゲート電極に接続されるゲート配線が用いられ、前記第２導電層として、前記ゲート配線に接続される中間電極部材が用いられ、前記第３導電層として、ゲートドライバと前記中間電極部材に接続される電極部材が用いられ、第３導電層をパターニングする工程において、前記ゲート配線と前記ゲートドライバとを接続するゲート端子部が形成されてもよい。この場合、ゲート配線と中間電極部材とを確実に接続することができるとともに、中間電極部材と電極部材とを確実に接続することができる。
　上記アクティブマトリクスの製造方法では、前記電気配線として、前記薄膜トランジスタの前記ソース電極に接続されるソース配線が用いられ、前記第２導電層として、前記ソース配線に接続される中間電極部材が用いられ、前記第３導電層として、ソースドライバと前記中間電極部材に接続される電極部材が用いられ、第３導電層をパターニングする工程において、前記ソース配線と前記ソースドライバとを接続するソース端子部が形成されてもよい。この場合、ソース配線と中間電極部材とを確実に接続することができるとともに、中間電極部材と電極部材とを確実に接続することができる。
　上記アクティブマトリクスの製造方法では、前記薄膜トランジスタのドレイン電極と当該薄膜トランジスタに接続される画素電極を接続するための電極接続配線が前記第２導電層により、形成され、前記電極接続配線と前記画素電極との接続部が、前記第３導電層により、形成されてもよい。この場合、ソース配線と中間電極部材とを確実に接続することができるとともに、中間電極部材と電極部材とを確実に接続することができる。この場合、電極接続配線と画素電極とを確実に接続することができる。
　本発明によれば、絶縁層を介在させて設けられる複数の導電層を確実に接続することができるアクティブマトリクス基板、及びその製造方法を提供することが可能となる。
図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、図１に示したアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４は、図３のＩＶ－ＩＶ線断面図である。 図５は、図３のＶ－Ｖ線断面図である。 図６は、図３のＶＩ－ＶＩ線断面図である。 図７は、図３のＶＩＩ－ＶＩＩ線断面図である。 図８は、図３のＶＩＩＩ－ＶＩＩＩ線断面図である。 図９は、アクティブマトリクス基板の要部構成の主な製造工程を示すフローチャートである。 図１０は、図４に示した薄膜トランジスタ、及び図５に示した補助容量用配線と電極部材との接続部の製造工程を説明する図であり、図１０Ａ～図１０Ｆは、一連の主な製造工程を説明している。 図１１は、図６に示した電極接続配線と画素電極との接続部、及び図７に示したゲート端子部の製造工程を説明する図であり、図１１Ａ～図１１Ｆは、一連の主な製造工程を説明している。 図１２は、図３に示したソース端子部の変形例の構成を示す平面図である。 図１３は、上記ソース端子部の別の変形例の構成を示す断面図である。 図１４は、従来のアクティブマトリクス基板に設けられた端子部を説明する平面図である。 図１５は、図１４のＸＶＩＩ－ＸＶＩＩ線断面図である。
　以下、本発明のアクティブマトリクス基板、及びその製造方法を示す好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　図１は、本発明の一実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及び本発明のアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。
　また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、ソースドライバ１６には、後に詳述するように、補助容量を発生させるための補助容量用配線が接続されるようになっており、当該ソースドライバ１６は、補助容量を発生させるための駆動部としても機能するように構成されている。
　また、これらのソース配線Ｓと、ゲート配線Ｇとの交差部の近傍には、スイッチング素子としての薄膜トランジスタ１８と、薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、薄膜トランジスタ１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
　また、アクティブマトリクス基板５では、ソース配線Ｓと、ゲート配線Ｇとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート配線Ｇ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート配線Ｇ１～ＧＮに対して、対応する薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース配線Ｓ１～ＳＭに出力する。
　次に、図３乃至図８も参照して、本実施形態のアクティブマトリクス基板５の要部構成について具体的に説明する。
　図３は、図１に示したアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４は、図３のＩＶ－ＩＶ線断面図である。図５は、図３のＶ－Ｖ線断面図である。図６は、図３のＶＩ－ＶＩ線断面図である。図７は、図３のＶＩＩ－ＶＩＩ線断面図である。図８は、図３のＶＩＩＩ－ＶＩＩＩ線断面図である。
　図３に示すように、本実施形態のアクティブマトリクス基板５では、薄膜トランジスタ１８がゲート配線Ｇとソース配線Ｓとの交差部の近傍に設けられている。薄膜トランジスタ１８には、ゲート配線Ｇに一体的に構成されたゲート電極１８ｇと、ソース配線Ｓに一体的に構成されたソース電極１８ｓと、ソース電極１８ｓに対向するように設けられたドレイン電極１８ｄと、半導体層としてのアモルファスシリコン層２３とが設けられている。また、ゲート配線Ｇ及びゲート電極１８ｇは、例えば３層構造の金属膜によって構成され、ソース配線Ｓ、ソース電極１８ｓ、及びドレイン電極１８ｄは、例えば２層構造の金属膜によって構成されている（詳細は後述。）。
　また、ドレイン電極１８ｄは、当該ドレイン電極１８ｄと上記画素電極１９を接続するための電極接続配線２６の一端部に構成されている。また、この電極接続配線２６の他端部は、後に詳述するように、補助容量用配線ＣＳの上方に設けられた、接続部３４としてのコンタクトホール部の開口部Ｈ２、Ｈ３の内部で画素電極１９に接続されている。
　補助容量用配線ＣＳは、画素毎に、所定の補助容量を発生させるための配線であり、ゲート配線Ｇと平行となるように設けられている。また、補助容量用配線ＣＳは、例えばゲート配線Ｇと同じ３層構造の金属膜によって構成されており、その端部ＣＳ１が接続部２９としてのコンタクトホール部の開口部Ｈ１の内部で電極部材３０に接続されている。この電極部材３０は、端子部３３を介して駆動部としての上記ソースドライバ１６に接続されている。
　また、ゲート配線Ｇでは、その端部Ｇ１がゲート端子部３８を介して上記ゲートドライバ１７に接続されている。具体的には、ゲート端子部３８では、そのコンタクトホール部の開口部Ｈ４の内部でゲート配線Ｇの端部Ｇ１とゲート配線Ｇに接続される中間電極部材３９が接続され、さらに当該コンタクトホール部の開口部Ｈ５、Ｈ６の内部で中間電極部材３９とゲートドライバ１７に接続される電極部材４０が接続されている（詳細は後述。）。また、電極部材４０は、画素電極１９と同一の透明導電膜（例えば、ＩＴＯ）によって構成されている。
　また、ソース配線Ｓでは、その端部Ｓ１がソース端子部４２を介してソースドライバ１６に接続されている。具体的には、ソース端子部４２では、そのコンタクトホール部の開口部Ｈ７の内部でソース配線Ｓの端部Ｓ１とソース配線Ｓに接続される中間電極部材４３が接続され、さらに当該コンタクトホール部の開口部Ｈ８、Ｈ９の内部で中間電極部材４３とソースドライバ１６に接続される電極部材４４が接続されている（詳細は後述。）。また、電極部材４４は、画素電極１９と同一の透明導電膜（例えば、ＩＴＯ）によって構成されている。
　具体的にいえば、図４に示すように、薄膜トランジスタ１８では、アクティブマトリクス基板５の基材５ａ上に、例えばチタン膜２１ａ、銅膜２１ｂからなるゲート電極１８ｇが設けられている。また、ゲート絶縁膜２２が、ゲート電極１８ｄを覆うように設けられ、このゲート絶縁膜２２上には、アモルファスシリコン層２３及び電極コンタクト層２４ａ、２４ｂが形成されている。ゲート絶縁膜２２は、例えば窒化シリコン（ＳｉＮｘ）によって構成されている。また、電極コンタクト層２４ａ、２４ｂは、例えばｎ＋アモルファスシリコンにより構成されている。
　また、電極コンタクト層２４ａ上には、例えばチタン膜２５ａ及びアルミニウム膜２５ｂからなるソース電極１８ｓが形成されており、このソース電極１８ｓは、電極コンタクト層２４ａを介してアモルファスシリコン層２３のソース領域に接続されている。一方、電極コンタクト層２４ｂ上には、例えばチタン膜２６ａ及びアルミニウム膜２６ｂからなるドレイン電極１８ｄが形成されており、このドレイン電極１８ｄは、電極コンタクト層２４ｂを介してアモルファスシリコン層２３のドレイン領域に接続されている。また、アモルファスシリコン層２３では、チャンネル領域がソース領域とドレイン領域との間に形成されている。このチャンネル領域の上方には、電極コンタクト層２４ａ、２４ｂが形成されずに、所定のギャップが設けられている。
　また、薄膜トランジスタ１８では、保護層２７及び層間絶縁膜２８がソース電極１８ｓ及びドレイン電極１８ｄを覆うように、順次形成されている。保護層２７は、例えば窒化シリコン（ＳｉＮｘ）によって構成されている。また、層間絶縁膜２８は、例えばノボラック樹脂等の絶縁材料に感光材を混ぜた感光性層間絶縁膜材料によって構成されている。
　また、図５に示すように、上記接続部２９では、基材５ａ上に、例えばチタン膜３１ａ及び銅膜３１ｂからなる補助容量用配線ＣＳが設けられている。この接続部２９では、補助容量用配線ＣＳが第１導電層を構成しており、その端部ＣＳ１は、第１絶縁層の一例であるゲート絶縁膜２２に設けられた開口部Ｈ１の内部に突出するように設けられている。また、接続部２９では、第２導電層の一例である電極部材３０が開口部Ｈ１の内部で補助容量用配線ＣＳの端部ＣＳ１と直接的に接続されている。この電極部材３０は、例えばチタン膜３２ａ及びアルミニウム膜３２ｂによって構成されており、図３に示すように、開口部Ｈ１の縁Ｈ１ａの少なくとも一部を覆うように設けられている。
　また、図６に示すように、上記接続部３４では、第２導電層の一例である電極接続配線２６の端部が第２絶縁層としての保護層２７及び層間絶縁膜２８にそれぞれ設けられた開口部Ｈ２及びＨ３の内部に突出するように設けられている。すなわち、開口部Ｈ２及びＨ３の内部では、電極接続配線２６の端部である、チタン膜２６ａが突出するようにゲート絶縁膜２２上に形成されている。尚、ゲート絶縁膜２２の下方には、第１導電層の一例である上記補助容量用配線ＣＳが基材５ａ上に形成されている。また、接続部３４では、第３導電層の一例である画素電極１９が開口部Ｈ２、Ｈ３の内部で電極接続配線２６の端部（チタン膜２６ａ）と直接的に接続されている。この画素電極１９は、例えばＩＴＯによって構成されており、図３に示すように、開口部Ｈ２、Ｈ３の縁Ｈ２ａ、Ｈ３ａの少なくとも一部を覆うように設けられている。
　また、本実施形態では、補助容量を電極接続配線２６とゲート絶縁膜２２と補助容量配線ＣＳにより構成したが、画素電極１９とゲート絶縁膜２２と補助容量配線ＣＳ、あるいは、画素電極１９と保護層２７とゲート絶縁膜２２と補助容量配線ＣＳ、あるいは、画素電極１９と層間絶縁膜２８と保護層２７とゲート絶縁膜２２と補助容量配線ＣＳにより構成してもよく、この場合には、接続部３４は、補助容量配線ＣＳの上方に設けなくてよい。
　また、図７に示すように、上記ゲート端子部３８では、基材５ａ上に、例えばチタン膜４１ａ、銅膜４１ｂからなるゲート配線Ｇの端部Ｇ１が設けられている。このゲート端子部３８では、一例として、ゲート配線Ｇが第１導電層を構成しており、その端部Ｇ１は第１絶縁層としてのゲート絶縁膜２２に設けられた開口部Ｈ４の内部に突出するように設けられている。また、ゲート端子部３８では、第２導電層としての中間電極部材３９が開口部Ｈ４の内部でゲート配線Ｇの端部Ｇ１と直接的に接続されている。この中間電極部材３９は、例えばチタン膜によって構成されており、図３に示すように、開口部Ｈ４の縁Ｈ４ａの少なくとも一部を覆うように設けられている。
　また、ゲート端子部３８では、第３導電層の一例である電極部材４０が第２絶縁層の一例である保護層２７及び層間絶縁膜２８にそれぞれ設けられた開口部Ｈ５及びＨ６の内部で中間電極部材３９と直接的に接続されている。また、この電極部材４０は、例えばＩＴＯによって構成されており、図３に示すように、開口部Ｈ５、Ｈ６の縁Ｈ５ａ、Ｈ６ａの少なくとも一部を覆うように設けられている。
　また、図８に示すように、上記ソース端子部４２では、基材５ａ上に、例えばチタン膜４５ａ、銅膜４５ｂからなるソース配線Ｓの端部Ｓ１が設けられている。このソース端子部４２では、一例として、ソース配線Ｓが第１導電層を構成しており、その端部Ｓ１は第１絶縁層としてのゲート絶縁膜２２に設けられた開口部Ｈ７の内部に突出するように設けられている。すなわち、ソース端子部４２には、図示を省略したゲートソース切替部が接続されており、このゲートソース切替部において、基材５ａ上でゲート配線Ｇよりも上層に設けられているソース配線Ｓが、基材５ａ上でゲート配線Ｇと同層となるように、設けられている。そして、ソース端子部４２において、ソース配線Ｓの端部Ｓ１が基材５ａ上で形成されている。
　また、ソース端子部４２では、第２導電層の一例である中間電極部材４３が開口部Ｈ７の内部でソース配線Ｓの端部Ｓ１と直接的に接続されている。この中間電極部材４３は、例えばチタン膜によって構成されており、図３に示すように、開口部Ｈ７の縁Ｈ７ａの少なくとも一部を覆うように設けられている。
　また、ソース端子部４２では、第３導電層の一例である電極部材４４が、第２絶縁層の一例である保護層２７及び層間絶縁膜２８にそれぞれ設けられた開口部Ｈ８及びＨ９の内部で中間電極部材４３と直接的に接続されている。また、この電極部材４４は、例えばＩＴＯによって構成されており、図３に示すように、開口部Ｈ８、Ｈ９の縁Ｈ８ａ、Ｈ９ａの少なくとも一部を覆うように設けられている。
　尚、上記の説明以外に、図１２に示すように、例えばソース端子部４２を構成することもできる。この構成では、上記のゲートソース切替部は必要なく、ソース端子部４２を構成できる。具体的には、図１２において、ソース端子部４２では、第１導電層としての電極部材４３’が開口部Ｈ７の内部に設けられている。この電極部材４３’は、例えばチタン膜、アルミニウム膜、チタン膜の３層構造の金属膜によって構成されている。また、この電極部材４３’に対して、第２導電層としてのソース配線Ｓの端部Ｓ１が開口部Ｈ７の内部で接続されている。また、この端部Ｓ１は、例えばチタン膜、及びアルミニウム膜の２層構造の金属膜によって構成されており、開口部Ｈ７の縁Ｈ７ａの少なくとも一部を覆うように設けられている。なお、後述するように、開口部Ｈ８及びＨ９に露出する電極部材４３’は、選択的にアルミニウム膜がウェットエッチングされ、チタン膜のみとなっている。また、このソース端子部４２では、第３導電層としての電極部材４４が第２絶縁層としての保護層２７及び層間絶縁膜２８にそれぞれ設けられた開口部Ｈ８及びＨ９の内部でソース配線Ｓの端部Ｓ１及び電極部材４３’と直接的に接続されている。また、この電極部材４４は、例えばＩＴＯによって構成されており、図１２に示すように、開口部Ｈ８、Ｈ９の縁Ｈ８ａ、Ｈ９ａの少なくとも一部を覆うように設けられている。
　また、上記の説明以外に、図１３に示すように、例えばソース端子部４２を構成することもできる。具体的には、図１３において、ソース端子部４２では、第１導電層の一例であるソース配線Ｓの端部Ｓ１が絶縁層としての保護層２７及び層間絶縁膜２８にそれぞれ設けられた開口部Ｈ１０及びＨ１１の内部に突出するように設けられている。このソース配線Ｓの端部Ｓ１には、例えばチタン膜４５ａ’及び銅膜４５ｂ’が用いられている。また、このソース端子部４２では、第２導電層としての電極部材４４が開口部Ｈ１０及びＨ１１の内部でソース配線Ｓの端部Ｓ１と接続されている。この電極部材４４は、例えばＩＴＯによって構成されており、開口部Ｈ１０、Ｈ１１の縁の少なくとも一部を覆うように設けられている。
　尚、上記端子部３３では、ソース端子部４２と同様に、中間電極部材及び電極部材が設けられており、電極部材３０はこれらの中間電極部材及び電極部材を介してソースドライバ１６に接続されている。
　以下、図９乃至図１３も参照して、上記のように構成された本実施形態のアクティブマトリクス基板５の要部構成の製造方法について具体的に説明する。
　図９は、アクティブマトリクス基板の要部構成の主な製造工程を示すフローチャートである。図１０は、図４に示した薄膜トランジスタ、及び図５に示した補助容量用配線と電極部材との接続部の製造工程を説明する図である。図１０Ａ～図１０Ｆは、一連の主な製造工程を説明している。図１１は、図６に示した電極接続配線と画素電極との接続部、及び図７に示したゲート端子部の製造工程を説明する図である。図１１Ａ～図１１Ｆは、一連の主な製造工程を説明している。尚、以下の説明では、説明の簡略化のために、ゲート端子部３８と同様に形成されるソース端子部４２の形成工程の説明は省略する。
　（Ｓ１：第１の導電層形成工程）
　図９のステップＳ１に示すように、本実施形態のアクティブマトリクス基板５では、まず第１導電層の一例であるゲート電極１８ｇが形成される。
　具体的にいえば、図１０Ａ左側に示すように、例えばガラス基板のような透明な絶縁性の基板からなる基材５ａ上に対して、例えばスパッタ法を用いることにより、下から順に、チタン（Ｔｉ）膜２１ａ、銅（Ｃｕ）膜２１ｂを堆積した後、フォトリソグラフィ、ウェットエッチング、及びレジスト剥離洗浄を行ってパターニングすることにより、チタン膜２１ａ及び銅膜２１ｂからなるゲート電極１８ｇを形成する。
　このパターニングにおいては、第１のマスクを用いて、ゲート電極１８ｇのパターンが制御される。具体的には、パターニング前のチタン膜２１ａ及び銅膜２１ｂを全体的に覆う感光性有機物質のレジストを形成し、第１のマスク５１を介して光を照射する（露光）。これにより、エッチングで除去したい部分のレジストが感光する。露光したレジストを現像液に浸すことで感光した部分が溶解する。その後、チタン膜２１ａ及び銅膜２１ｂをエッチングし、レジスト剥離洗浄することで、パターニングされたゲート電極１８ｇが基板５ａに残る。
　後述する第２～第６のマスクを用いたパターニングも上記と同様に行うことができる。また、マスクを用いたパターニングの具体的な工程は上記例に限られない。例えば、上記例はレジストの感光した部分が溶解する「ポジ型」であるが、感光した部分が残る「ネガ型」とすることもできる。
　また、このゲート電極１８ｇと同時に、図１０Ａの右側及び図１１Ｂ左側にそれぞれ示すように、上記接続部２９及び３４において、チタン膜３１ａ及び銅膜３１ｂからなる補助容量用配線ＣＳが基材５ａ上に形成される。さらに、ゲート電極１８ｇと同時に、図１１Ｂ右側に示すように、上記ゲート端子部３８において、チタン膜４１ａ及び銅膜４１ｂからなるゲート配線Ｇの端部Ｇ１が形成される。このように、第１のマスクを用いて、ゲート電極１８ｇ、補助容量用配線ＣＳ及びゲート端子部３８のパターニングを同時に行うことができる。
　すなわち、チタン膜２１ａ、３１ａ、４１ａ及び銅膜２１ｂ、３１ｂ、４１ｂは、各々同時に堆積されて、パターニングされ、所定の形状に構成される。言い換えれば、図１０Ａ及び図１１Ａに示した工程が行われることにより、第１導電層（補助容量用配線ＣＳ及びゲート配線Ｇ）を基材上に形成した後、当該第１導電層に対して、第１のマスクを用いてパターニングを行うことにより、薄膜トランジスタ１８のゲート電極１８ｇ及び他の電気配線（補助容量用配線ＣＳ及びゲート配線Ｇ）を形成する第１導電膜形成工程が行われる。
　また、下層であるチタン膜２１ａ、３１ａ、４１ａの具体的な膜厚は、例えば３０～１５０ｎｍとすることができる。また、上層であるアルミニウム膜２１ｂ、３１ｂ、４１ｂの具体的な膜厚は、例えば２００～５００ｎｍとすることができる。
　尚、上記の説明以外に、チタン膜２１ａ、３１ａ、４１ａ、銅膜２１ｂ、３１ｂ、４１ｂに代えて、モリブデン、アルミニウムなどの金属、好ましくはウェットエッチングが可能で腐食性の少ない金属を用いことができる。また、例えばチタン膜及びアルミニウム膜、あるいはチタンおよび銅、あるいはモリブデンおよび銅の２層構造の金属膜としてもよい。さらに、例えばチタン膜、アルミニウム膜及びチタン膜の３層構造の金属膜としてもよい。また、上記２層、３層膜の下地膜、あるいは３層膜の上部膜として、例えば、TiMo、MoNb等の合金を使用してもよい。
　（Ｓ２：第１絶縁層形成工程）
　次に、図９のステップＳ２に示すように、第１絶縁層の一例であるゲート絶縁膜２２、及び薄膜トランジスタ１８の半導体層の形成が行われる。
　具体的にいえば、図１０Ｂに示すように、窒化シリコン（ＳｉＮｘ）からなるゲート絶縁膜２２が、例えばＣＶＤ法により、ゲート電極１８ｇ及び基材５ａを覆うように、形成される。また、第１半導体層としてのアモルファスシリコン層２３、及び第２半導体層としてのｎ＋アモルファスシリコンからなる電極コンタクト層２４が、例えばＣＶＤ法により、ゲート絶縁膜２２上に順次形成される。また、これらのゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４は、基材５ａの全面上に形成されるものである。すなわち、これらのゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４の形成工程が行われることにより、ゲート電極１８ｇ及び上記電気配線を覆うように、第１絶縁層（ゲート絶縁膜２２）、第１半導体層（アモルファスシリコン層２３）、及び第２半導体層（電極コンタクト層２４）が順次形成される。
　ゲート絶縁膜２２の具体的な膜厚は、例えば２００～５００ｎｍとすることができる。また、アモルファスシリコン層２３の具体的な膜厚は、例えば３０～３００ｎｍとすることができる。電極コンタクト層２４は、例えばｎ型の不純物が高濃度にドープされており、その具体的な膜厚は、例えば５０～１５０ｎｍとすることができる。また、これらのゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４での堆積温度は、例えば２００～３００℃とすることができる。
　このように、基板５ａの全面上に形成されたゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４に対して第２のマスク５２を用いてエッチングを行うことにより、開口部（ホール）がパターニングされる。具体的には、電極コンタクト層２４の上に全体的に形成されたレジストに、第２のマスクを介して光を照射することにより、開口部Ｈ１（図１０Ｂ右側）、及び開口部Ｈ４（図１１Ｂ右側）に対応する部分のみ感光させる。その後、現像、ドライエッチング、レジスト剥離洗浄を経て、感光した部分のアモルファスシリコン層２３、及び電極コンタクト層２４が除去され、ゲート絶縁膜２２に開口部Ｈ１、開口部Ｈ４が形成される。すなわち、開口部Ｈ１、開口部Ｈ４の部分のゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４が除去され、補助容量用配線ＣＳの端部ＣＳ１及びゲート配線Ｇの端部Ｇ１が露出する。
　図１０Ｂに示すように、開口部Ｈ１の形成工程では、補助容量用配線（第１導電層）ＣＳの端部ＣＳ１が、当該開口部Ｈ１の内部に露出されるように、なっている。同様に、図１１Ｂ右側に示すように、開口部Ｈ４の形成工程では、ゲート配線（第１導電層）Ｇの端部Ｇ１が、当該開口部Ｈ４の内部に露出されるように、なっている。これにより、上記の各第１導電層が、フォト工程での現像液、剥離液等で膜減りしたときでも、対応する後述の第２導電層と確実に接続できるようになっている。これは特に、銅のような比較的腐食性の高い金属を用いるときに有効である。このように、本実施例によれば、種々の金属膜に対して、確実に導通のとれる接続、端子を構成できる。
　（Ｓ３：半導体形成工程）
　次に、図９のステップＳ３に示すように、半導体層の一例である薄膜トランジスタ１８の１島の形成が行われる。
　例えば、第３のマスクを用いて、アモルファスシリコン層２３及び電極コンタクト層２４をパターニングする。これにより、図１０Ｃ左側に示すように、薄膜トランジスタ１８において、アモルファスシリコン層２３及び電極コンタクト層２４からなる１島を形成する。具体的には、第３のマスクにより１島を形成する部分以外の部分のレジストを感光させ、ドライエッチングを行うことにより、不要なアモルファスシリコン層及び電極コンタクト層を除去して、図１０Ｃに示したアモルファスシリコン層２３及び電極コンタクト層２４からなる１島を形成することができる。
　以上の第１絶縁膜形成工程及び半導体形成工程では、第１絶縁層（ゲート絶縁膜２２）、第１半導体層（アモルファスシリコン層２３）、及び第２半導体層（電極コンタクト層２４）に対して、エッチングを行うことにより、薄膜トランジスタ１８の半導体層（アモルファスシリコン層２３）及び電極コンタクト層２４を形成するとともに、第１絶縁層（ゲート絶縁膜２２）において、電気配線（補助容量用配線ＣＳ及びゲート配線Ｇ）の端部が露出されるように、開口部Ｈ１、Ｈ４を形成する。さらに、ステップＳ２の第１絶縁膜形成工程では第２のマスク、ステップ３の半導体形成工程では第３のマスクを用いてパターニングが行われる。すなわち、ゲート絶縁膜２２の開口部Ｈ１、Ｈ４の形成と、１島の形成はそれぞれ別のマスクを用いたパターニングで行われる。これにより、例えば、レジストの膜厚が互いに異なるハーフトーンマスクを用いて形成する場合に比べて、製造工程における設計の自由度が増す。
　なお、上記例では、ゲート絶縁膜２２上に半導体層を形成した後で、第３のマスク５２のマスクを用いて、ゲート絶縁膜２２及び半導体層をパターニングすることにより、開口部Ｈ１、Ｈ４を形成しているが、パターニングの順番はこれに限られない。例えば、半導体層を第３のマスク５３を用いてパターニングして１島を形成した後で、第２のマスク５２を用いてゲート絶縁膜２２をパターニングして開口部Ｈ１、Ｈ４を形成することもできる。
　（Ｓ４：第２導電層の形成）
　次に、図９のステップＳ４に示すように、ソース電極１８ｓ及びチャンネル領域の形成が行われる。
　具体的にいえば、図１０Ｄ左側に示すように、例えばスパッタ法を用いることにより、チタン膜２５ａ及びアルミニウム膜２５ｂを堆積した後、第４のマスク５４を用いたフォトリソグラフィ、ウェットエッチング、及びレジスト剥離洗浄を行ってパターニングすることにより、チタン膜２５ａ及びアルミニウム膜２５ｂからなるソース電極１８ｓを形成する。また、このソース電極１８ｓと同時に、図１０Ｄ左側に示すように、チタン膜２６ａ及びアルミニウム膜２６ｂからなるドレイン電極１８ｄが形成される。さらに、ドライエッチングを行うことにより、チャンネル領域の上方の電極コンタクト層２４を除去して、電極コンタクト層２４ａ、２４ｂを形成するとともに、当該チャンネル領域が形成される。
　また、このソース電極１８ｓと同時に、図１０Ｄ右側に示すように、第４のマスク５４を用いたパターニングにより、上記接続部２９において、チタン膜３２ａ及びアルミニウム膜３２ｂからなる第２導電層としての電極部材３０が形成される。電極部材３０は、開口部Ｈ１の縁の少なくとも一部を覆うように、かつ、開口部Ｈ１の内部で補助容量用配線ＣＳの端部ＣＳ１と直接的に接続されるように、形成される。また、ソース電極１８ｓと同時に、図１１Ｄ左側に示すように、第４のマスク５４を用いて、上記接続部３４において、チタン膜２６ａ及びアルミニウム膜２６ｂからなる第１導電層としての電極接続配線２６がゲート絶縁膜２２上に形成される。さらに、ソース電極１８ｓと同時に、図１１Ｄ右側に示すように、上記ゲート端子部３８において、第２導電層としての上記中間電極部材３９が形成される。この中間電極部材３９は、例えば、チタン膜３９及びアルミニウム膜３９’で形成される。チタン膜３９及びアルミニウム膜３９’は、開口部Ｈ４の縁の少なくとも一部を覆うように、かつ、開口部Ｈ４の内部でゲート配線Ｇの端部Ｇ１と直接的に接続されるように、形成される。
　なお、本実施形態では、ゲート絶縁膜２２の開口部Ｈ１の一部が第２導電層である電極部材３０に覆われているが、開口部Ｈ１全体が電極部材３０に覆われていてもよい。
　すなわち、チタン膜２５ａ、２６ａ、３２ａ、３９及びアルミニウム膜２５ｂ、２６ｂ、３２ｂ、３９’は、各々同時に堆積されて、第４のマスク５４を用いて所定の形状に構成される。言い換えれば、図１０Ｄ右側、図１１Ｄ右側に示した工程が行われることにより、半導体層（アモルファスシリコン層２３）、電極コンタクト層２４、及び開口部Ｈ１、Ｈ４の縁Ｈ１ａ、Ｈ４ａの少なくとも一部を覆うように、かつ、開口部Ｈ１、Ｈ４の内部で電気配線（補助容量用配線ＣＳ及びゲート配線Ｇ）の端部（ＣＳ１及びＧ１）と直接的に接続されるように、第２導電層（電極部材３０及び中間電極部材３９）を形成することができる。同時に、図１０Ｄ左側に示した工程において、第２導電層（チタン膜２５ａ、２６ａ及びアルミニウム膜２５ｂ、２６ｂ）に対して、パターニングを行うことにより、薄膜トランジスタ１８のソース電極１８ｓ及びドレイン電極１８ｄを形成することができる。
　また、図１０Ｄ右側に示す工程により、上記接続部２９の補助容量用配線ＣＳと電極部材３０が接続される。このようにプロセス初期の段階で補助容量用配線ＣＳと電極部材３０の導通がとれ、絶縁破壊に強くなる。例えば、ＴＦＴ製造工程の後半の段階（ＩＴＯのスパッタ後等）に、補助容量用配線ＣＳに対して複数の線が導通すると、ＩＴＯが形成されるまで、絶縁破壊されやすい状態にあるため、静電破壊によって配線が切れる恐れが生じる。また、ＩＴＯ形成後に、補助容量用配線ＣＳに対して複数の線が導通した場合は、導通検査がＩＴＯ後に行われることになり、最終のＩＴＯ形成工程が終了してから導通不良が発見されることになる。そのため、それまで工程が無駄となりコストアップとなる。これに対して、上記図１１Ｄに示す段階で、補助容量配線ＣＳと電極部材３０を導通することにより、そのような静電破壊が生じにくくなる。また、コストアップを抑えることができる。
　ここで、チタン膜２５ａ、２６ａ、３２ａ、３９の具体的な膜厚は、例えば３０～１５０ｎｍとすることができる。また、アルミニウム膜２５ｂ、２６ｂ、３２ｂ、３９’の具体的な膜厚は、例えば１００～４００ｎｍとすることができる。
　尚、上記の説明以外に、チタン膜２５ａ、２６ａ、３２ａ、３９、及びアルミニウム膜２５ｂ、２６ｂ、３２ｂ、３９’に代えて、例えば、モリブデン、銅などの金属、好ましくはウェットエッチングが可能で腐食性の少ない金属を用いことができる。
　また、ゲート端子部３８において、図３に示したように、中間電極部材３９がゲート絶縁膜２２の開口部Ｈ４の全てを覆うように設けた場合について説明したが、本実施形態はこれに限定されるものではなく、開口部Ｈ４の少なくとも一部が中間電極部材３９によって覆われていればよい（ソース端子部４２においても、同様。）。これは、後述する、第３導電層であるＩＴＯと第１導電層または第２導電層との接続が、層間絶縁膜、保護層及びゲート絶縁膜（またはアルミニウム膜３９’）を一度にまたがって接続するよりも、層間絶縁膜及び保護層にまたがって接続される方が、断線のおそれが減るためである。
　さらに、上記第２導電層形成工程が完了された時点で、補助容量用配線ＣＳ、ゲート配線Ｇ、及びソース配線Ｓは、電極部材３０、中間電極部材３９、及び４３にそれぞれ接続されることになる。すなわち、これらの補助容量用配線ＣＳ、ゲート配線Ｇ、及びソース配線Ｓは、アクティブマトリクス基板５の製造工程の初期の段階で、電気的に浮いた状態から対応する電極部材３０、中間電極部材３９、及び４３と導通される。この結果、本実施形態のアクティブマトリクス基板５では、補助容量用配線ＣＳ、ゲート配線Ｇ、及びソース配線Ｓにおいて、絶縁破壊が生じるのを大幅に抑制することができ、アクティブマトリクス基板５の製造歩留まりを大幅に向上させることができる。
　（Ｓ５：第２絶縁層形成工程）
　次に、図９のステップＳ５に示すように、第２絶縁層の一例である保護層２７及び層間絶縁膜２８の形成が行われる。
　具体的にいえば、図１０Ｅ左側に示すように、窒化シリコン（ＳｉＮｘ）からなる保護層２７が、例えばＣＶＤ法により、ソース電極１８ｓ及びドレイン電極１８ｄを覆うように、形成される。この保護層２７の具体的な膜厚は、例えば、１００～７００ｎｍとすることができる。また、この保護層２７の堆積温度は、２００～３５０℃とすることができる。膜剥がれの防止等のため、上記ゲート絶縁膜２２、アモルファスシリコン層２３、及び電極コンタクト層２４の堆積（３層デポ）の温度よりも低い温度で保護層２７を堆積することが好ましい。次いで、コーターを用い感光性層間絶縁膜材料を３～５μｍ塗付して、層間絶縁膜２８を形成する。保護層２７及び層間絶縁膜２８は、同時に、図１０Ｅ右側に示す接続部２９において、電極部材３０を覆うように形成することができる。さらに同時に、図１１Ｅに示す接続部３４及びゲート端子部３８においても、保護層２７及び層間絶縁膜２８を形成することができる。以上のように、保護層２７及び層間絶縁膜２８を形成することにより、ソース電極１８ｓ、ドレイン電極１８ｄ、電極部材３０及び中間電極部材３９を含む第２導電層を覆うように、第２絶縁層（保護層２７及び層間絶縁膜２８）を形成することができる。
　また、保護層２７及び層間絶縁膜２８が形成されると、図１０Ｅ右側に示すように、接続部２９がアクティブマトリクス基板５に完成される。
　さらに、層間絶縁膜２８に対して、第５のマスク５５を用いてフォトリソグラフィを行うことによってパターニングした後、ドライエッチングを行うことにより、保護層２７と層間絶縁層２８を所定の形状にパターニングする。これにより、第２絶縁層（保護層２７及び層間絶縁膜２８）において、電気配線（ゲート配線Ｇ）の端部（Ｇ１）と第２導電層（中間電極部材３９）の接続部が露出されるように、開口部Ｈ５、Ｈ６を形成することができる。
　具体的にいえば、上記ゲート端子部３８において、図１１Ｅ右側に示すように、保護層２７に対して、ドライエッチングを行うことにより、開口部Ｈ５が形成され、層間絶縁膜２８に対して、ドライエッチングを行うことにより、開口部Ｈ６が形成される。さらに、ゲート端子部３８では、アルミニウムのみを選択的にエッチするウェットエッチングを行うことにより、開口部Ｈ５に露出されたアルミニウム膜３９’（図１１Ｄ右側）が除去される。これにより、後続の工程で堆積されるＩＴＯからなる電極部材４０が、アルミニウム膜３９’と接触するのが防がれて、電極部材４０に腐食が生じるのが防止される。なお、ＩＴＯとの腐食のない銅やチタン、モリブデンを配線に使用する場合にはこの行程は不要である。
　また、上記接続部３４において、図１１Ｅ左側に示すように、保護層２７に対して、ドライエッチングを行うことにより、開口部Ｈ２が形成され、層間絶縁膜２８に対して、ドライエッチングを行うことにより、開口部Ｈ３が形成される。この接続部３４では、電極接続配線２６の端部である、チタン膜２６ａが開口部Ｈ２の内部に露出するように設けられている。また、この接続部３４においても、ゲート端子部３８と同様に、ウェットエッチングが行われて、開口部Ｈ２に露出されたアルミニウム膜２６ｂ（図１１Ｄ左側）が除去される。これにより、後続の工程で堆積されるＩＴＯからなる画素電極１９が、アルミニウム膜２６ｂと接触するのが防がれて、画素電極１９に腐食が生じるのが防止される。
　また、開口部Ｈ５、Ｈ６の形成工程では、図３に示すように、ゲート配線Ｇ（第１導電層）の端部（Ｇ１）と中間電極部材（第２導電層）３９との接続部が、当該開口部Ｈ５、Ｈ６の内部に露出されるように、なっている。これにより、上記第２導電層が、フォト工程での現像液、剥離液等で膜減りしたときでも、対応する後述の第３導電層と確実に接続できるようになっている。これは特に、銅のような比較的腐食性の高い金属を用いるときに有効である。
　（Ｓ６：第３導電層形成工程）
　次に、図９のステップＳ６に示すように、第３導電層の一例であるＩＴＯの形成が行われる。
　具体的にいえば、図１０Ｆ左側に示すように、層間絶縁膜２８に対して、例えばスパッタ法により、５０～２００ｎｍのＩＴＯを堆積した後、第６のマスク５６を用いたフォトリソグラフィ、ウェットエッチング、及びレジスト剥離洗浄を行ってパターニングすることにより、画素電極１９を層間絶縁膜２８上に形成する。
　また、上記接続部３４においては、図１１Ｆ右側に示すように、チタン膜２６ａ（第２導電層の一例）に対して、画素電極１９が、開口部Ｈ２、Ｈ３の内部で直接的に接続される。具体的には、この接続部３４では、画素電極１９は、保護層２７の開口部Ｈ２の縁Ｈ２ａ及び層間絶縁膜２８の開口部Ｈ３の縁Ｈ３ａの少なくとも一部を覆うように、かつ、当該開口部Ｈ２、Ｈ３の内部でチタン膜２６ａと直接的に接続されるように設けられている。これにより、接続部３４がアクティブマトリクス基板５に完成される。
　また、上記ゲート端子部３８においては、図１１Ｆ右側に示すように、中間電極部材３９（第２導電層の一例）に対して、第３導電層としての電極部材４０が、開口部Ｈ５、Ｈ６の内部で直接的に接続される。具体的には、このゲート端子部３８では、電極部材４０は、保護層２７の開口部Ｈ５の縁Ｈ５ａ及び層間絶縁膜２８の開口部Ｈ６の縁Ｈ６ａの少なくとも一部を覆うように、かつ、当該開口部Ｈ５、Ｈ６の内部で中間電極部材３９と直接的に接続されるように設けられている。これにより、第２絶縁層（保護層２７及び層間絶縁膜２８）の開口部（Ｈ５及びＨ６）の縁（Ｈ５ａ及びＨ６ａ）の少なくとも一部を覆うように、かつ、当該開口部（Ｈ５及びＨ６）の内部で第２導電層（中間電極部材３９）と直接的に接続されるように、第３導電層（電極部材４０）が形成される。そして、ゲート端子部３８がアクティブマトリクス基板５に完成される。
　以上のように構成された本実施形態のアクティブマトリクス基板５では、上記接続部２９において、補助容量用配線ＣＳ（第１導電層）の端部ＣＳ１はゲート絶縁膜２２（第１絶縁層）に設けられた開口部Ｈ１の内部に突出するように設けられている。また、接続部２９では、電極部材３０（第２導電層）が、開口部Ｈ１の縁Ｈ１ａの少なくとも一部を覆うように、かつ、開口部Ｈ１の内部で補助容量用配線ＣＳの端部ＣＳ１と直接的に接続されるように、設けられている。これにより、電極部材３０に断線が生じるのを防ぎつつ、当該電極部材３０を補助容量用配線ＣＳに接続することができる。
　また、本実施形態のアクティブマトリクス基板５では、上記接続部３４において、電極接続配線２６（第２導電層）の端部２６ａは保護層２７及び層間絶縁膜２８（第２絶縁層）にそれぞれ設けられた開口部Ｈ２及びＨ３の内部に突出するように設けられている。また、接続部３４では、画素電極１９（第３導電層）が、開口部Ｈ２、Ｈ３の縁Ｈ２ａ、Ｈ３ａの少なくとも一部を覆うように、かつ、開口部Ｈ２、Ｈ３の内部で電極接続配線２６の端部２６ａと直接的に接続されるように、設けられている。これにより、画素電極１９に断線が生じるのを防ぎつつ、当該画素電極１９を電極接続配線２６に接続することができる。
　また、本実施形態のアクティブマトリクス基板５では、上記ゲート端子部３８において、ゲート配線Ｇ（第１導電層）の端部Ｇ１はゲート絶縁膜２２（第１絶縁層）に設けられた開口部Ｈ４の内部に突出するように設けられている。また、ゲート端子部３８では、中間電極部材３９（第２導電層）が、開口部Ｈ４の縁Ｈ４ａの少なくとも一部を覆うように、かつ、開口部Ｈ４の内部でゲート配線Ｇの端部Ｇ１と直接的に接続されるように、設けられている。これにより、中間電極部材３９に断線が生じるのを防ぎつつ、当該中間電極部材３９をゲート配線Ｇに接続することができる。さらに、ゲート端子部３８では、電極部材４０（第３導電層）が、開口部Ｈ５、Ｈ６の縁Ｈ５ａ、Ｈ６ａの少なくとも一部を覆うように、かつ、開口部Ｈ５、Ｈ６の内部で中間電極部材３９と直接的に接続されるように、設けられている。これにより、電極部材４０に断線が生じるのを防ぎつつ、当該電極部材４０を中間電極部材３９に接続することができる。
　また、本実施形態のアクティブマトリクス基板５では、上記ソース端子部４２において、ソース配線Ｓ（第１導電層）の端部Ｓ１はゲート絶縁膜２２（第１絶縁層）に設けられた開口部Ｈ７の内部に突出するように設けられている。また、ソース端子部４２では、中間電極部材４３（第２導電層）が、開口部Ｈ７の縁Ｈ７ａの少なくとも一部を覆うように、かつ、開口部Ｈ７の内部でソース配線Ｓの端部Ｓ１と直接的に接続されるように、設けられている。これにより、中間電極部材４３に断線が生じるのを防ぎつつ、当該中間電極部材４３をソース配線Ｓに接続することができる。さらに、ソース端子部４２では、電極部材４４（第３導電層）が、開口部Ｈ８、Ｈ９の縁Ｈ８ａ、Ｈ９ａの少なくとも一部を覆うように、かつ、開口部Ｈ８、Ｈ９の内部で中間電極部材４３と直接的に接続されるように、設けられている。これにより、電極部材４４に断線が生じるのを防ぎつつ、当該電極部材４４を中間電極部材４３に接続することができる。
　以上のように、本実施形態では、上記従来例と異なり、絶縁層を介在させて設けられる複数の導電層を確実に接続することができるアクティブマトリクス基板５を構成することができる。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示パネルに適用することができる。
　また、上記の説明では、第１導電層としてドレイン電極と前記画素電極を接続するための電極接続配線、補助容量用配線、ゲート配線、及びソース配線を用いるとともに、第２導電層として画素電極、補助容量用配線とソースドライバ（駆動部）を接続する電極部材、ゲート配線に接続される中間電極部材、及びソース配線に接続される中間電極部材を用いた場合について説明した。しかしながら、本発明は、第１導電層では、その端部が絶縁層に形成された開口部の内部に突出するように設けられ、第２導電層は、開口部の縁の少なくとも一部を覆うように、かつ、開口部の内部で第１導電層の端部と直接的に接続されるように、設けられているものであれば何等限定されない。具体的には、例えば上記共通電極とこれに接続される共通電極用配線とを、第１及び第２導電層の一方及び他方に用いることができる。
　また、上記の説明では、第２導電層としてゲート配線に接続される中間電極部材及びソース配線に接続される中間電極部材を用いるとともに、第３導電層として中間電極部材とゲートドライバに接続される電極部材及びソースドライバに接続される電極部材を用いた場合について説明した。しかしながら、本発明は、第２導電層は、第１絶縁層に形成された開口部の縁の少なくとも一部を覆うように、かつ、第１絶縁層に形成された開口部の内部で第１導電層の端部と直接的に接続されるように、設けられ、第３導電層は、第２絶縁層に形成された開口部の縁の少なくとも一部を覆うように、かつ、第２絶縁層に形成された開口部の内部で第２導電層と直接的に接続されるように、設けられているものであれば何等限定されない。
　また、上記の説明では、第１絶縁層としてゲート絶縁膜を用いるとともに、第２絶縁層として保護層及び層間絶縁膜を用いた構成について説明したが、本発明の第１及び第２絶縁層はこれに限定されるものではなく、第１及び第２絶縁層はそれぞれ第１及び第２導電層を覆うように設けられたものであればよく、例えば第２絶縁層として保護層だけを用いる構成でもよい。
　また、上記の説明では、補助容量用配線をソースドライバ（駆動部）に接続した構成について説明したが、本発明はこれに限定されるものではなく、例えば駆動部としてのゲートドライバに補助容量用配線を接続したり、補助容量用配線専用の駆動部（ドライバ）に接続したりして、補助容量を発生させる構成でもよい。
　本発明は、絶縁層を介在させて設けられる複数の導電層を確実に接続することができるアクティブマトリクス基板、及びその製造方法に対して有用である。
　５　アクティブマトリクス基板
　５ａ　基材
　１６　ソースドライバ（駆動部）
　１７　ゲートドライバ
　１８　薄膜トランジスタ
　１８ｇ　ゲート電極
　１８ｓ　ソース電極
　１８ｄ　ドレイン電極
　１９　画素電極
　２２　ゲート絶縁膜（第１絶縁層）
　２６　電極接続配線（第１導電層）
　２６ａ　端部
　２７　保護層（第２絶縁層）
　２８　層間絶縁膜（第２絶縁層）
　３０　電極部材（第２導電層）
　３９　中間電極部材（第２導電層）
　４０　電極部材（第３導電層）
　４３　中間電極部材（第２導電層）
　４４　電極部材（第３導電層）
　Ｇ　ゲート配線（第１導電層、電気配線）
　Ｇ１　端部
　Ｓ　ソース配線（第１導電層、電気配線）
　Ｓ１　端部
　ＣＳ　補助容量用配線（第１導電層、電気配線）
　ＣＳ１　端部
　Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６、Ｈ７、Ｈ８、Ｈ９　開口部
　Ｈ１ａ、Ｈ２ａ、Ｈ３ａ、Ｈ４ａ、Ｈ５ａ、Ｈ６ａ、Ｈ７ａ、Ｈ８ａ、Ｈ９ａ　（開口部の）縁

Claims (8)

  1. 　薄膜トランジスタを備えるとともに、第１導電層と、前記第１導電層に接続される第２導電層及び第３導電層を有するアクティブマトリクス基板の製造方法であって、
    　第１のマスクを用いて前記第１導電層をパターニングする工程と、
    　前記第１導電層を覆う第１絶縁層を、第２のマスクを用いてパターニングする工程であって、当該第１絶縁層において、前記第１導電層が露出する開口部を形成するように、前記第１絶縁層をパターニングする工程と、
    　前記第１導電層及び前記第１絶縁層を覆う半導体層を第３のマスクを用いてパターニングする工程と、
    　前記第１絶縁層を覆う第２導電層を、第４のマスクを用いてパターニングする工程であって、前記第１絶縁層の開口部の内部で、前記第１導電層と前記第２導電層とが接続されるように、前記第２導電層をパターニングする工程と、
    　前記第２導電層を覆う第２絶縁層を、第５のマスクを用いてパターニングする工程であって、前記第２絶縁層において、前記第１導電層と前記第２導電層の接続部が露出する開口部を形成するように前記第２絶縁層をパターニングする工程と、
    　前記第２絶縁層を覆う第３導電層を、第６のマスクを用いてパターニングする工程であって、前記第２絶縁層の開口部の内部で前記第２導電層と前記第３導電層が接続されるように、第３導電層をパターニングする工程とを含む、アクティブマトリクス基板の製造方法。
  2. 　前記第１導電層をパターニングする工程において、前記薄膜トランジスタのゲート電極及び他の電気配線を形成し、
    　前記第１絶縁層をパターニングする工程において、前記第１絶縁層の開口部を形成するとともに、電極コンタクト層を形成し、
    　前記半導体層をパターニングする工程において、前記薄膜トランジスタの半導体層を形成し、
    　前記第２導電層をパターニングする工程において、前記半導体層、電極コンタクト層、及び前記第１絶縁層の開口部の縁の少なくとも一部を覆うように前記第２導電層を形成し、前記第２導電層に対してエッチングを行うことにより前記薄膜トランジスタのソース電極及びドレイン電極を形成し、かつ、前記開口部の内部で前記電気配線と前記第２導電層が接続されるように、前記第２導電層を形成することを特徴とする、請求項１に記載のアクティブマトリクス基板の製造方法。
  3. 　前記第１絶縁層をパターニングする工程において、当該第１絶縁層において、前記第１導電層の端部が露出されるように、前記第１絶縁層の開口部を形成し、
    　前記第２導電層をパターニングする工程において、前記開口部の縁の少なくとも一部を覆うように、かつ、前記開口部の内部で前記第１導電層の前記端部と前記第２の導電層が直接的に接続されるように、前記第２導電層をパターニングすることを特徴とする、請求項１または２に記載のアクティブマトリクス基板の製造方法。
  4. 　前記第２絶縁層をパターニングする工程において、当該第２絶縁層において、前記第２導電層の端部が露出されるように、前記第２絶縁層の開口部を形成し、
    　前記第３導電層をパターニングする工程において、前記開口部の縁の少なくとも一部を覆うように、かつ、前記開口部の内部で前記第２導電層の前記端部と前記第３の導電層が直接的に接続されるように、前記第３導電層をパターニングすることを特徴とする、請求項１～３のいずれか１項に記載のアクティブマトリクス基板の製造方法。
  5. 　前記電気配線として、補助容量を発生させるための補助容量用配線が用いられ、
    　前記第２導電層として、前記補助容量用配線と当該補助容量配線に接続される駆動部を接続する電極部材が用いられ、
    　前記第２導電層をパターニングする工程において、前記補助容量用配線と前記電極部材との接続部が形成される請求項１～４のいずれか１項に記載のアクティブマトリクス基板の製造方法。
  6. 　前記電気配線として、前記薄膜トランジスタの前記ゲート電極に接続されるゲート配線が用いられ、
    　前記第２導電層として、前記ゲート配線に接続される中間電極部材が用いられ、
    　前記第３導電層として、ゲートドライバと前記中間電極部材に接続される電極部材が用いられ、
    　第３導電層をパターニングする工程において、前記ゲート配線と前記ゲートドライバとを接続するゲート端子部が形成される請求項１～４のいずれか１項に記載のアクティブマトリクス基板の製造方法。
  7. 　前記電気配線として、前記薄膜トランジスタの前記ソース電極に接続されるソース配線が用いられ、
    　前記第２導電層として、前記ソース配線に接続される中間電極部材が用いられ、
    　前記第３導電層として、ソースドライバと前記中間電極部材に接続される電極部材が用いられ、
    　第３導電層をパターニングする工程において、前記ソース配線と前記ソースドライバとを接続するソース端子部が形成される請求項１～４のいずれか１項に記載のアクティブマトリクス基板の製造方法。
  8. 　前記薄膜トランジスタのドレイン電極と当該薄膜トランジスタに接続される画素電極を接続するための電極接続配線が、前記第２導電層により、形成され、
    　前記電極接続配線と前記画素電極との接続部が、前記第３導電層により、形成される請求項１～４のいずれか１項に記載のアクティブマトリクス基板の製造方法。
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