JP2008139656A

JP2008139656A - 表示装置及びその製造方法

Info

Publication number: JP2008139656A
Application number: JP2006327010A
Authority: JP
Inventors: Atsunori Nishiura; 篤徳西浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-12-04
Filing date: 2006-12-04
Publication date: 2008-06-19

Abstract

【課題】表示不良の発生を抑制させることができる表示装置及びその製造方法を提供すること。
【解決手段】本発明にかかる表示装置は、ＴＦＴアレイ基板１００を有するものである。これは、ＴＦＴアレイ基板１００に設けられた下部容量電極２４ａと、下部容量電極２４ａ上に形成された第１層間絶縁膜２５と、第１層間絶縁膜２５を介して、下部容量電極２４ａ上に形成された上部容量電極２６ａとを有する。さらに、上部容量電極２６ａ上に形成され、１画素において上部容量電極２６ａへのコンタクトホール３１を複数有する第２層間絶縁膜２７と、第２層間絶縁膜２７上に形成され、コンタクトホール３１によって上部容量電極２６ａと接続される画素電極３２とを備える。
【選択図】図３

Description

本発明は、表示装置及びその製造方法に関し、例えばＴＦＴアレイ基板を有する表示装置及びその製造方法に関する。

液晶表示装置（ＬＣＤ）は、薄型・軽量・低消費電力の特徴を活かして、情報通信時代に必須のフラットパネルディスプレイとして、ＯＡ用、民生用、産業用と幅広く活用されている。この液晶表示装置には、例えばＴＦＴアレイ基板が用いられている。これは、スイッチング素子として薄膜トランジスタ（ＴＦＴ）が備えられている。このようなＴＦＴアレイ基板を用いた表示装置は、例えば特許文献１〜４に開示されている。

ここで、従来のトップゲート型のＴＦＴアレイ基板の製造方法について図６を用いて説明する。図６は、従来のトップゲート型のＴＦＴアレイ基板の構成を示す断面図である。

まず、無アルカリガラス基板等の絶縁性基板１上に下地膜２を成膜する。下地膜２は、絶縁性基板１のバリア層であり、ＳｉＯ_２またはＳｉＮといった無機絶縁膜である。そして、絶縁性基板１上に下地膜２を介して非晶質シリコン膜をＣＶＤ法を用いて形成する。最近は、下地膜２及び非晶質シリコン膜を連続成膜する場合が多い。そして、非晶質シリコン膜にエキシマレーザーを照射して、非晶質シリコン膜をポリシリコン膜３に変換する。そして、ポリシリコン膜３上に感光性樹脂であるフォトレジスト膜を塗布し、写真製版工程によってフォトレジスト膜をパターン形成する。その後、フォトレジスト膜をマスクとしてポリシリコン膜３をエッチングし、ポリシリコン膜３を所定形状とする。エッチングはドライエッチングによって行い、フッ化ガス（ＣＦ_４、ＣＨＦ_３、ＳＦ_６等）と酸素（Ｏ_２）等の混合ガスを用いる。このように形成されたポリシリコン膜３は、ＴＦＴのチャネル領域と、下部容量電極３ａとを有する。つまり、チャネル領域及び下部容量電極３ａは、一度の写真製版工程で所望のパターンに形成される。これにより、工程を削減することができ、生産性が向上する。

次に、ポリシリコン膜３上、つまりチャネル領域及び下部容量電極３ａの上に膜厚バラツキを小さく制御したゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えばＳｉＯ_２またはＳｉＮ、もしくはＳｉＯ_２とＳｉＮとの積層構造となっている。これらを薄膜にて堆積させ、ゲート絶縁膜４を成膜する。そして、ゲート絶縁膜４上に、第１メタル層を成膜し、写真製版工程とエッチングによって、ゲート電極５と上部容量電極５ａとを同時に形成する。つまり、ゲート絶縁膜４上に、ゲート電極５と上部容量電極５ａとが同一レイヤーで形成される。そして、下部容量電極３ａ、ゲート絶縁膜４、及び上部容量電極５ａは、蓄積容量素子を構成する。ここでは、ゲート絶縁膜４が誘電体層も兼ね合わせている。

次に、ゲート電極５を注入マスクとしてポリシリコン膜３のソース・ドレイン領域に不純物を注入する。そして、第１層間絶縁膜６を成膜し、ポリシリコン膜３のソース・ドレイン領域に接続されるコンタクトホール１１、１２を形成する。つまり、ポリシリコン膜３のソース・ドレイン領域に対向する第１層間絶縁膜６及びゲート絶縁膜４が除去され、コンタクトホール１１、１２が形成される。コンタクトホール１１に配線電極としてソース電極７を形成し、ポリシリコン膜３のソース領域に接続する。そして、コンタクトホール１２に配線電極としてドレイン電極８を形成し、ポリシリコン膜３のドレイン領域に接続する。その後、ソース電極７及びドレイン電極８を覆うように、第２層間絶縁膜９を成膜、パターニング、エッチングを行う。また、ドレイン電極８上の第２層間絶縁膜９には、コンタクトホール１３が形成されている。ここで製造されるＴＦＴアレイ基板を液晶表示装置に用いられる場合、第２層間絶縁膜９上に、１画素単位に透明導電膜で画素電極１０が形成される。この透明導電膜にはＩＴＯが一般的に用いられる。画素電極１０は、コンタクトホール１３によってドレイン電極８に接続される。以上の工程により、ＴＦＴアレイ基板が製造される。
特開２００３−２４８４４１号公報特開２０００−２６７１２８号公報特開２００２−０９４０７２号公報特開２０００−３１２００５号公報

このような従来のＴＦＴアレイ基板では、画素電極１０と、蓄積容量素子を構成する下部容量電極３ａとは、コンタクトホール１２、１３によって接続される。つまり、画素電極１０と、ポリシリコン膜３に形成された下部容量電極３ａとが、ドレイン電極８を介して接続される。これにより、画素電極１０と下部容量電極３ａは同電位となる。しかし、上部容量電極５ａは、下部容量電極３ａとの間で蓄積容量を形成するため、共通電位が与えられる。すなわち、上部容量電極５ａは共通電位で固定され、画素電極１０と異なる電位となる。また、下部容量電極３ａへのコンタクトホールを形成するためには、下部容量電極３ａのパターンを上部容量電極５ａのパターンより引き出す必要があり、この引き出し領域を大きく取ることは画素開口領域を狭めることになる。

従って、画素電極１０と下部容量電極３ａとを接続するコンタクトホールは、通常１画素当たりに必要最小限の１個のみ形成される。図６においては、画素電極１０と下部容量電極３ａとを接続するコンタクトホールは、一連のコンタクトホール１３、１２のみである。しかし、この場合には製造プロセスにおける写真製版不良や、異物などによるエッチング開口不良が直接画素欠陥に結びつくことになる。このため、量産化にて歩留り、品質を向上・維持することに対して不利であった。また、このようなＴＦＴアレイ基板を表示装置に用いることによって、表示不良が発生する場合があった。

本発明は、上記の問題を鑑みるためになされたものであり、表示不良の発生を抑制させることができる表示装置及びその製造方法を提供することを目的とする。

本発明にかかる表示装置は、ＴＦＴアレイ基板を有する表示装置であって、前記ＴＦＴアレイ基板に設けられた下部容量電極と、前記下部容量電極上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を介して、前記下部容量電極上に形成された上部容量電極と、前記上部容量電極上に形成され、１画素において前記上部容量電極へのコンタクトホールを複数有する第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、前記コンタクトホールによって前記上部容量電極と接続される画素電極とを備えるものである。

本発明にかかる表示装置の製造方法は、ＴＦＴアレイ基板を有する表示装置の製造方法であって、基板上に下部容量電極を形成する工程と、前記下部容量電極上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に前記下部容量電極と対向配置される上部容量電極を形成する工程と、前記上部容量電極上に、１画素において前記上部容量電極へのコンタクトホールを複数有する第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に、前記複数のコンタクトホールによって前記上部容量電極と接続される画素電極を形成する工程とを備える方法である。

本発明によれば、表示不良の発生を抑制させることができる表示装置及びその製造方法を提供することができる。

実施の形態．
まず、本実施の形態にかかる表示装置について図１を用いて説明する。本実施の形態にかかる表示装置には、後述するＴＦＴアレイ基板１００が用いられる。表示装置とは、例えば液晶表示装置やＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。また、ＥＬ表示装置には、有機ＥＬ表示装置、無機ＥＬ表示装置がある。ここでは、一例として、液晶表示装置について説明する。図１は、液晶表示装置１２９の構成を示す断面模式図である。

液晶表示装置１２９は、液晶表示パネル１２０、バックライトユニット１２１、駆動回路（不図示）等を備えるものである。液晶表示パネル１２０は、ＴＦＴアレイ基板１００と、ＴＦＴアレイ基板１００に対向して配置される対向基板１２２とを外周縁にて、シール剤１２３を用いて貼り合わせ、その間に液晶層１２４を形成して封止したものである。ＴＦＴアレイ基板１００は、スイッチング素子としてＴＦＴ（薄膜トランジスタ）１０８を有する。そして、シール剤１２３で囲まれる領域にて、１画素ごとに画素電極３２が配置される。バックライトユニット１２１は、液晶表示パネル１２０の反視認側に配置され、液晶表示パネル１２０の背面側から光を照射する。そして、ＴＦＴアレイ基板１００の端部には、駆動回路（不図示）が設けられる。これにより、外部からの各種信号が供給される。それらの信号に応じて、ＴＦＴ１０８のＯＮ、ＯＦＦが制御され、ＴＦＴ１０８がＯＮ状態のとき、画素電極３２に表示電圧が印加される。

対向基板１２２は、カラーフィルタ層及び対向電極１２５を有している。カラーフィルタ層は、例えばブラックマトリクス（ＢＭ）層１２６と、赤（Ｒ）緑（Ｇ）青（Ｂ）の着色層１２７とを有している。対向電極１２５は、対向基板１２２の液晶層１２４側に配置され、液晶層１２４に信号電位を供給するための共通電位を与える。なお、例えばＩＰＳ方式の液晶表示装置に用いられる場合、対向電極１２５はＴＦＴアレイ基板１００側に配置される。そして、対向基板１２２と対向電極１２５との間にて、画素電極３２及びＴＦＴ１０８に対向する領域に、カラーフィルタ層が形成されており、このカラーフィルタ層を用いてカラー表示が行われる。

また、ＴＦＴアレイ基板１００および対向基板１２２の液晶層１２４側の表面には、液晶を配向させるための液晶配向膜（不図示）が形成されている。そして、ＴＦＴアレイ基板１００と対向基板１２２の外側に、それぞれ偏光板１２８が貼付され、液晶表示パネル１２０が形成される。液晶表示装置１２９は、以上のように構成されている。また、上記の構成は、一例であり、これ以外の構成でもよい。

画素電極３２と対向電極１２５との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層１２４を通過する光の偏光状態が変化する。すなわち、偏光板１２８を通過して直線偏光となった光は液晶層１２４によって、偏光状態が変化する。具体的には、バックライトユニット１２１からの光及び外部から入射した外光は、偏光板１２８によって直線偏光になる。そして、この直線偏光が液晶層１２４を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板１２２側の偏光板１２８を通過する光量が変化する。すなわち、バックライトユニット１２１から液晶表示パネル１２０を透過する透過光のうち、視認側の偏光板１２８を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板１２８を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、上記の液晶表示装置１２９に用いられるＴＦＴアレイ基板１００について図２を用いて説明する。図２は、ＴＦＴアレイ基板１００の構成を示す平面模式図である。ＴＦＴアレイ基板１００には、上記のようにスイッチング素子としてＴＦＴが用いられる。

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９と複数のソース信号線（表示信号配線）１１０とが形成されている。複数のゲート信号線１０９は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。なお、隣接するゲート信号線１０９間には、後述する下部容量電極が平行に設けられている。ゲート信号線１０９及び下部容量電極と、ソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９及び下部容量電極と、ソース信号線１１０とは直交している。そして、隣接する下部容量電極とソース信号線１１０とで囲まれた領域が画素となる。従って、ＴＦＴアレイ基板１００では、画素がマトリクス状に配列される。

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号（表示電圧）をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極３２に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極３２に表示電圧が印加される。そして、画素電極３２と、対向電極１２５との間に、表示電圧に応じた電界が生じる。なお、本実施の形態では、ソース電極として後述する接続電極３３、ドレイン電極として画素電極３２を用いる。つまり、ドレイン電極と画素電極が一体となって、画素電極３２を形成している。また、ソース信号線１１０として、後述する配線電極２６を用いる。

次に、ＴＦＴアレイ基板１００の構成について図３、図４を用いて詳細に説明する。図３は、ＴＦＴアレイ基板１００の構成を示す断面模式図である。図４は、ＴＦＴアレイ基板１００の画素の構成を示す平面模式図である。つまり、図２における１画素を拡大した平面模式図である。ここでは、一例としてトップゲート型のＴＦＴアレイ基板１００について説明する。

絶縁性基板２０上に、透過性の無機絶縁膜であるシリコン窒化膜（ＳｉＮ膜）等の下地膜２１が形成される。このような下地膜２１は、例えばガラス基板からのＮａなどの可動イオンが後述するシリコン膜へ拡散することを防止する目的で設けられる。つまり、不純物拡散を遮断するバリア層である。絶縁性基板２０としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。ここでは、絶縁性基板２０としてガラス基板を用いる。そして、下地膜２１の上層には、島状のポリシリコン（ｐ−Ｓｉ）膜２２が形成される。ポリシリコン膜２２は、非晶質シリコン（ａ−Ｓｉ）膜にエキシマレーザー等のレーザー光を照射することにより形成されている。また、ポリシリコン膜２２には、不純物を含む導電性領域があり、これがソース領域２２ｂ、ドレイン領域２２ｃである。ソース・ドレイン領域は、ポリシリコン膜２２の両端に形成され、ソース・ドレイン領域に挟まれる領域がチャネル領域２２ａである。

さらに、ポリシリコン膜２２を覆うようにゲート絶縁膜２３が形成される。つまり、ゲート絶縁膜２３は、ポリシリコン膜２２に接して形成される。そして、チャネル領域２２ａと対向して、ゲート絶縁膜２３上にゲート電極２４が形成される。ゲート電極２４は、ゲート信号線１０９からポリシリコン膜２２の上部まで延設されている。そして、ゲート信号線１０９を介して、ゲート電極２４にゲート信号が入力され、ＴＦＴ１０８のＯＮとＯＦＦとを制御している。なお、ゲート電極２４は、後述するコンタクトホール２８及びコンタクトホール２９の間に形成されている。また、ゲート電極２４と同一レイヤーで下部容量電極２４ａが形成されている。ゲート信号線１０９と下部容量電極２４ａとは平行して設けられ、隣接するゲート信号線１０９間に下部容量電極２４ａが配置される。そして、下部容量電極２４ａは、隣接画素の下部容量電極２４ａと接続され、共通電位が与えられている。ゲート電極２４及び下部容量電極２４ａを覆うように、第１層間絶縁膜２５が形成される。第１層間絶縁膜２５上には、配線電極２６、上部容量電極２６ａが同一レイヤーで形成される。配線電極２６は、平行して複数設けられている。また、配線電極２６は、ゲート信号線１０９及び下部容量電極２４ａと交差して配置される。そして、隣接する下部容量電極２４ａと配線電極２６とで囲まれた領域が画素となる。上部容量電極２６ａは、第１層間絶縁膜２５を介して、下部容量電極２４ａ上に形成されている。すなわち、下部容量電極２４ａと上部容量電極２６ａとは、第１層間絶縁膜２５を介して、重なっている。なお、上部容量電極２６ａは、隣接する配線電極２６間に配置され、下部容量電極２４ａと同様、ゲート信号線１０９と平行に設けられている。また、上部容量電極２６ａは、下部容量電極２４ａより幅広に形成されている。そして、第１層間絶縁膜２５を誘電体層として、下部容量電極２４ａと上部容量電極２６ａとが蓄積容量コンデンサを形成する。このように、第１層間絶縁膜２５、下部容量電極２４ａ、及び上部容量電極２６ａは、蓄積容量素子となる。そして、後述する画素電極３２に印加される電圧を一定時間保持するための蓄積容量を構成する。

そして、配線電極２６及び上部容量電極２６ａを覆うように第２層間絶縁膜２７が形成される。また、ソース領域２２ｂ及びドレイン領域２２ｃに対応する第２層間絶縁膜２７、第１層間絶縁膜２５、及びゲート絶縁膜２３には、コンタクトホール２８、２９がそれぞれ設けられている。さらに、配線電極２６上の第２層間絶縁膜２７にコンタクトホール３０、上部容量電極２６ａ上の第２層間絶縁膜２７にコンタクトホール３１がそれぞれ形成されている。なお、上部容量電極２６ａ上の第２層間絶縁膜２７に形成されたコンタクトホール３１は、１画素あたりに複数個形成されている。つまり、第２層間絶縁膜２７は、上部容量電極２６ａ上に形成され、１画素において上部容量電極２６ａへのコンタクトホール３１を複数有する。ここでは、上部容量電極２６ａ上にコンタクトホール３１が５個ずつ２列（計１０個）に形成されている。

そして、第２層間絶縁膜２７上には、画素電極３２及び接続電極３３が同一レイヤーで形成されている。画素電極３２及び接続電極３３として、ＩＴＯ膜等の透明導電膜を用いることができる。液晶表示装置に用いられる場合、１画素単位に画素電極３２が形成される。具体的には、画素電極３２は、隣接する下部容量電極２４ａと配線電極２６とで囲まれた領域（ＴＦＴ１０８を含む）の略全体に形成される。なお、画素電極３２は、コンタクトホール２８、３０上には形成されない。接続電極３３は、コンタクトホール２８とコンタクトホール３０とをつなぐように形成されている。すなわち、画素電極３２と接続電極３３とは離間して配置される。接続電極３３は、コンタクトホール３０によって配線電極２６に接続される。さらに、接続電極３３は、コンタクトホール２８を介して、ポリシリコン膜２２のソース領域２２ｂに接続される。また、画素電極３２は、コンタクトホール２９によってポリシリコン膜２２のドレイン領域２２ｃに接続される。これにより、ＴＦＴ１０８がＯＮのとき、配線電極２６に供給された表示信号が、接続電極３３を介してポリシリコン膜２２のソース領域２２ｂに出力される。そして、ポリシリコン膜２２を介して画素電極３２に表示信号が供給される。また、画素電極３２は、コンタクトホール３１によって上部容量電極２６ａに接続される。これにより、上部容量電極２６ａは画素電極３２と同電位になる。上記のように、コンタクトホール３１は、複数個形成されているので、画素電極３２と上部容量電極２６ａとは、複数箇所によって並列に接続される。ＴＦＴアレイ基板１００は、上記のように構成される。

これにより、いずれかのコンタクトホール３１に開口不良が発生していても、他のコンタクトホール３１によって画素電極３２と上部容量電極２６ａとが接続されるので、接続不良を回避する可能性を高めることができる。また、コンタクトホール３１の底部面積の合計が１画素の面積の０．１％以上２０％以下であるのが好ましい。これにより、効果的に接続不良を回避する可能性を高めることができる。そして、ＴＦＴアレイ基板１００の品質の向上・維持することが可能となる。このため、ＴＦＴアレイ基板１００を有する表示装置、例えば図１に示された液晶表示装置１２９において表示不良率を低減することができる。つまり、表示不良の発生を抑制することができる。さらに、コンタクトホール３１を面積の大きい上部容量電極２６ａ上に形成するため、容量を得ることを目的とする以上の面積を確保する必要はない。つまり、従来のように、コンタクトホールを形成するために電極を引き出す必要がなく、画素開口領域を狭めることがない。このように、高開口率化されることにより、優れた表示品質を得ることができる。例えば、解像度３２０×２４０のＱＶＧＡパネルにおいて、１画素の面積が６３００μｍ^２に対し、蓄積容量素子面積が６３０μｍ^２である場合、５μｍ径のコンタクトホール３１は１０から２０程度配置することが可能である。例えば、５μｍ×５μｍのコンタクトホール３１が１０個配置する場合、１画素の面積に対して、コンタクトホール３１底部面積の合計が約４％となる。

次に、上記ＴＦＴアレイ基板１００の製造方法について図５を用いて説明する。図５は、ＴＦＴアレイ基板１００の製造方法を示す断面模式図である。

まず、ガラス基板や石英基板などの透過性を有する絶縁性基板２０上に、ＣＶＤ法を用いて、下地膜２１を形成する。下地膜２１としては、例えば透過性の無機絶縁膜であるシリコン酸化膜（ＳｉＯ_２膜）やシリコン窒化膜（ＳｉＮ膜）、もしくはＳｉＯ_２膜とＳｉＮ膜との積層構造を用いることができる。これを、後に成膜されるシリコン膜の下地として成膜する。本実施の形態では、ガラス基板上に、ＳｉＮ膜を２００ｎｍの膜厚に成膜する。このような下地膜２１は、ガラス基板からのＮａなどの可動イオンがシリコン膜へ拡散することを防止する目的で設けたものである。

次に、下地膜２１上に非晶質シリコン膜を成膜する。本実施の形態では、非晶質シリコン膜をＣＶＤ法により５０ｎｍの膜厚に成膜する。これら下地膜２１及び非晶質シリコン膜は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。なお、非晶質シリコン膜の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質シリコン膜の膜中に、多量に含有された水素を低減するために行う。このような処理を行っておくことにより、非晶質シリコン膜を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質シリコン膜表面の荒れを抑制することが可能となる。次に、非晶質シリコン膜の上からエキシマレーザー等のレーザー光を照射する。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質シリコン膜に照射される。これにより、非晶質シリコン膜がポリシリコン膜２２に変換される。以上の工程により、図５（ａ）に示す構成となる。

そして、形成されたポリシリコン膜２２上に感光性樹脂であるフォトレジスト膜をスピンコートによって塗布し、塗布したフォトレジスト膜をマスク上から露光し、現像する写真製版法を行う。これにより、所望の形状にフォトレジスト膜がパターニングされる。その後、フォトレジスト膜をマスクとしてポリシリコン膜２２をエッチングし、フォトレジストパターンを除去する。これにより、所望の形状にポリシリコン膜２２がパターニングされる。本実施の形態では、ドライエッチングにより、ポリシリコン膜２２を島状に形成する。ドライエッチングとしては、フッ化ガス（ＣＦ_４、ＣＨＦ_３、ＳＦ_６等）と酸素（Ｏ_２）等の混合ガスを用いることができる。次に、ゲート絶縁膜２３をポリシリコン膜２２を覆うように成膜する。ゲート絶縁膜２３としては、例えばＳｉＮ膜やＳｉＯ_２膜、もしくはＳｉＯ_２膜とＳｉＮ膜との積層構造を用いることができる。本実施の形態では、ゲート絶縁膜２３として、ＳｉＯ_２膜を用い、１００ｎｍの膜厚に成膜する。そして、ゲート電極２４、下部容量電極２４ａ、及びゲート信号線１０９を形成するための第１メタル層を成膜する。第１メタル層としては、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜を用いることができる。本実施の形態では、Ｍｏを膜厚２００ｎｍに成膜する。次に、成膜した第１メタル層を写真製版法、エッチングを用いて、所望の形状にパターニングし、ゲート電極２４、下部容量電極２４ａ、及びゲート信号線１０９を形成する。

次に、形成したゲート電極２４をマスクとして、ポリシリコン膜２２のソース・ドレイン領域に不純物元素を導入する。ここで導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴ１０８を形成することができ、Ｂを導入すればｐ型のＴＦＴ１０８を形成することができる。以上の工程により、ゲート絶縁膜２３、ゲート電極２４、下部容量電極２４ａ、チャネル領域２２ａ、ソース領域２２ｂ、及びドレイン領域２２ｃが基板上に形成され、図５（ｂ）に示す構成となる。

次に、第１層間絶縁膜２５をゲート電極２４、下部容量電極２４ａを覆うように成膜する。本実施の形態では、ＳｉＯ_２膜を膜厚５００ｎｍとして、第１層間絶縁膜２５を成膜する。そして、第１層間絶縁膜２５上に、配線電極２６及び上部容量電極２６ａとなる第２メタル層を成膜する。本実施の形態では、第２メタル層として、Ｍｏ／Ａｌ／Ｍｏ積層膜を膜厚５０ｎｍ／２００ｎｍ／５０ｎｍに成膜する。この積層膜を写真製版法及びエッチングを用いてパターニングして、配線電極２６及び上部容量電極２６ａを形成する。なお、上部容量電極２６ａは、第１層間絶縁膜２５上に、下部容量電極２４ａと対向配置される。次に、第２層間絶縁膜２７を配線電極２６及び上部容量電極２６ａを覆うように成膜する。本実施の形態では、第２層間絶縁膜２７として、ＳｉＮ膜を用い、膜厚２００ｎｍに成膜する。以上の工程により、図５（ｃ）に示す構成となる。

そして、成膜したゲート絶縁膜２３、第１層間絶縁膜２５、及び第２層間絶縁膜２７を写真製版法及びエッチング（ここでは、ドライエッチング）を用いて所望の形状にパターニングする。ここでは、ポリシリコン膜２２のソース領域２２ｂ、ドレイン領域２２ｃに到達するコンタクトホール２８、２９をそれぞれ形成する。つまり、コンタクトホール２８、２９では、ゲート絶縁膜２３、第１層間絶縁膜２５、及び第２層間絶縁膜２７が除去され、ポリシリコン膜２２が露出する。さらに、配線電極２６、上部容量電極２６ａに到達するコンタクトホール３０、３１をそれぞれ形成する。すなわち、コンタクトホール３０、３１では、第２層間絶縁膜２７が除去され、配線電極２６、上部容量電極２６ａが露出する。なお、コンタクトホール３１は、１画素当たりに複数個形成されている。つまり、上部容量電極２６ａ上に、１画素において上部容量電極２６ａへのコンタクトホール３１を複数有する第２層間絶縁膜２７が形成されている。これらのコンタクトホール２８、２９、３０、３１は、同工程で形成される。これにより、図６に示された従来のように、コンタクトホール１１、１２の形成工程と、コンタクトホール１３の形成工程との複数の形成工程が不要となる。つまり、工程を削減することができるため、生産性が向上する。以上の工程により、図５（ｄ）に示す構成となる。

最後に、第２層間絶縁膜２７上に画素電極３２及び接続電極３３を形成する。本実施の形態では、画素電極３２及び接続電極３３として、ＩＴＯ膜を用い、膜厚１００ｎｍに成膜する。まず、画素電極３２及び接続電極３３としてＩＴＯ膜を成膜し、写真製版法、エッチングによって、画素電極３２及び接続電極３３をパターニングする。また、透過型液晶表示装置に用いられる場合、ＩＴＯのような透明導電膜を用いる必要があるが、反射型液晶表示装置や半透過型液晶表示装置に用いられる場合は、光反射性を有する金属膜を用いることができる。接続電極３３は、コンタクトホール２８によってポリシリコン膜２２のソース領域２２ｂに接続され、コンタクトホール３０によって配線電極２６に接続される。画素電極３２は、コンタクトホール２９によってポリシリコン膜２２のドレイン領域２２ｃに接続され、コンタクトホール３１によって上部容量電極２６ａに接続される。つまり、コンタクトホール２８、３０は、接続電極３３と、ポリシリコン膜２２及び配線電極２６とを物理的・電気的に接続している。また、コンタクトホール２９、３１は、画素電極３２と、ポリシリコン膜２２及び上部容量電極２６ａとを物理的・電気的に接続している。上記のように、コンタクトホール３１は、１画素当たりに複数個形成されている。つまり、画素電極３２は、第２層間絶縁膜２７上に形成され、１画素において複数のコンタクトホール３１によって上部容量電極２６ａと接続される。このため、複数箇所で上部容量電極２６ａと画素電極３２とが並列に接続される。以上の工程により、図４（ｅ）に示す構成となる。このようにして、ＴＦＴアレイ基板１００が製造される。

そして、図１に示されるように、上記のＴＦＴアレイ基板１００と対向基板１２２とを対向配置させてシール剤１２３を用いて貼り合わせ、両基板間に液晶を注入する。そして、ＴＦＴアレイ基板１００と対向基板１２２との外側に偏光板１２８を貼付してバックライトユニット１２１等を配置することにより、液晶表示装置が製造される。もちろん、液晶表示装置以外の表示装置に上記のＴＦＴアレイ基板１００を用いてもよい。

上記のような製造方法によれば、下部容量電極２４ａはゲート電極２４と同時に形成される。また、上部容量電極２６ａは、配線電極２６と同時に形成される。このため、マスク、フォトレジスト膜、及び写真製版等の工程数が削減できる。これにより、生産性を向上することができる。また、画素電極３２と、蓄積容量素子である上部容量電極２６ａとの接続は、１画素当たりに複数個形成されたコンタクトホール３１によって成される。これにより、コンタクトホール３１の形成工程における写真製版不良、異物付着等による開口不良に対して、接続不良を回避する可能性を高めることができる。また、コンタクトホール３１の底部面積の合計が１画素の面積の０．１％以上２０％以下であるのが好ましい。これにより、効果的に接続不良を回避する可能性を高めることができる。つまり、画素電極３２と上部容量電極２６ａとが確実に接続される。そして、量産化にて、ＴＦＴアレイ基板１００の歩留り、品質を向上・維持することが可能となる。このため、ＴＦＴアレイ基板１００を有する表示装置において表示不良率を低減することができる。つまり、上記の表示装置およびその製造方法によれば、表示不良の発生を抑制することができる。

なお、上記のＴＦＴアレイ基板１００の構成が好ましいが、これに限られない。例えば、図６に示された従来のＴＦＴアレイ基板１００において、蓄積容量素子と画素電極とを接続するコンタクトホールを１画素当たりに複数個形成しても接続不良を回避する可能性を高めることができる。

実施の形態にかかる液晶表示装置の構成を示す平面模式図である。実施の形態にかかるＴＦＴアレイ基板の構成を示す平面模式図である。実施の形態にかかるＴＦＴアレイ基板の構成を示す断面模式図である。実施の形態にかかるＴＦＴアレイ基板の画素の構成を示す平面模式図である。実施の形態にかかるＴＦＴアレイ基板の製造方法を示す断面模式図である。従来のＴＦＴアレイ基板の構成を示す断面模式図である。

符号の説明

１絶縁性基板、２下地膜、３ポリシリコン膜、３ａ下部容量電極、
４ゲート絶縁膜、５ゲート電極、５ａ上部容量電極、６第１層間絶縁膜、
７ソース電極、８ドレイン電極、９第２層間絶縁膜、１０画素電極、
１１コンタクトホール、１２コンタクトホール、１３コンタクトホール、
２０絶縁性基板、２１下地膜、２２ポリシリコン膜、２２ａチャネル領域、
２２ｂソース領域、２２ｃドレイン領域、２３ゲート絶縁膜、２４ゲート電極、
２４ａ下部容量電極、２５第１層間絶縁膜、２６配線電極、
２６ａ上部容量電極、２７第２層間絶縁膜、２８コンタクトホール、
２９コンタクトホール、３０コンタクトホール、３１コンタクトホール、
３２画素電極、３３接続電極、
１００ＴＦＴアレイ基板、１０１表示領域、１０２額縁領域、
１０３走査信号駆動回路、１０４表示信号駆動回路、１０６外部配線、
１０７外部配線、１０８ＴＦＴ、１０９ゲート信号線、１１０ソース信号線、
１２０液晶表示パネル、１２１バックライトユニット、１２２対向基板、
１２３シール剤、１２４液晶層、１２５対向電極、１２６ＢＭ層、
１２７着色層、１２８偏光板、１２９液晶表示装置

Claims

ＴＦＴアレイ基板を有する表示装置であって、
前記ＴＦＴアレイ基板に設けられた下部容量電極と、
前記下部容量電極上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を介して、前記下部容量電極上に形成された上部容量電極と、
前記上部容量電極上に形成され、１画素において前記上部容量電極へのコンタクトホールを複数有する第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、前記コンタクトホールによって前記上部容量電極と接続される画素電極とを備える表示装置。
前記画素電極と前記上部容量電極とを接続させる前記コンタクトホールの底部面積の合計が１画素の面積の０．１％以上２０％以下である請求項１に記載の表示装置。
ＴＦＴアレイ基板を有する表示装置の製造方法であって、
基板上に下部容量電極を形成する工程と、
前記下部容量電極上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に前記下部容量電極と対向配置される上部容量電極を形成する工程と、
前記上部容量電極上に、１画素において前記上部容量電極へのコンタクトホールを複数有する第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、前記複数のコンタクトホールによって前記上部容量電極と接続される画素電極を形成する工程とを備える表示装置の製造方法。
前記画素電極と前記上部容量電極とを接続させる前記コンタクトホールの底部面積の合計が１画素の面積の０．１％以上２０％以下である請求項３に記載の表示装置の製造方法。