JPH11242244A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH11242244A JPH11242244A JP36720398A JP36720398A JPH11242244A JP H11242244 A JPH11242244 A JP H11242244A JP 36720398 A JP36720398 A JP 36720398A JP 36720398 A JP36720398 A JP 36720398A JP H11242244 A JPH11242244 A JP H11242244A
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- crystal display
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Abstract
(57)【要約】
【課題】画素の開口率の低下および信号線の容量負荷の
増大を必要とせずに表示画像の品質を向上する。 【解決手段】液晶表示装置は複数の画素電極ＰＥのマト
リクスアレイ、画素電極ＰＥの行に沿って形成される複
数の走査線Ｙ、画素電極ＰＥの列に沿って形成される複
数の信号線Ｘ、走査線Ｙおよび信号線Ｘの交差位置近傍
に形成される複数の薄膜トランジスタを含むアレイ基板
と、複数の画素電極ＰＥに対向する対向電極を含む対向
基板と、アレイ基板および対向基板間に保持される液晶
層とを備える。アレイ基板は各々２本の隣接走査線Ｙ間
に配置される隣接画素電極ＰＥと隣接画素電極ＰＥ間に
配置される信号線Ｘとに容量結合して所定電位に設定さ
れる複数のシールド電極５３ａ，５３ｂを含み、各シー
ルド電極５３ａは隣接画素電極ＰＥの一方および他方に
交互に重なるよう信号線Ｘに沿って形成される。
増大を必要とせずに表示画像の品質を向上する。 【解決手段】液晶表示装置は複数の画素電極ＰＥのマト
リクスアレイ、画素電極ＰＥの行に沿って形成される複
数の走査線Ｙ、画素電極ＰＥの列に沿って形成される複
数の信号線Ｘ、走査線Ｙおよび信号線Ｘの交差位置近傍
に形成される複数の薄膜トランジスタを含むアレイ基板
と、複数の画素電極ＰＥに対向する対向電極を含む対向
基板と、アレイ基板および対向基板間に保持される液晶
層とを備える。アレイ基板は各々２本の隣接走査線Ｙ間
に配置される隣接画素電極ＰＥと隣接画素電極ＰＥ間に
配置される信号線Ｘとに容量結合して所定電位に設定さ
れる複数のシールド電極５３ａ，５３ｂを含み、各シー
ルド電極５３ａは隣接画素電極ＰＥの一方および他方に
交互に重なるよう信号線Ｘに沿って形成される。
Description
【０００１】
【発明の属する技術分野】本発明は複数の画素電極が配
線により区画される液晶表示装置に関する。
線により区画される液晶表示装置に関する。
【０００２】
【従来の技術】近年では、多数の表示画素が高密度で配
列された大画面を持ち高解像度で高品質の画像を表示で
きる液晶表示装置を実用化するために盛んな技術開発が
行われている。特にアクティブマトリクス型の液晶表示
装置は透過表示型の大画面に隣接画素間のクロストーク
を低減しながら高いコントラストの画像を表示できると
いう理由で注目され、他方式の液晶表示装置に比べて著
しい技術の進歩が見られる。
列された大画面を持ち高解像度で高品質の画像を表示で
きる液晶表示装置を実用化するために盛んな技術開発が
行われている。特にアクティブマトリクス型の液晶表示
装置は透過表示型の大画面に隣接画素間のクロストーク
を低減しながら高いコントラストの画像を表示できると
いう理由で注目され、他方式の液晶表示装置に比べて著
しい技術の進歩が見られる。
【０００３】アクティブマトリクス液晶表示装置は、図
１６に示すように一般に複数の画素電極のマトリクスア
レイ、これら画素電極の行に沿って形成される複数の走
査線、これら画素電極の列に沿って形成される複数の信
号線、および各々対応走査線を介して選択されたときに
対応信号線を介して供給される駆動電圧を対応画素電極
に印加するスイッチング素子としてこれら走査線および
信号線の交差位置近傍に形成される複数の薄膜トランジ
スタ（ＴＦＴ）を含むアレイ基板を備える。各画素電極
は対応薄膜トランジスタと共にこれら走査線および信号
線で区画された領域に配置される。
１６に示すように一般に複数の画素電極のマトリクスア
レイ、これら画素電極の行に沿って形成される複数の走
査線、これら画素電極の列に沿って形成される複数の信
号線、および各々対応走査線を介して選択されたときに
対応信号線を介して供給される駆動電圧を対応画素電極
に印加するスイッチング素子としてこれら走査線および
信号線の交差位置近傍に形成される複数の薄膜トランジ
スタ（ＴＦＴ）を含むアレイ基板を備える。各画素電極
は対応薄膜トランジスタと共にこれら走査線および信号
線で区画された領域に配置される。
【０００４】ところで、この液晶表示装置の画像品質は
信号線と画素電極との間の容量結合により生じる寄生容
量の影響を受けやすい。この影響は、例えば画素電極お
よび信号線に容量結合し所定電位に設定された補助容量
線またはシールド電極を利用することにより抑制可能で
ある。
信号線と画素電極との間の容量結合により生じる寄生容
量の影響を受けやすい。この影響は、例えば画素電極お
よび信号線に容量結合し所定電位に設定された補助容量
線またはシールド電極を利用することにより抑制可能で
ある。
【０００５】
【発明が解決しようとする課題】しかし、補助容量線お
よびシールド電極の利用は次のような問題を招く。すな
わち、補助容量線は上述の寄生容量の影響を確実に抑制
できる容量値を得るために大きく形成されなくてはなら
なず、これが画素の開口率を低下させる原因となる。ま
た、各画素電極は２本の信号線によって区画されるた
め、２個のシールド電極が信号線の容量負荷を著しく増
大しない最小限の面積でこれら信号線に重なるようにし
て対称的に配置される。この構成では、各信号線の両側
に位置する２個のシールド電極を図１７に示すように最
小配線ギャップＤminにほぼ等しい距離だけ互いに離さ
なくてはならないため、これが画素の開口率を低下させ
る原因となる。
よびシールド電極の利用は次のような問題を招く。すな
わち、補助容量線は上述の寄生容量の影響を確実に抑制
できる容量値を得るために大きく形成されなくてはなら
なず、これが画素の開口率を低下させる原因となる。ま
た、各画素電極は２本の信号線によって区画されるた
め、２個のシールド電極が信号線の容量負荷を著しく増
大しない最小限の面積でこれら信号線に重なるようにし
て対称的に配置される。この構成では、各信号線の両側
に位置する２個のシールド電極を図１７に示すように最
小配線ギャップＤminにほぼ等しい距離だけ互いに離さ
なくてはならないため、これが画素の開口率を低下させ
る原因となる。
【０００６】本発明の目的は、画素の開口率の低下およ
び信号線の容量負荷の増大を必要とせずに表示画像の品
質を向上できる液晶表示装置を提供することにある。
び信号線の容量負荷の増大を必要とせずに表示画像の品
質を向上できる液晶表示装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、複数の画素電
極のマトリクスアレイ、これら画素電極の行に沿って形
成される複数の走査線、これら画素電極の列に沿って形
成される複数の信号線、および各々対応走査線を介して
選択されたときに対応信号線を介して供給される駆動電
圧を対応画素電極に印加するスイッチング素子としてこ
れら走査線および信号線の交差位置近傍に形成される複
数の薄膜トランジスタを含む第１基板と、複数の画素電
極に対向する対向電極を含む第２基板と、これら第１基
板および第２基板間に保持される液晶層とを備え、第１
基板は各々２本の隣接走査線間に配置される２個の隣接
画素電極とこれら画素電極間に配置される１本の信号線
とに容量結合した状態で所定電位に設定される複数のシ
ールド電極を含み、各シールド電極はこれら隣接画素電
極の一方および他方に交互に重なるようにこの信号線に
沿って形成される液晶表示装置により達成される。
極のマトリクスアレイ、これら画素電極の行に沿って形
成される複数の走査線、これら画素電極の列に沿って形
成される複数の信号線、および各々対応走査線を介して
選択されたときに対応信号線を介して供給される駆動電
圧を対応画素電極に印加するスイッチング素子としてこ
れら走査線および信号線の交差位置近傍に形成される複
数の薄膜トランジスタを含む第１基板と、複数の画素電
極に対向する対向電極を含む第２基板と、これら第１基
板および第２基板間に保持される液晶層とを備え、第１
基板は各々２本の隣接走査線間に配置される２個の隣接
画素電極とこれら画素電極間に配置される１本の信号線
とに容量結合した状態で所定電位に設定される複数のシ
ールド電極を含み、各シールド電極はこれら隣接画素電
極の一方および他方に交互に重なるようにこの信号線に
沿って形成される液晶表示装置により達成される。
【０００８】この液晶表示装置では、単一のシールド電
極が静電遮蔽性を得るために信号線とこの信号線に隣接
する２個の画素電極に重ねられることから、信号線の線
幅がシールド電極間隔のような従来の制約要因を考慮せ
ずに決定できる。さらに、シールド電極はこの信号線に
沿ってこれら２個の画素電極の一方および他方に交互に
重ねられるため、最小配線幅で形成することが可能とな
る。従って、静電遮蔽性を損うことなく信号線の容量負
荷の増加を小さく抑え、信号線およびシールド電極によ
って遮光される面積を小さくして高い開口率を実現でき
る。このため、クロストークや輝度むらが低減された良
好な品質の画像を表示することができる。
極が静電遮蔽性を得るために信号線とこの信号線に隣接
する２個の画素電極に重ねられることから、信号線の線
幅がシールド電極間隔のような従来の制約要因を考慮せ
ずに決定できる。さらに、シールド電極はこの信号線に
沿ってこれら２個の画素電極の一方および他方に交互に
重ねられるため、最小配線幅で形成することが可能とな
る。従って、静電遮蔽性を損うことなく信号線の容量負
荷の増加を小さく抑え、信号線およびシールド電極によ
って遮光される面積を小さくして高い開口率を実現でき
る。このため、クロストークや輝度むらが低減された良
好な品質の画像を表示することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施形態に係る
アクティブマトリクス液晶表示装置について図面を参照
して説明する。
アクティブマトリクス液晶表示装置について図面を参照
して説明する。
【００１０】図１はアクティブマトリクス液晶表示装置
に組込まれるアレイ基板の画素配線の部分的平面構造を
示し、図２は図１に示すV1-V1線に沿ってアレイ基板の
断面構造を示し、図３は図１に示すV2-V2線に沿って展
開されたアクティブマトリクス液晶表示装置の断面構造
を示す。
に組込まれるアレイ基板の画素配線の部分的平面構造を
示し、図２は図１に示すV1-V1線に沿ってアレイ基板の
断面構造を示し、図３は図１に示すV2-V2線に沿って展
開されたアクティブマトリクス液晶表示装置の断面構造
を示す。
【００１１】図３に示すように、液晶表示装置はアレイ
基板８３と、このアレイ基板８３に対向される対向基板
８７と、これらアレイ基板８３および対向基板８７間に
保持される液晶層９０とを備える。このアレイ基板８３
は光透過性の絶縁板６０と、この絶縁板６０上にマトリ
クス状に配置される複数の画素電極ＰＥ、これら画素電
極ＰＥの行に沿って形成される複数の走査線Ｙと、これ
ら画素電極ＰＥの列に沿って形成される複数の信号線Ｘ
と、これら走査線Ｙおよび信号線Ｘを駆動する駆動回路
ＤＲと、各々対応走査線Ｙを介して選択されたときに対
応信号線Ｘを介して供給される駆動電圧を対応画素電極
ＰＥに印加するスイッチング素子としてこれら走査線Ｙ
および信号線Ｘの交差位置近傍に形成される複数の薄膜
トランジスタＴＲと、複数の画素電極ＰＥを全体的に覆
う配向膜８８とを含む。対向基板８７は光透過性の絶縁
板８４と、複数の画素電極ＰＥに対向するよう絶縁板８
４上に配置される対向電極８６と、対向電極８６を覆う
配向膜８９とを含む。液晶層９０はこれらアレイ基板８
３の配向膜８８および対向基板８７の配向膜８９に接触
して形成される。
基板８３と、このアレイ基板８３に対向される対向基板
８７と、これらアレイ基板８３および対向基板８７間に
保持される液晶層９０とを備える。このアレイ基板８３
は光透過性の絶縁板６０と、この絶縁板６０上にマトリ
クス状に配置される複数の画素電極ＰＥ、これら画素電
極ＰＥの行に沿って形成される複数の走査線Ｙと、これ
ら画素電極ＰＥの列に沿って形成される複数の信号線Ｘ
と、これら走査線Ｙおよび信号線Ｘを駆動する駆動回路
ＤＲと、各々対応走査線Ｙを介して選択されたときに対
応信号線Ｘを介して供給される駆動電圧を対応画素電極
ＰＥに印加するスイッチング素子としてこれら走査線Ｙ
および信号線Ｘの交差位置近傍に形成される複数の薄膜
トランジスタＴＲと、複数の画素電極ＰＥを全体的に覆
う配向膜８８とを含む。対向基板８７は光透過性の絶縁
板８４と、複数の画素電極ＰＥに対向するよう絶縁板８
４上に配置される対向電極８６と、対向電極８６を覆う
配向膜８９とを含む。液晶層９０はこれらアレイ基板８
３の配向膜８８および対向基板８７の配向膜８９に接触
して形成される。
【００１２】アレイ基板８３はさらに各々対応行の画素
電極ＰＥを横切って走査線Ｙと平行に伸び対向電極８６
の電位に等しく設定される複数の補助容量線５２と、各
々これら補助容量線５２から延出して対応信号線Ｘ並び
にこの対応信号線Ｘに隣接する２個の画素電極ＰＥに容
量結合される複数のシールド電極ＳＨを含む。各シール
ド電極ＳＨはこれら２個の隣接画素電極ＰＥの一方およ
び他方に交互に重なるようにこの対応信号線に沿って形
成される。
電極ＰＥを横切って走査線Ｙと平行に伸び対向電極８６
の電位に等しく設定される複数の補助容量線５２と、各
々これら補助容量線５２から延出して対応信号線Ｘ並び
にこの対応信号線Ｘに隣接する２個の画素電極ＰＥに容
量結合される複数のシールド電極ＳＨを含む。各シール
ド電極ＳＨはこれら２個の隣接画素電極ＰＥの一方およ
び他方に交互に重なるようにこの対応信号線に沿って形
成される。
【００１３】図１において参照符号５３ａ，５３ｂは複
数のシールド電極ＳＨのうちの隣接する２個を表し、参
照符号５１，５４は複数の画素電極ＰＥのうちの隣接す
る２個を表し、参照符号５０ａ，５０ｂは複数の信号線
Ｘのうちの隣接する２本を表す。例えばシールド電極５
３ａは画素電極５４を信号線５０ａから静電遮蔽するた
めに信号線５０ａと画素電極５４の周縁部に重なる第１
部分と、画素電極５１を信号線５０ａから静電遮蔽する
ために画素電極５１の周縁部に重なる第２部分とを含
む。さらに第１部分の長さＬ１と第２部分の長さＬ２と
は互いに等しく設定される。これにより、画素電極５１
および信号線５０ａ間の容量結合と画素電極５４および
信号線５０ａ間の容量結合とを均等に低減して、これら
容量結合に対応する寄生容量の影響を最小限に抑えるこ
とができる。
数のシールド電極ＳＨのうちの隣接する２個を表し、参
照符号５１，５４は複数の画素電極ＰＥのうちの隣接す
る２個を表し、参照符号５０ａ，５０ｂは複数の信号線
Ｘのうちの隣接する２本を表す。例えばシールド電極５
３ａは画素電極５４を信号線５０ａから静電遮蔽するた
めに信号線５０ａと画素電極５４の周縁部に重なる第１
部分と、画素電極５１を信号線５０ａから静電遮蔽する
ために画素電極５１の周縁部に重なる第２部分とを含
む。さらに第１部分の長さＬ１と第２部分の長さＬ２と
は互いに等しく設定される。これにより、画素電極５１
および信号線５０ａ間の容量結合と画素電極５４および
信号線５０ａ間の容量結合とを均等に低減して、これら
容量結合に対応する寄生容量の影響を最小限に抑えるこ
とができる。
【００１４】図１６に示すような従来の構造では、各信
号線に隣接する２個のシールド電極の間隔を最小配線ギ
ャップＤminにほぼ等しい距離だけ離さなければならな
い。さらに信号線は２個のシールド電極に確実に重なっ
て光漏れを防ぐよう製造プロセスで生じる合わせずれを
考慮して広い幅にしなくてはならない。従って、これが
画素の開口率を低下させてしまう。
号線に隣接する２個のシールド電極の間隔を最小配線ギ
ャップＤminにほぼ等しい距離だけ離さなければならな
い。さらに信号線は２個のシールド電極に確実に重なっ
て光漏れを防ぐよう製造プロセスで生じる合わせずれを
考慮して広い幅にしなくてはならない。従って、これが
画素の開口率を低下させてしまう。
【００１５】これに対して本実施形態の液晶表示装置で
は、単一のシールド電極ＳＨが信号線Ｘに隣接する２個
の画素電極ＰＥに重ねられるため、信号線Ｘの線幅がシ
ールド電極間隔のような従来の制約要因を考慮せずに決
定できる。さらに、シールド電極ＳＨはこの信号線Ｘに
沿ってこれら２個の画素電極ＰＥの一方および他方に交
互に重ねられるため、最小配線幅Ｗminで形成すること
が可能となる。従って、静電遮蔽性を損うことなく高い
開口率を実現することができる。
は、単一のシールド電極ＳＨが信号線Ｘに隣接する２個
の画素電極ＰＥに重ねられるため、信号線Ｘの線幅がシ
ールド電極間隔のような従来の制約要因を考慮せずに決
定できる。さらに、シールド電極ＳＨはこの信号線Ｘに
沿ってこれら２個の画素電極ＰＥの一方および他方に交
互に重ねられるため、最小配線幅Ｗminで形成すること
が可能となる。従って、静電遮蔽性を損うことなく高い
開口率を実現することができる。
【００１６】ここで、上述の液晶表示装置の製造方法に
ついて図３を参照して説明する。図３は図１に示すV2-V
2線に沿って展開された液晶表示装置の断面構造を示
す。
ついて図３を参照して説明する。図３は図１に示すV2-V
2線に沿って展開された液晶表示装置の断面構造を示
す。
【００１７】アレイ基板８３の製造工程では、アモルフ
ァスシリコン（ａ−Ｓｉ）膜が高歪点ガラス板や石英板
などの光透過性絶縁板６０上にＣＶＤ法などによりを５
０ｎｍ程度の厚さで被着され、４５０℃で１時間炉アニ
ールを行った後に行われるＸｅＣｌエキシマレーザの照
射により多結晶化される。これにより得られる多結晶シ
リコン膜は絶縁板６０の表示領域内に配置される画素用
薄膜トランジスタＴＲの半導体層および表示領域の外側
に配置されるドライバ用薄膜トランジスタ６８および７
１の半導体層を構成するようフォトエッテング法により
パターンニングされる。続いて、１００ｎｍから１５０
ｎｍ程度の厚さのシリコン酸化（ ＳｉＯｘ）膜が半導
体層および絶縁板６０を覆うゲート絶縁膜６１を形成す
るためにＣＶＤ法により堆積される。
ァスシリコン（ａ−Ｓｉ）膜が高歪点ガラス板や石英板
などの光透過性絶縁板６０上にＣＶＤ法などによりを５
０ｎｍ程度の厚さで被着され、４５０℃で１時間炉アニ
ールを行った後に行われるＸｅＣｌエキシマレーザの照
射により多結晶化される。これにより得られる多結晶シ
リコン膜は絶縁板６０の表示領域内に配置される画素用
薄膜トランジスタＴＲの半導体層および表示領域の外側
に配置されるドライバ用薄膜トランジスタ６８および７
１の半導体層を構成するようフォトエッテング法により
パターンニングされる。続いて、１００ｎｍから１５０
ｎｍ程度の厚さのシリコン酸化（ ＳｉＯｘ）膜が半導
体層および絶縁板６０を覆うゲート絶縁膜６１を形成す
るためにＣＶＤ法により堆積される。
【００１８】次に、走査線６２（Ｙ）、補助容量線５
２、画素用薄膜トランジスタＴＲのゲート電極６３，ド
ライバ用薄膜トランジスタ６８，７１のゲート電極６
４，６５並びにドライバ用薄膜トランジスタ６８，７１
の配線層が形成される。これらはＴａ，Ｃｒ，Ａｌ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体またはこれらを積層あるいは合
金化した２００ｎｍから４００ｎｍ程度の厚さの膜でゲ
ート絶縁膜６１を全体的に覆い、さらにフォトエッチン
グ法により所定の形状にパターニングすることにより得
られる。このパターニングにより、シールド電極５３
ａ，５３ｂについても補助容量線５２と同時に所定の形
状で形成される。
２、画素用薄膜トランジスタＴＲのゲート電極６３，ド
ライバ用薄膜トランジスタ６８，７１のゲート電極６
４，６５並びにドライバ用薄膜トランジスタ６８，７１
の配線層が形成される。これらはＴａ，Ｃｒ，Ａｌ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体またはこれらを積層あるいは合
金化した２００ｎｍから４００ｎｍ程度の厚さの膜でゲ
ート絶縁膜６１を全体的に覆い、さらにフォトエッチン
グ法により所定の形状にパターニングすることにより得
られる。このパターニングにより、シールド電極５３
ａ，５３ｂについても補助容量線５２と同時に所定の形
状で形成される。
【００１９】次に、不純物がゲート電極６３，６４，６
５をマスクとしたイオン注入処理あるいはイオンドーピ
ング処理でドープされる。ここでは、リンがＰＨ３／Ｈ
２雰囲気中において例えば加速電圧８０ｋｅＶで加速さ
れ、５ｘ１０１５atom/cm2という高濃度のドーズ量で注
入される。これにより、画素用薄膜トランジスタＴＲの
ドレイン領域６６およびソース領域６７並びにＮチャネ
ル型のドライバ用薄膜トランジスタ６８のソース領域６
９およびドレイン領域７０が形成される。
５をマスクとしたイオン注入処理あるいはイオンドーピ
ング処理でドープされる。ここでは、リンがＰＨ３／Ｈ
２雰囲気中において例えば加速電圧８０ｋｅＶで加速さ
れ、５ｘ１０１５atom/cm2という高濃度のドーズ量で注
入される。これにより、画素用薄膜トランジスタＴＲの
ドレイン領域６６およびソース領域６７並びにＮチャネ
ル型のドライバ用薄膜トランジスタ６８のソース領域６
９およびドレイン領域７０が形成される。
【００２０】次に、画素用薄膜トランジスタＴＲおよび
Ｎチャネル型のドライバ用薄膜トランジスタ６８は不純
物の注入を阻止するためにレジストで被覆される。この
後、不純物がＰチャネル型のドライバ用薄膜トランジス
タ７１のゲート電極６４をマスクとしてドープされる。
ここでは、ボロンが、 Ｂ２Ｈ６／Ｈ２雰囲気中におい
て加速電圧８０ｋｅＶで加速され、５×１０１５atom/c
m2という高濃度のドーズ量で注入される。これにより、
Ｐチャネル型のドライバ用薄膜トランジスタ７１のソー
ス領域７２とドレイン領域７３が形成される。この後、
さらに不純物がＮチャネル型ＬＤＤ(Lightly Doped Dra
in)７４ａ，７４ｂ，７４ｃ，７４ｄを形成するために
注入され、基板のアニーリングにより活性化される。
Ｎチャネル型のドライバ用薄膜トランジスタ６８は不純
物の注入を阻止するためにレジストで被覆される。この
後、不純物がＰチャネル型のドライバ用薄膜トランジス
タ７１のゲート電極６４をマスクとしてドープされる。
ここでは、ボロンが、 Ｂ２Ｈ６／Ｈ２雰囲気中におい
て加速電圧８０ｋｅＶで加速され、５×１０１５atom/c
m2という高濃度のドーズ量で注入される。これにより、
Ｐチャネル型のドライバ用薄膜トランジスタ７１のソー
ス領域７２とドレイン領域７３が形成される。この後、
さらに不純物がＮチャネル型ＬＤＤ(Lightly Doped Dra
in)７４ａ，７４ｂ，７４ｃ，７４ｄを形成するために
注入され、基板のアニーリングにより活性化される。
【００２１】さらに、例えばＰＥＣＶＤ法を用いて絶縁
板の全面にＳｉＯ２の層間絶縁膜７５を５００ｎｍから
７００ｎｍ程度の厚さで被着する。続いて、フォトエッ
チング処理が画素用薄膜トランジスタＴＲのドレイン領
域６６およびソース領域６７を露出させるコンタクトホ
ール７６と、ドライバ用薄膜トランジスタ６８，７１の
ソース領域６９，７２およびドレイン領域７０，７３を
露出させるコンタクトホール７７を形成するために行わ
れる。
板の全面にＳｉＯ２の層間絶縁膜７５を５００ｎｍから
７００ｎｍ程度の厚さで被着する。続いて、フォトエッ
チング処理が画素用薄膜トランジスタＴＲのドレイン領
域６６およびソース領域６７を露出させるコンタクトホ
ール７６と、ドライバ用薄膜トランジスタ６８，７１の
ソース領域６９，７２およびドレイン領域７０，７３を
露出させるコンタクトホール７７を形成するために行わ
れる。
【００２２】次に、信号線５０ａ，５０ｂ、画素用薄膜
トランジスタＴＲのドレイン領域６６および信号線５０
ａ間に接続されるドレイン電極、およびソース領域６７
に接続され補助容量素子の上部電極７８を構成するソー
ス電極、およびドライバ用薄膜トランジスタ７１，６８
の配線層が形成される。これらはＴａ，Ｃｒ，Ａｌ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体またはこれらを積層あるいは合
金化した５００ｎｍから７００ｎｍ程度の厚さの膜で層
間絶縁膜７５を全体的に覆い、さらにフォトエッチング
法により所定の形状にパターニングすることにより得ら
れる。この後、ＳｉＮｘの透明保護絶縁膜７９がＰＥＣ
ＶＤ法により絶縁板の全面を覆って形成され、コンタク
トホール８０がフォトエッチング法により補助容量素子
の上部電極７８を露出するよう形成される。
トランジスタＴＲのドレイン領域６６および信号線５０
ａ間に接続されるドレイン電極、およびソース領域６７
に接続され補助容量素子の上部電極７８を構成するソー
ス電極、およびドライバ用薄膜トランジスタ７１，６８
の配線層が形成される。これらはＴａ，Ｃｒ，Ａｌ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体またはこれらを積層あるいは合
金化した５００ｎｍから７００ｎｍ程度の厚さの膜で層
間絶縁膜７５を全体的に覆い、さらにフォトエッチング
法により所定の形状にパターニングすることにより得ら
れる。この後、ＳｉＮｘの透明保護絶縁膜７９がＰＥＣ
ＶＤ法により絶縁板の全面を覆って形成され、コンタク
トホール８０がフォトエッチング法により補助容量素子
の上部電極７８を露出するよう形成される。
【００２３】次に、有機絶縁膜８１が２μｍから４μｍ
の厚さで保護絶縁膜７９に全体的に塗布され、コンタク
トホール８２が補助容量素子の上部電極７８を露出する
ように形成される。
の厚さで保護絶縁膜７９に全体的に塗布され、コンタク
トホール８２が補助容量素子の上部電極７８を露出する
ように形成される。
【００２４】最後に、画素電極５１（ＰＥ）が、スパッ
タ法により１００ｎｍ程度の厚さだけＩＴＯのような透
明な導電材料を堆積しこれをフォトエッチング法により
所定の形状にパターニングすることにより補助容量素子
の上部電極７８にコンタクトして形成される。アレイ基
板８３は上述した処理を経て完成する。
タ法により１００ｎｍ程度の厚さだけＩＴＯのような透
明な導電材料を堆積しこれをフォトエッチング法により
所定の形状にパターニングすることにより補助容量素子
の上部電極７８にコンタクトして形成される。アレイ基
板８３は上述した処理を経て完成する。
【００２５】対向基板８７の製造工程では、例えば顔料
などを分散させた着色層８５が例えばガラス板のような
光透過性絶縁板８４上に形成され、さらに対向電極８６
が例えばＩＴＯのような透明な導電材料をスパッタ法で
この着色層８５上に堆積することにより形成される。対
向基板８７は上述した処理を経て完成する。
などを分散させた着色層８５が例えばガラス板のような
光透過性絶縁板８４上に形成され、さらに対向電極８６
が例えばＩＴＯのような透明な導電材料をスパッタ法で
この着色層８５上に堆積することにより形成される。対
向基板８７は上述した処理を経て完成する。
【００２６】続いて、配向膜８８，８９がアレイ基板８
３の画素電極５１および対向基板８７の対向電極８６を
それぞれ全体的に覆って低温キュア型のポリイミドを印
刷で塗布し、これらを向い合わせたときにこれらの配向
軸が互いに９０度の角度をなすようにラビング処理する
ことにより形成される。これら基板８３，８７は互いに
これら配向膜８８，８９を内側にして向い合わされ、配
向膜８８，８９の外周がこれらの間隙にセルを構成する
ように互いに接合され、さらにネマティック液晶９０が
このセルに注入される。このセルの封止後、偏光板３
２，３３がそれぞれ配向膜８８，８９とは反対側となる
基板８３，８７の表面に貼り付けるられる。これによ
り、液晶表示装置が完成する。
３の画素電極５１および対向基板８７の対向電極８６を
それぞれ全体的に覆って低温キュア型のポリイミドを印
刷で塗布し、これらを向い合わせたときにこれらの配向
軸が互いに９０度の角度をなすようにラビング処理する
ことにより形成される。これら基板８３，８７は互いに
これら配向膜８８，８９を内側にして向い合わされ、配
向膜８８，８９の外周がこれらの間隙にセルを構成する
ように互いに接合され、さらにネマティック液晶９０が
このセルに注入される。このセルの封止後、偏光板３
２，３３がそれぞれ配向膜８８，８９とは反対側となる
基板８３，８７の表面に貼り付けるられる。これによ
り、液晶表示装置が完成する。
【００２７】こうして得られた液晶表示装置では、単一
のシールド電極ＳＨが静電遮蔽性を持つように信号線Ｘ
とこの信号線Ｘに隣接する２個の画素電極ＰＥに重ねら
れるため、信号線Ｘの線幅がシールド電極間隔のような
制約要因を考慮せずに決定できる。さらに、シールド電
極ＳＨはこの信号線Ｘに沿ってこれら２個の画素電極Ｐ
Ｅの一方および他方に交互に重ねられるため、最小配線
幅Ｗminで形成することが可能となる。従って、静電遮
蔽性を損うことなく信号線Ｘの容量負荷の増加を小さく
抑え、信号線Ｘおよびシールド電極ＳＨによって遮光さ
れる面積を小さくして高い開口率を実現できる。このた
め、クロストークや輝度むらが低減された良好な品質で
画像を表示することができる。
のシールド電極ＳＨが静電遮蔽性を持つように信号線Ｘ
とこの信号線Ｘに隣接する２個の画素電極ＰＥに重ねら
れるため、信号線Ｘの線幅がシールド電極間隔のような
制約要因を考慮せずに決定できる。さらに、シールド電
極ＳＨはこの信号線Ｘに沿ってこれら２個の画素電極Ｐ
Ｅの一方および他方に交互に重ねられるため、最小配線
幅Ｗminで形成することが可能となる。従って、静電遮
蔽性を損うことなく信号線Ｘの容量負荷の増加を小さく
抑え、信号線Ｘおよびシールド電極ＳＨによって遮光さ
れる面積を小さくして高い開口率を実現できる。このた
め、クロストークや輝度むらが低減された良好な品質で
画像を表示することができる。
【００２８】図４はシールド電極ＳＨの代りに信号線Ｘ
をクランク状に形成した変形例を示す。このような構成
でも上述の実施形態と同様の効果が得られる。
をクランク状に形成した変形例を示す。このような構成
でも上述の実施形態と同様の効果が得られる。
【００２９】図５はシールド電極ＳＨおよび信号線Ｘの
両方をクランク状に形成した変形例を示す。このような
構成にすることによって、さらに高い開口率を得ること
ができる。また、図６に示すようにシールド電極ＳＨを
信号線Ｘに沿って補助容量線５２の両側に延出させても
同様の効果が得られる。
両方をクランク状に形成した変形例を示す。このような
構成にすることによって、さらに高い開口率を得ること
ができる。また、図６に示すようにシールド電極ＳＨを
信号線Ｘに沿って補助容量線５２の両側に延出させても
同様の効果が得られる。
【００３０】図７は、図１に示すシールド電極ＳＨを前
段の走査線Ｙ（６２’）から延出させて形成した変形例
を示す。この走査線Ｙ（６２’）は画素電極ＰＥ（５
１，５４）を駆動する走査線Ｙ（６２）に隣接し画素電
極ＰＥ（５１，５４）の駆動時に補助容量線として対向
電極８６の電位に設定される。このような構成では、補
助容量線５２が不要になり、さらに高い開口率を得るこ
とができる。
段の走査線Ｙ（６２’）から延出させて形成した変形例
を示す。この走査線Ｙ（６２’）は画素電極ＰＥ（５
１，５４）を駆動する走査線Ｙ（６２）に隣接し画素電
極ＰＥ（５１，５４）の駆動時に補助容量線として対向
電極８６の電位に設定される。このような構成では、補
助容量線５２が不要になり、さらに高い開口率を得るこ
とができる。
【００３１】以下、本発明の他の実施形態に係るアクテ
ィブマトリクス液晶表示装置について図面を参照して説
明する。
ィブマトリクス液晶表示装置について図面を参照して説
明する。
【００３２】図８はこのアクティブマトリクス液晶表示
装置において組込まれるアレイ基板の画素配線の部分的
平面構造を示し、図９は図８に示すV3-V3線に沿ってア
レイ基板の断面構造を示し、図１０は図８に示すV4-V4
線に沿ってアクティブマトリクス液晶表示装置の断面構
造を示す。この液晶層表示装置は次に述べることを除い
て第１実施形態と同様に構成される。このため、同様部
分を同一参照符号で示し、その説明を省略あるいは簡略
化する。
装置において組込まれるアレイ基板の画素配線の部分的
平面構造を示し、図９は図８に示すV3-V3線に沿ってア
レイ基板の断面構造を示し、図１０は図８に示すV4-V4
線に沿ってアクティブマトリクス液晶表示装置の断面構
造を示す。この液晶層表示装置は次に述べることを除い
て第１実施形態と同様に構成される。このため、同様部
分を同一参照符号で示し、その説明を省略あるいは簡略
化する。
【００３３】この液晶表示装置は第１実施形態と同様に
アレイ基板８３、対向基板８７、および液晶層９０を備
える。アレイ基板８３は絶縁板６０、複数の画素電極Ｐ
Ｅ、複数の走査線Ｙ、複数の信号線Ｘ、駆動回路ＤＲ、
複数の薄膜トランジスタＴＲ、および配向膜８８を含
む。対向基板８７は絶縁板８４、対向電極８６、および
配向膜８９を含む。液晶層９０は配向膜８８および配向
膜８９に接触して形成される。
アレイ基板８３、対向基板８７、および液晶層９０を備
える。アレイ基板８３は絶縁板６０、複数の画素電極Ｐ
Ｅ、複数の走査線Ｙ、複数の信号線Ｘ、駆動回路ＤＲ、
複数の薄膜トランジスタＴＲ、および配向膜８８を含
む。対向基板８７は絶縁板８４、対向電極８６、および
配向膜８９を含む。液晶層９０は配向膜８８および配向
膜８９に接触して形成される。
【００３４】アレイ基板８３はさらに各々対応行の画素
電極ＰＥを横切って走査線Ｙと平行に伸び所定電位に固
定される複数の補助容量線５２並びに各々これら補助容
量線５２から延出し対応信号線Ｘとこの対応信号線Ｘに
隣接する２個の画素電極ＰＥとに容量結合される複数の
シールド電極ＳＨを含む。各シールド電極ＳＨはこれら
２個の隣接画素電極ＰＥの一方および他方に交互に重な
るようにこの対応信号線に沿って形成される。
電極ＰＥを横切って走査線Ｙと平行に伸び所定電位に固
定される複数の補助容量線５２並びに各々これら補助容
量線５２から延出し対応信号線Ｘとこの対応信号線Ｘに
隣接する２個の画素電極ＰＥとに容量結合される複数の
シールド電極ＳＨを含む。各シールド電極ＳＨはこれら
２個の隣接画素電極ＰＥの一方および他方に交互に重な
るようにこの対応信号線に沿って形成される。
【００３５】図８において参照符号５３ａ，５３ｂは複
数のシールド電極ＳＨのうちの隣接する２個を表し、参
照符号５１，５４は複数の画素電極ＰＥのうちの隣接す
る２個を表し、参照符号５０ａ，５０ｂは複数の信号線
Ｘのうちの隣接する２本を表す。例えばシールド電極５
３ａは画素電極５４を信号線５０ａから静電遮蔽するた
めに画素電極５４の周縁部に重なる第１部分と、画素電
極５１を信号線５０ａから静電遮蔽するために画素電極
５１の周縁部に重なる第２部分とを含む。また、第２部
分はさらに図８に矢印で示す配向膜８８の配向方向に対
応して発生する液晶のデスクリネーション領域を覆う遮
光体としても用いられる。第１部分の長さＬ１および幅
ｂと第２部分の長さＬ２および幅ａとは、画素電極５１
および信号線５０ａ間の容量結合と画素電極５４および
信号線５０ａ間の容量結合とを均等に低減して、これら
容量結合に対応する寄生容量の影響を最小限に抑えると
共に液晶のデスクリネーション領域を透過する光を確実
に遮るように調整される。
数のシールド電極ＳＨのうちの隣接する２個を表し、参
照符号５１，５４は複数の画素電極ＰＥのうちの隣接す
る２個を表し、参照符号５０ａ，５０ｂは複数の信号線
Ｘのうちの隣接する２本を表す。例えばシールド電極５
３ａは画素電極５４を信号線５０ａから静電遮蔽するた
めに画素電極５４の周縁部に重なる第１部分と、画素電
極５１を信号線５０ａから静電遮蔽するために画素電極
５１の周縁部に重なる第２部分とを含む。また、第２部
分はさらに図８に矢印で示す配向膜８８の配向方向に対
応して発生する液晶のデスクリネーション領域を覆う遮
光体としても用いられる。第１部分の長さＬ１および幅
ｂと第２部分の長さＬ２および幅ａとは、画素電極５１
および信号線５０ａ間の容量結合と画素電極５４および
信号線５０ａ間の容量結合とを均等に低減して、これら
容量結合に対応する寄生容量の影響を最小限に抑えると
共に液晶のデスクリネーション領域を透過する光を確実
に遮るように調整される。
【００３６】上述のアレイ基板８３では、シールド電極
ＳＨの幅が液晶のデスクリネーション領域に対応して部
分的に広く設定されるため、液晶のデスクリネーション
領域を透過する光を確実に遮りながら、画素電極５１お
よび信号線５０ａ間の寄生容量、画素電極５４および信
号線５０ａ間の寄生容量、並びに信号線５０ａの容量負
荷の増大を最小限に抑えることができる。また、信号線
５０ａと画素電極５１との間の寄生容量と、信号線５０
ｂと画素電極５１との寄生容量とがほぼ等しくなるた
め、クロストークや輝度むらが低減された良好な品質の
画像を表示することができる。
ＳＨの幅が液晶のデスクリネーション領域に対応して部
分的に広く設定されるため、液晶のデスクリネーション
領域を透過する光を確実に遮りながら、画素電極５１お
よび信号線５０ａ間の寄生容量、画素電極５４および信
号線５０ａ間の寄生容量、並びに信号線５０ａの容量負
荷の増大を最小限に抑えることができる。また、信号線
５０ａと画素電極５１との間の寄生容量と、信号線５０
ｂと画素電極５１との寄生容量とがほぼ等しくなるた
め、クロストークや輝度むらが低減された良好な品質の
画像を表示することができる。
【００３７】図１１は、シールド電極ＳＨの代りに信号
線Ｘをクランク状に形成した変形例を示す。このような
構成でも上述の実施形態と同様の効果が得られる。
線Ｘをクランク状に形成した変形例を示す。このような
構成でも上述の実施形態と同様の効果が得られる。
【００３８】図１２は、図１に示すシールド電極ＳＨを
前段の走査線Ｙ（６２’）から延出させて形成した変形
例を示す。この走査線Ｙ（６２’）は画素電極５１，５
４を駆動する走査線Ｙ（６２）に隣接し画素電極ＰＥ
（５１，５４）の駆動時に補助容量線として対向電極８
６の電位に設定される。このような構成では、補助容量
線５２が不要になり、さらに高い開口率を得ることがで
きる。
前段の走査線Ｙ（６２’）から延出させて形成した変形
例を示す。この走査線Ｙ（６２’）は画素電極５１，５
４を駆動する走査線Ｙ（６２）に隣接し画素電極ＰＥ
（５１，５４）の駆動時に補助容量線として対向電極８
６の電位に設定される。このような構成では、補助容量
線５２が不要になり、さらに高い開口率を得ることがで
きる。
【００３９】図１３は、シールド電極ＳＨを信号線Ｘの
一辺側のみにおいて液晶のデスクリネーション領域を覆
うように補助容量線５２から延出させた変形例を示す。
シールド電極ＳＨの長さＬ１は画素電極ＰＥ（５１）に
隣接する２本の信号線Ｘ（５０ａ，５０ｂ）の影響が等
しくなるように調整される。これにより、図８に示す実
施形態と同様の効果を得ることができる。
一辺側のみにおいて液晶のデスクリネーション領域を覆
うように補助容量線５２から延出させた変形例を示す。
シールド電極ＳＨの長さＬ１は画素電極ＰＥ（５１）に
隣接する２本の信号線Ｘ（５０ａ，５０ｂ）の影響が等
しくなるように調整される。これにより、図８に示す実
施形態と同様の効果を得ることができる。
【００４０】図１４は第１および第２シールド電極ＳＨ
（５３ａ，５３ａ’）を信号線Ｘの両辺側において補助
容量線５２から延出させた変形例を示す。第１シールド
電極ＳＨ（５３ａ）の長さＬ１は第２シールド電極ＳＨ
（５３ａ’）の長さＬ２と異なっている。さらに図１５
に示すように、第１シールド電極ＳＨ（５３ａ）は画素
電極ＰＥ（５１）に重なる幅ａ’の部分を有し、第２シ
ールド電極ＳＨ（５３ａ’）は画素電極ＰＥ（５４）に
重なり幅ａ’と異なる幅ｂ’の部分を有する。このよう
な構成でも、図８に示す実施形態と同様の効果が得られ
る。
（５３ａ，５３ａ’）を信号線Ｘの両辺側において補助
容量線５２から延出させた変形例を示す。第１シールド
電極ＳＨ（５３ａ）の長さＬ１は第２シールド電極ＳＨ
（５３ａ’）の長さＬ２と異なっている。さらに図１５
に示すように、第１シールド電極ＳＨ（５３ａ）は画素
電極ＰＥ（５１）に重なる幅ａ’の部分を有し、第２シ
ールド電極ＳＨ（５３ａ’）は画素電極ＰＥ（５４）に
重なり幅ａ’と異なる幅ｂ’の部分を有する。このよう
な構成でも、図８に示す実施形態と同様の効果が得られ
る。
【００４１】尚、各実施形態のアクティブマトリクス液
晶表示装置では、薄膜トランジスタがポリシリコンの半
導体層を用いて構成される。本発明は薄膜トランジスタ
がが例えばアモルファスシリコン等の半導体層を用いて
構成されるアクティブマトリクス液晶表示装置にも適用
でき、上述の実施形態と同様の効果を得ることができ
る。
晶表示装置では、薄膜トランジスタがポリシリコンの半
導体層を用いて構成される。本発明は薄膜トランジスタ
がが例えばアモルファスシリコン等の半導体層を用いて
構成されるアクティブマトリクス液晶表示装置にも適用
でき、上述の実施形態と同様の効果を得ることができ
る。
【００４２】
【発明の効果】以上のように本発明の液晶表示装置によ
れば、画素の開口率の低下および信号線の容量負荷の増
大を必要とせずに表示画像の品質を向上できる。
れば、画素の開口率の低下および信号線の容量負荷の増
大を必要とせずに表示画像の品質を向上できる。
【図１】本発明の一実施形態に係るアクティブマトリク
ス液晶表示装置に組込まれるアレイ基板の画素配線構造
を示す部分的平面図である。
ス液晶表示装置に組込まれるアレイ基板の画素配線構造
を示す部分的平面図である。
【図２】図１に示すV1-V1線に沿ったアレイ基板の断面
図である。
図である。
【図３】図１に示すV2-V2線に沿って展開された液晶表
示装置の断面図である。
示装置の断面図である。
【図４】図１に示す画素配線構造の第１変形例を示す平
面図である。
面図である。
【図５】図１に示す画素配線構造の第２変形例を示す平
面図である。
面図である。
【図６】図１に示す画素配線構造の第３変形例を示す平
面図である。
面図である。
【図７】図１に示す画素配線構造の第４変形例を示す平
面図である。
面図である。
【図８】本発明の他の実施形態に係るアクティブマトリ
クス液晶表示装置に組込まれるアレイ基板の画素配線構
造を示す部分的平面図である。
クス液晶表示装置に組込まれるアレイ基板の画素配線構
造を示す部分的平面図である。
【図９】図８に示すV3-V3線に沿ったアレイ基板の断面
図である。
図である。
【図１０】図８に示すV4-V4線に沿って展開された液晶
表示装置の断面図である。
表示装置の断面図である。
【図１１】図８に示す画素配線構造の第１変形例を示す
平面図である。
平面図である。
【図１２】図８に示す画素配線構造の第２変形例を示す
平面図である。
平面図である。
【図１３】図８に示す画素配線構造の第３変形例を示す
平面図である。
平面図である。
【図１４】図８に示す画素配線構造の第４変形例を示す
平面図である。
平面図である。
【図１５】図１４に示すV5-V5線に沿って展開されたア
レイ基板の断面図である。
レイ基板の断面図である。
【図１６】従来のアクティブマトリクス液晶表示装置に
組込まれるアレイ基板の画素配線構造を示す部分的平面
図である。
組込まれるアレイ基板の画素配線構造を示す部分的平面
図である。
【図１７】図１６に示すV6-V6線に沿って展開されたア
レイ基板の断面図である。
レイ基板の断面図である。
５０ａ，５０ｂ…信号電極 ５２…補助容量線 ５１，５４…画素電極 ５３ａ，５３ｂ…シールド電極 ６２…走査線 ＴＲ…薄膜トランジスタ ８３…アレイ基板 ８７…対向基板 ９０…液晶層
Claims (17)
- 【請求項１】 複数の画素電極のマトリクスアレイ、こ
れら画素電極の行に沿って形成される複数の走査線、こ
れら画素電極の列に沿って形成される複数の信号線、お
よび各これら走査線および信号線の交差位置近傍に形成
される複数の薄膜トランジスタを含む第１基板と、 複数の画素電極に対向する対向電極を含む第２基板と、 これら第１基板および第２基板間に保持される液晶層と
を備え、 第１基板は、各々２本の隣接走査線間に配置される２個
の隣接画素電極とこれら画素電極間に配置された１本の
信号線とに容量結合して所定電位に設定される複数のシ
ールド電極を含み、各シールド電極はこれら隣接画素電
極の一方および他方に交互に重なるようにこの信号線に
沿って形成されることを特徴とする液晶表示装置。 - 【請求項２】 前記シールド電極が、前記隣接画素電極
の一方側にずれた第１重畳部、並びに前記隣接画素電極
の他方側にずれた第２重畳部を持つ非直線形状であるこ
とを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記信号線が、前記隣接画素電極の一方
側にずれた第１重畳部、並びに前記隣接画素電極の他方
側にずれた第２重畳部を持つ非直線形状であることを特
徴とする請求項１に記載の液晶表示装置。 - 【請求項４】 前記信号線が、前記シールド電極の第２
重畳部と組合わされ前記隣接画素電極の一方側にずれた
第１重畳部、並びに前記シールド電極の第１重畳部と組
合わされ前記隣接画素電極の他方側にずれた第２重畳部
を持つ非直線形状であることを特徴とする請求項２に記
載の液晶表示装置。 - 【請求項５】 前記シールド電極は前記隣接画素電極に
対する補助容量を構成するために対向電極の電位に等し
く設定されることを特徴とする請求項１に記載の液晶表
示装置。 - 【請求項６】 前記シールド電極は前記隣接走査線と平
行に配置される補助容量線から延出して形成されること
を特徴とする請求項５に記載の液晶表示装置。 - 【請求項７】 前記シールド電極は前記隣接画素電極が
前記隣接走査線の一方を介して駆動される時に補助容量
線として機能するよう前記対向電極の電位に設定される
他方の走査線から延出して形成されることを特徴とする
請求項５に記載の液晶表示装置。 - 【請求項８】 前記信号線は前記シールド電極と共に遮
光体を構成し、前記遮光体は前記隣接画素電極の一方側
において前記液晶層の液晶デスクリネーション発生領域
を覆って形成されることを特徴とする請求項１に記載の
液晶表示装置。 - 【請求項９】 前記シールド電極が、前記隣接画素電極
の一方側にずれた第１重畳部、並びに前記隣接画素電極
の他方側にずれた第２重畳部を持つ非直線形状であっ
て、前記シールド電極の第１および第２重畳部の長さお
よび幅が互いに異なることを特徴とする請求項８に記載
の液晶表示装置。 - 【請求項１０】 前記信号線が、前記隣接画素電極の一
方側にずれた第１重畳部、並びに前記隣接画素電極の他
方側にずれた第２重畳部を持つ非直線形状であって、前
記信号線の前記第１および第２重畳部の長さおよび幅が
互いに異なることを特徴とする請求項８に記載の液晶表
示装置。 - 【請求項１１】 前記信号線が、前記シールド電極の第
２重畳部と組合わされ前記隣接画素電極の一方側にずれ
た第１重畳部、並びに前記シールド電極の第１重畳部と
組合わされ前記隣接画素電極の他方側にずれた第２重畳
部を持つ非直線形状であって、前記信号線の前記第１お
よび第２重畳部の長さおよび幅が互いに異なることを特
徴とする請求項９に記載の液晶表示装置。 - 【請求項１２】 前記遮光体は前記信号線およびシール
ド電極の組合わせにより直線状であることを特徴とする
請求項１１に記載の液晶表示装置。 - 【請求項１３】 前記シールド電極は前記隣接画素電極
が前記隣接走査線の一方を介して駆動される時に補助容
量線として機能するよう前記対向電極の電位に設定され
る他方の走査線から延出して形成されることを特徴とす
る請求項８に記載の液晶表示装置。 - 【請求項１４】 複数の画素電極のマトリクスアレイ、
これら画素電極の行に沿って形成される複数の走査線、
これら画素電極の列に沿って形成される複数の信号線、
およびこれら走査線および信号線の交差位置近傍に形成
される複数の薄膜トランジスタを含む第１基板と、 複数の画素電極に対向する対向電極を含む第２基板と、 これら第１基板および第２基板間に保持される液晶層と
を備え、 第１基板は、各々２本の隣接走査線間および２個の隣接
画素電極間に配置された１本の信号線に沿って形成され
る複数のシールド電極を含み、各シールド電極は前記隣
接画素電極の間隙を透過する漏洩光を遮る遮光体を前記
信号線と共に構成し、前記シールド電極はこれら隣接画
素電極の一方側において前記液晶層の液晶デスクリネー
ション発生領域を覆って形成されることを特徴とする液
晶表示装置。 - 【請求項１５】 前記シールド電極は前記隣接走査線と
平行に配置される補助容量線から延出して形成されるこ
とを特徴とする請求項１４に記載の液晶表示装置。 - 【請求項１６】 複数の画素電極のマトリクスアレイ、
これら画素電極の行に沿って形成される複数の走査線、
これら画素電極の列に沿って形成される複数の信号線、
およびこれら走査線および信号線の交差位置近傍に形成
される複数の薄膜トランジスタを含む第１基板と、 複数の画素電極に対向する対向電極を含む第２基板と、 これら第１基板および第２基板間に保持される液晶層と
を備え、 第１基板は、各々２本の隣接走査線間および２個の隣接
画素電極間に配置される１本の信号線に沿って形成され
る複数対の第１および第２シールド電極を含み、各対の
第１および第２シールド電極は前記隣接画素電極の間隙
を透過する漏洩光を遮る遮光体を前記信号線と共に構成
し、前記第１シールド電極は前記隣接画素電極の一方側
において前記液晶層の液晶デスクリネーション発生領域
を覆って形成され、前記第２シールド電極は前記隣接画
素電極の他方側に形成され第１シールド電極とは異なる
幅および長さに設定されることを特徴とする液晶表示装
置。 - 【請求項１７】 前記第１および第２シールド電極は前
記隣接走査線と平行に配置される補助容量線から延出し
て形成されることを特徴とする請求項１６に記載の液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36720398A JPH11242244A (ja) | 1997-12-25 | 1998-12-24 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-356459 | 1997-12-25 | ||
| JP35645997 | 1997-12-25 | ||
| JP36720398A JPH11242244A (ja) | 1997-12-25 | 1998-12-24 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242244A true JPH11242244A (ja) | 1999-09-07 |
Family
ID=26580440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36720398A Pending JPH11242244A (ja) | 1997-12-25 | 1998-12-24 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242244A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001092378A (ja) * | 1999-09-27 | 2001-04-06 | Sharp Corp | アクティブマトリクス基板 |
| JP2001242482A (ja) * | 2000-02-25 | 2001-09-07 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| WO2005006069A1 (en) * | 2003-07-14 | 2005-01-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| JP2005134889A (ja) * | 2003-10-01 | 2005-05-26 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びこれを含む液晶表示装置 |
| JP2005148753A (ja) * | 2003-11-18 | 2005-06-09 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| JP2005215341A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| JP2008139656A (ja) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
| KR100848551B1 (ko) * | 2001-08-14 | 2008-07-25 | 엘지디스플레이 주식회사 | 액정표시소자의 박막트랜지스터 어레이 구조 |
| KR100876043B1 (ko) * | 2006-06-22 | 2008-12-26 | 에이유 오프트로닉스 코퍼레이션 | 액정표시장치 및 이를 위한 박막 트랜지스터 기판 |
| WO2011070944A1 (ja) * | 2009-12-08 | 2011-06-16 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| US8044438B2 (en) | 2000-11-29 | 2011-10-25 | Samsung Electronics Co., Ltd. | Liquid crystal display and substrate thereof |
| WO2012093621A1 (ja) * | 2011-01-06 | 2012-07-12 | シャープ株式会社 | 液晶表示装置 |
| US8711302B2 (en) | 2006-12-11 | 2014-04-29 | Samsung Display Co., Ltd. | Liquid crystal display |
| KR20140077002A (ko) * | 2012-12-13 | 2014-06-23 | 엘지디스플레이 주식회사 | 유기발광 표시장치 |
| EP2988166A1 (en) * | 2014-08-19 | 2016-02-24 | Samsung Display Co., Ltd. | Display apparatus |
-
1998
- 1998-12-24 JP JP36720398A patent/JPH11242244A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001092378A (ja) * | 1999-09-27 | 2001-04-06 | Sharp Corp | アクティブマトリクス基板 |
| JP2001242482A (ja) * | 2000-02-25 | 2001-09-07 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JP4585071B2 (ja) * | 2000-02-25 | 2010-11-24 | 東芝モバイルディスプレイ株式会社 | アクティブマトリクス型液晶表示装置 |
| US8044438B2 (en) | 2000-11-29 | 2011-10-25 | Samsung Electronics Co., Ltd. | Liquid crystal display and substrate thereof |
| KR100848551B1 (ko) * | 2001-08-14 | 2008-07-25 | 엘지디스플레이 주식회사 | 액정표시소자의 박막트랜지스터 어레이 구조 |
| US7547588B2 (en) | 2003-07-14 | 2009-06-16 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| WO2005006069A1 (en) * | 2003-07-14 | 2005-01-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| JP2005134889A (ja) * | 2003-10-01 | 2005-05-26 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びこれを含む液晶表示装置 |
| US7894026B2 (en) | 2003-10-01 | 2011-02-22 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and liquid crystal display including light shield |
| JP2005148753A (ja) * | 2003-11-18 | 2005-06-09 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2005215341A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| KR100876043B1 (ko) * | 2006-06-22 | 2008-12-26 | 에이유 오프트로닉스 코퍼레이션 | 액정표시장치 및 이를 위한 박막 트랜지스터 기판 |
| US7535519B2 (en) | 2006-06-22 | 2009-05-19 | Au Optronics Corporation | Liquid crystal display and thin film transistor substrate therefor |
| JP2008139656A (ja) * | 2006-12-04 | 2008-06-19 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
| US8711302B2 (en) | 2006-12-11 | 2014-04-29 | Samsung Display Co., Ltd. | Liquid crystal display |
| JP4668256B2 (ja) * | 2007-12-12 | 2011-04-13 | シャープ株式会社 | 表示装置 |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| WO2011070944A1 (ja) * | 2009-12-08 | 2011-06-16 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| JP5335933B2 (ja) * | 2009-12-08 | 2013-11-06 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| US8890153B2 (en) | 2009-12-08 | 2014-11-18 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
| WO2012093621A1 (ja) * | 2011-01-06 | 2012-07-12 | シャープ株式会社 | 液晶表示装置 |
| KR20140077002A (ko) * | 2012-12-13 | 2014-06-23 | 엘지디스플레이 주식회사 | 유기발광 표시장치 |
| EP2988166A1 (en) * | 2014-08-19 | 2016-02-24 | Samsung Display Co., Ltd. | Display apparatus |
| US10096289B2 (en) | 2014-08-19 | 2018-10-09 | Samsung Display Co., Ltd. | Display apparatus with adjusted aperture ratio |
| US10957264B2 (en) | 2014-08-19 | 2021-03-23 | Samsung Display Co., Ltd. | Display apparatus with adjusted aperture ratio |
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