JP3816623B2

JP3816623B2 - アクティブマトリクス型液晶表示装置

Info

Publication number: JP3816623B2
Application number: JP4669197A
Authority: JP
Inventors: 康行花澤; 良朗青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-28
Filing date: 1997-02-28
Publication date: 2006-08-30
Anticipated expiration: 2017-02-28
Also published as: JPH10239708A

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（Thin Film Transistor，ＴＦＴとも称する）をスイツチング素子として信号線と表示画素電極との間に接続して構成されたアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
近年、高密度かつ大容量でありながら高機能、高精細な表示が得られる液晶表示装置の実用化が進められている。この液晶表示装置には各種方式があるが、中でも隣接画素間のクロストークが小さく、高コントラストの表示が得られ、透過型表示が可能かつ大面積化も容易などの理由から、互いに交差する方向に設けられた複数本の走査線と複数本の信号線により区画された複数個の領域に薄膜トランジスタをスイッチング素子として画素電極がマトリクス状に設けられたアレイ基板を備えるアクティブマトリクス型液晶表示装置が多く用いられている。
【０００３】
また近年、移動度の大きいポリシリコンを用いて駆動回路を基板上に一体化する試みがなされている。ポリシリコンを用いる場合はアレイ基板の製造工程において通常６００℃以上の高温になることや、薄膜トランジスタのソース電極やドレイン電極をゲート電極を用いて自己整合的に不純物注入を行って形成するため、トップゲート型のトランジスタ構造が用いられている。
【０００４】
【発明が解決しようとする課題】
このような、移動度の大きいポリシリコンを用いて液晶表示装置を構成する場合、表示画素電極に接続された薄膜トランジスタも移動度が大きいことから、表示画素電極に接続された補助容量素子を充電するためのオン電流が大きくなり、画素電極に接続された薄膜トランジスタのサイズを小さく出来る。しかし、画素電極に接続された薄膜トランジスタのサイズの小型化に伴いオフ電流も増加し、クロストークの発生や表示輝度が画面上で不均一になるなどといった表示不良が発生する。
【０００５】
これを解決するために、例えば特許出願公開公報昭６２−２４５２２２号に開示されたように、画素電極に対して薄膜トランジスタを直列に２個またはそれ以上接続した構成を用いることが知られている。このように直列に接続される薄膜トランジスタ素子数が多くなればオフ電流を少なくすることができ、上記のような表示品位の劣化を抑えることが出来る。
【０００６】
しかし、この公知の構成では複数の薄膜トランジスタをいずれも走査線と信号線によって囲まれた部分に形成するのでその分だけ画素電極の面積が少なくなり、十分な開口率を得ることが難しくなる。
【０００７】
また、ポリシリコン膜はガラス基板上に堆積されたアモルファスシリコン膜をレーザースキヤン等の方法で加熱して結晶化して形成されるが、この時、レーザーによってスキャンされて結晶化された部分と、次のレーザースキャンにより結晶化された部分との間に十分に結晶化されない領域が残り、このようなポリシリコン膜を用いて薄膜トランジスタを形成した場合、その特性にばらつきが生じることがある。
そこで、この発明は、高い表示品位を有すると共に十分な開口率を有するアクティブマトリクス型液晶表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明のアクティブマトリクス型液晶表示装置は、絶縁基板上に形成された複数本の走査線と、この複数本の走査線と直交して形成された複数本の信号線と、前記走査線と信号線とにより区画された領域内にそれぞれ形成された複数の画素電極と、前記走査線と信号線の交点のそれぞれに形成された第１の薄膜トランジスタと、それぞれ前記画素電極に対してこの第１の薄膜トランジスタと直列に接続された第２の薄膜トランジスタと、が設けられてなるアレイ基板を備え、
前記第１の薄膜トランジスタは、走査線と信号線の交点において前記信号線の長手方向にチャネル長を有し前記信号線の下方にこの信号線の線幅と略同等のチャネル幅で形成されたチャネルと、前記走査線に接続されたゲート電極と、前記信号線に接続されたドレイン電極とを有し、
前記第２の薄膜トランジスタは、前記交点における走査線に接続されたゲート電極と、前記第１の薄膜トランジスタのソース電極に接続されたドレイン電極と、前記画素電極に接続されたソース電極と、前記走査線の長手方向に前記第１の薄膜トランジスタのチャネル長方向とは直交する方向にチャネル長を有するチャネルとを有し、
前記画素電極に接続された前記第２の薄膜トランジスタのチャネル領域は、前記走査線と信号線とにより区画された領域内の前記信号線とは外れた位置に前記画素電極とともに形成されることを特徴として構成される。
【０００９】
上記の構成により信号線と画素電極との間に第１、第２の薄膜トランジスタが互いに交差する方向に配列されかつ直列に接続されるので、薄膜トランジスタが形成されるポリシリコン膜中に形成される結晶欠陥の分布に製造工程に起因する方向性があっても、形成される薄膜トランジスタの特性のバラツキが特定の方向に生じることがなく、また、第１の薄膜トランジスタのチャネル長が信号線の長手方向に沿ってこの信号線の下方に形成されるので、開口率を損なうことなく設計段階でこの第１の薄膜トランジスタのチャネル長を自由に設定できる。
【００１０】
【発明の実施の形態】
以下、この発明の第１の実施の形態について図面を参照して説明する。
図１に本発明の１実施例のアクティブマトリクス型液晶表示装置の平面図を示し、図２に図１の一点鎖線ＡＢＣＤに沿って切断した断面図を示す。
【００１１】
図１、図２において、ガラス基板５９上にて走査線４０Ａ、４０Ｂに対して信号線５２Ａ、５２Ｂがほぼ直角に交わるように配置され、その内側に画素電極５５が配置されて１画素分の表示領域３０が形成される。
【００１２】
この表示領域３０の対角線上の一方の隅における走査線４０Ａと信号線５２Ａとの交点部分の基板５９上には互いに直列に接続された第１、第２の薄膜トランジスタ５０、５３が形成される。
【００１３】
この第１、第２の薄膜トランジスタ５０、５３はスイッチング素子として用いられるもので、第１の薄膜トランジスタ５０のドレイン電極５１は接続線５１ａを介して信号線５２Ａと接続される。一方、第２の薄膜トランジスタ５３のソース電極５４は接続線５４ａを介して画素電極５５に接続されている。更に、第１の薄膜トランジスタ５０のソース領域と第２の薄膜トランジスタ５３のドレイン領域とはそれぞれのチャネル方向を直交させるようにして共通の電極５６で接続されている。
【００１４】
すなわち、第１の薄膜トランジスタ５０のチャネル長の方向は信号線５２Ａの長手方向と一致するように形成され、他方の第２の薄膜トランジスタ５３のチヤネル長方向は信号線５２Ａと直交する走査線４０Ａの長手方向と一致するように形成される。かつ、第１、第２の薄膜トランジスタ５０、５３は互いに直列に接続され、それぞれ共通のゲート線５７およびこれから直角に突出された突出部５７ａにより駆動される。
【００１５】
また、表示領域３０の対角線上の他方の隅における走査線４０Ｂと信号線５２Ｂとの交点部分の基板５９上には、コンタクトホール７８を介して補助容量素子２０Ｂが画素電極５５と接続されるように形成される。
【００１６】
この補助容量素子２０Ｂの構造は走査線４０Ａに関連して形成された他の補助容量素子２０Ａと同じであり、その断面は図１中の線ＣＤに沿って切断して示されている。補助容量素子２０Ａは図１に示されているように、下部電極６１と上部電極６４との間にシリコン酸化膜６２を誘電体として形成され、電極７１から接続線７１ａを介して画素電極５５に隣接する画素電極５６に接続される。
【００１７】
この実施例のアクティブマトリクス型液晶表示装置では、以上のような構成を有する表示領域をガラス基板５９上に形成するとともに、この表示領域を駆動する駆動回路部分も同じガラス基板５９上に形成することができる。
【００１８】
この駆動回路の一部が、ここではＮチャネル型の薄膜トランジスタ６７とＰチャネル型の薄膜トランジスタ７０とが直列に接続された構成として示されている。薄膜トランジスタ６７、７０のゲート電極６６、６５がそれぞれゲート酸化膜６２を挟んでチャネル領域６７ａ，７０ａに対応する部分に形成され、トランジスタ６７のソース電極６８、ドレイン電極６９とチャネル領域６７ａとの間にはＬＤＤ（lightly doped drain ）領域７４ｅ，７４ｆが形成されている。
【００１９】
薄膜トランジスタ６７、７０のドレイン、ソース電極６９、７３の間は接続線６９ａを介して接続され、トランジスタ７０のドレイン電極７２は接続線７２ａを介して図示しないが例えば走査線４０Ａに接続され、トランジスタ６７のソース電極６８は図示しないが電源端子に接続される。
【００２０】
このような構成にすることにより、ガラス基板５９上に堆積されたアモルファスシリコン膜を結晶化処理してポリシリコンを形成する時に発生するレーザースキヤン方向に沿つて生じる未結晶化部分が原因となるトランジスタ特性のばらつきを低減することが出来る。
【００２１】
また、２つの薄膜トランジスタ５０、５３のうちの一方のトランジスタ５０は、信号線５２Ａとゲート線４０Ａの交点、すなわち走査線４０Ａの真下がチャネル領域になるように形成されている。このように、配線交差部分にトランジスタ６７、７０の一方を作り込むことにより、薄膜トランジスタを複数個直列に接続して形成しても開口率をその分だけ高めることができ、高い開口率が得られる。
【００２２】
また、画素電極に対して薄膜トランジスタを複数個直列に接続するため、オフ電流も低減でき、高い表示品位のアクティブマトリクス型液晶表示装置が得られる。
【００２３】
次に図１、図２に示した実施例構成を有するアクティブマトリクス型液晶表示装置の製造方法を図３および図４も参照して詳細に説明する。
まず、図３（ａ）において、高歪点ガラスや石英ガラスなどで形成された透光性絶縁性基板５９上にＣＶＤ法などによりアモルファス−シリコン（ａ−Ｓｌ）膜１０を５０ｎｍ程度被着する。これを４５０℃で１時間炉アニールを行った後、アモルファス−シリコン（ａ−Ｓｌ）膜４９に線状のＸｅＣｌエキシマレーザをこの線と直交方向にスキャン照射し、アモルファス−シリコン（ａ−Ｓｌ）を多結晶化し、ポリシリコン膜を形成する。
【００２４】
その後、このポリシリコン膜をフオトエッチング法によりパターンニングして、図３（ｂ）に示したように表示領域内の第１、第２の薄膜トランジスタ５０、５３の形成領域１０Ａ、補助容量素子２０Ａの下部電極となるポリシリコン膜６１の形成領域１０Ｂ、および駆動回路領域１０Ｃを形成する。
【００２５】
次に、ＣＶＤ法により絶縁基板５９の全面にゲート絶縁膜となるＳｉＯｘ膜６２を１００ｎｍ程度被着する。
続いて、図３（ｃ）に示したように、ＳｉＯｘ膜６２上全面にＴａ、Ｃｒ、Ａｌ、Ｍ０、Ｗ、Ｃｕなどの金属単体又はその複数積層膜あるいは合金膜を４００ｎｍ程度被着し、フォトエッチング法により所定の形状にパタ−ニングし、走査線４０Ａ、第１の薄膜トランジスタ５０のゲート電極６３ａ、第２の薄膜トランジスタ５３のゲート電極６３ｂ、補助容量素子２０Ａの上部電極６４、駆動回路の薄膜トランジスタ６７、７０のゲート電極６６、６５及び、図示しないが、駆動回路領域内の各種配線を形成した。
【００２６】
その後、これらのゲート電極６３ａ，６３ｂ，６５，６６をマスクとしてイオン注入やイオンドーピング法により不純物の注入を行い、第１の薄膜トランジスタ５０のドレイン電極５１、このトランジスタ５０のソース電極と第２のトランジスタ５３のドレイン電極を兼用する兼用電極５６、第２のトランジスタ５３のソース電極５４、Ｎチャネル型の駆動回路トランジスタ６７のソース電極６８とドレイン電極６９とを形成した。
【００２７】
この時、補助容量素子２０Ａの形成予定領域１０Ｂ、駆動回路領域のＰチャネル型の回路トランジスタ７０の電極形成部分には不純物が注入されないように、レジストで被覆した後に不純物の注入を行った。不純物の注入は、例えば加速電圧８０ｋｅＶで５×１０¹⁵atoms/cm² のドーズ量で、ＰＨ₃ ／Ｈ₂ によりリンを高濃度注入した。
【００２８】
次に、第１の薄膜トランジスタ５０、第２の薄膜トランジスタ５３、駆動回路領域のＮチャネル型の駆動回路トランジスタ６７には不純物が注入されないようにレジストで被覆した後、補助容量素子２０Ａの上部電極６４とＰチャネル型の駆動回路トランジスタ７０のゲート電極６５をそれぞれマスクとして、加速電圧８０ｋｅＶで５×１０¹⁵atoms/cm² のドーズ量でＢ₂ Ｈ₆ ／Ｈ₂ によりボロンを高濃度注入して、補助容量素子２０Ａの下部電極６１の接続電極７１、Ｐチャネル型の駆動回路トランジスタ７０のソース電極７２、ドレイン電極７３を形成した。
【００２９】
その後、更に図３（ｃ）に示したようにレジスト４５をマスクとして不純物注入を行い、基板５９全体をアニール処理することにより注入不純物を活性化してＮチャネル型ＬＤＤ（Light1y Doped Drain ）領域７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｅ、７４ｆをそれぞれトランジスタ５０、５３、６７のチャネルの端部に形成する。
【００３０】
次に、この状態でレジスト４５を全部除去して、図４（ａ）に示したように例えばＰＥＣＶＤ法を用いて絶縁基板の全面に層間絶縁膜Ｓｉ０₂７５を５００ｎｍ程度被着する。
【００３１】
次に、ＩＴＯをスパッタ法により１００ｎｍ程度成膜し、フォトエッチング法により所定の形状にパタ−ニングして、画素電極５５、５６を形成した。
続いて、フォトエッチング法により、第１の薄膜トランジスタ５０のドレイン電極５１に至るコンタクトホール７６、第２の薄膜トランジスタ５３のソース電極５４に至るコンタクトホール７７、補助容量素子２０Ａの下部電極６１の接続電極７１に至るコンタクトホール７８と駆動回路トランジスタ６７、７０のソース電極６８、７２とドレイン電極６９、７３に至るコンタクトホール６８ｂ，７２ｂ，６９ｂ，７３ｂとを形成した。
【００３２】
次に、Ｔａ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ｃｕなどの金属単体又はその積層膜あるいは合金膜を５００ｎｍ程度被着し、フォトエッチング法により所定の形状にパタ−ニングし、信号線５２Ａ、第１の薄膜トランジスタ５０のドレイン電極５１と信号線５２Ａの接続線５１ａ、第２の薄膜トランジスタ５３のソース電極５４と画素電極５５の接続線５４ａ、補助容量素子２０Ａの下部電極６１の接続電極７１と画素電極５６との接続線７１ａ、駆動回路領域内の回路トランジスタ６７、７０の各種配線６８ａ，６９ａ，７２ａ等の形成を行つた。この状態が図４（ａ）に示されている。
【００３３】
最後に、図４（ｂ）に示したように、ＰＥＣＶＤ法により絶縁基板５９の全面にＳｉＮｘからなる保護絶縁膜７９を成膜し、フォトエッチング法により所定の形状にパタ−ニングすることにより、アクティブマトリクス型液晶表示装置のアレイ基板８０が得られる。このアレイ基板８０の液晶に面する側には更に低温キュア型のポリイミドからなる配向膜８６が印刷塗布され、その配向軸が所定の方向になるようにラビング処理される。
【００３４】
このようにして製造されたアレイ基板８０は図１に示したように対向基板８５と組み合わせ、相互間に液晶８８を挟んで液晶表示装置として組み立てられる。この対向基板８５は、透明性絶縁基板として例えばガラス基板８１上に、例えばＣｒ膜をスパッタリング法により被膜した後、所定の形状にフォトエッチングして形成した遮光膜８２を有する。
【００３５】
次に、例えば顔料などを分散させた着色層８３を形成し、更にスパッタ法により例えばＩＴＯからなる透明性電極である対向電極８４を形成することにより、対向基板８５が製造される。
【００３６】
続いて、対向基板８５の画素電極５５、５６に面する対向電極８４側全面に低温キュア型のポリイミドからなる配向膜８７を印刷塗布し、両基板８０、８５の対向時に、配向膜８６に対して配向軸が９０゜となるようにラビング処理をした後、両基板８０、８５を対向して組み立て、セル化し、その間隙にネマティツク液晶８８を注入し封止する。そして、両基板８０、８５の絶縁基板５９、８１側に図示しない偏向板を貼り付けることにより、アクティブマトリクス型液晶表示装置が得られる。
【００３７】
このようにして出来上がったアレイ基板８０の画素電極５５に接続される２個の薄膜トランジスタ５０、５３のうちの一方のトランジスタ５０のドレイン電極５１は信号線５２Ａと接続され、そのソース領域は第２のトランジスタ５３のドレイン領域と共通電極６５により接続されており、第２のトランジスタ５３のソース電極５４は画素電極５５と接続されている。すなわち、この２つのトランジスタ５０、５３は信号線５２Ａと画素電極５５間で直列に接続されている。
【００３８】
このような構成の２個のトランジスタ５０、５３でなる直列回路のオフ電流を測定したところ、従来の１個のトランジスタを用いた場合のオフ電流よりも１桁以上オフ電流が小さくなった。
【００３９】
本実施例のアレイ基板８０の画素電極５５に接続されている２つの薄膜トランジスタ５０、５３はそれぞれのチャネル長方向が互いに直交するように配設されているため、アモルファスシリコン膜をレーザアニールしてポリシリコン膜を形成するときに生じる結晶欠陥に起因するＥＬＡの照射むらがなくなり、表示むらの無い良好な表示が得られた。
【００４０】
また、本実施例のアレイ基板８０の第１のトランジスタ５０は、走査線４０Ａと信号線５２Ａの交点にそのチヤネル長が信号線５２Ａの長手方向に一致するように、かつ信号線５２Ａの真下に形成されている。このような構成にすることにより、従来は配線部であったところに薄膜トランジスタ５０を配置できるため、画素電極に複数の薄膜トランジスタをスイッチング素子として接続された構成をとる場合でも、その分だけ従来の構成に比して開口率の向上が見込めるため、より明るい表示が得られる。
【００４１】
【発明の効果】
以上詳述したようにこの発明によれば、画素電極にスイッチング素子として接続される薄膜トランジスタを２個以上直列に接続し、そのうちの少なくとも２個のトランジスタのチャネル長方向が直交するように配設することにより、アモルファスシリコンのレーザーアニール時のレーザーのスキャン方向に生ずる結晶欠陥に起因する表示特性のばらつきを抑えることが出来る。
【００４２】
また、画素部の薄膜トランジスタのうちの片方のチャネル長方向を信号線の長手方向と一致するように走査線との交差部に形成することにより、開口率を向上することも出来る。
【図面の簡単な説明】
【図１】本発明の一実施例におけるアクティブマトリクス型液晶表示装置の一画素平面図。
【図２】図１におけるＡ−Ｂ−Ｃ−Ｄ線でアレイ基板を切断し駆動回路部分とともに対応する対向基板の部分も含んで示す断面図。
【図３】図１、図２に示した実施例のアレイ基板を製造する方法の一例を説明するための工程図。
【図４】図１、図２に示した実施例のアレイ基板を製造する方法の一例を説明するための工程図。
【符号の説明】
４０Ａ、４０Ｂ…走査線
５０、５３、６７、７０…薄膜トランジスタ
５２Ａ、５２Ｂ…信号線
５５、５６…画素電極
６０ａ，６０ｂ…チャネル領域
６３ａ，６３ｂ…ゲート電極

Claims

絶縁基板上に形成された複数本の走査線と、この複数本の走査線と直交して形成された複数本の信号線と、前記走査線と信号線とにより区画された領域内にそれぞれ形成された複数の画素電極と、前記走査線と信号線の交点のそれぞれに形成された第１の薄膜トランジスタと、それぞれ前記画素電極に対してこの第１の薄膜トランジスタと直列に接続された第２の薄膜トランジスタと、が設けられてなるアレイ基板を備え、
前記第１の薄膜トランジスタは、走査線と信号線の交点において前記信号線の長手方向にチャネル長を有し前記信号線の下方にこの信号線の線幅と略同等のチャネル幅で形成されたチャネルと、前記走査線に接続されたゲート電極と、前記信号線に接続されたドレイン電極とを有し、
前記第２の薄膜トランジスタは、前記交点における走査線に接続されたゲート電極と、前記第１の薄膜トランジスタのソース電極に接続されたドレイン電極と、前記画素電極に接続されたソース電極と、前記走査線の長手方向に前記第１の薄膜トランジスタのチャネル長方向とは直交する方向にチャネル長を有するチャネルとを有し、
前記画素電極に接続された前記第２の薄膜トランジスタのチャネル領域は、前記走査線と信号線とにより区画された領域内の前記信号線とは外れた位置に前記画素電極とともに形成され、
ていることを特徴とするアクティブマトリクス型液晶表示装置。
前記絶縁基板上に前記複数の走査線、信号線を駆動する駆動回路が形成されていることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。