JP2003050400A - アクティブマトリクス型液晶表示装置及びその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置及びその製造方法Info
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- JP2003050400A JP2003050400A JP2001240353A JP2001240353A JP2003050400A JP 2003050400 A JP2003050400 A JP 2003050400A JP 2001240353 A JP2001240353 A JP 2001240353A JP 2001240353 A JP2001240353 A JP 2001240353A JP 2003050400 A JP2003050400 A JP 2003050400A
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Abstract
(57)【要約】
【課題】 欠陥画素部を修復しても、正常画素部が欠陥
画素部として視認されないようにしたアクティブマトリ
クス液晶表示装置を提供する。 【解決手段】 互いに交差して配置された複数の走査線
及び複数の信号線とを有し、これらの各交差部にそれぞ
れ画素部が形成されており、前記各画素部は、前記各交
差部に設けられた、入力側が前記信号線と接続された第
１のスイッチング素子と、入力側が前記第１のトランジ
スタの出力側に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の出力側に電気的に接続さ
れた画素電極と、を有するものとして構成されており、
さらに、ある画素部の前記第１のスイッチング素子の出
力側と、別の画素部における前記画素電極とのそれぞれ
に電気的に接続された、連結用ダミー配線と、を備え
る、アクティブマトリクス型液晶表示装置として構成す
る。
画素部として視認されないようにしたアクティブマトリ
クス液晶表示装置を提供する。 【解決手段】 互いに交差して配置された複数の走査線
及び複数の信号線とを有し、これらの各交差部にそれぞ
れ画素部が形成されており、前記各画素部は、前記各交
差部に設けられた、入力側が前記信号線と接続された第
１のスイッチング素子と、入力側が前記第１のトランジ
スタの出力側に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の出力側に電気的に接続さ
れた画素電極と、を有するものとして構成されており、
さらに、ある画素部の前記第１のスイッチング素子の出
力側と、別の画素部における前記画素電極とのそれぞれ
に電気的に接続された、連結用ダミー配線と、を備え
る、アクティブマトリクス型液晶表示装置として構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、画素電極のスイッ
チング素子として薄膜トランジスタ（ＴＦＴ）を有する
アクティブマトリクス型液晶表示装置に関する。
チング素子として薄膜トランジスタ（ＴＦＴ）を有する
アクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】近年、高密度かつ大容量でありながらも
高機能で高精細な表示が得られる液晶表示装置の実用化
が進められている。
高機能で高精細な表示が得られる液晶表示装置の実用化
が進められている。
【０００３】液晶表示装置には、各種方式があるが、中
でもスイッチング素子としての薄膜トランジスタ（ＴＦ
Ｔ）と、画素電極とがマトリクス状に配置されたアレイ
基板を備えるアクティブマトリクス型液晶表示装置が注
目されている。このアクティブマトリクス型液晶表示装
置は、隣接画素間のクロストークが小さく、高いコント
ラスト表示が得られ、透過型表示が可能であり、かつ大
面積化も容易である等の利点を有している。
でもスイッチング素子としての薄膜トランジスタ（ＴＦ
Ｔ）と、画素電極とがマトリクス状に配置されたアレイ
基板を備えるアクティブマトリクス型液晶表示装置が注
目されている。このアクティブマトリクス型液晶表示装
置は、隣接画素間のクロストークが小さく、高いコント
ラスト表示が得られ、透過型表示が可能であり、かつ大
面積化も容易である等の利点を有している。
【０００４】アクティブマトリクス型液晶表示装置は、
前述の通り、ＴＦＴに電気的に接続された画素電極が数
十万画素から数百万画素以上マトリクス状に配列されて
いる。アレイ基板の全画素部を無欠陥に製造することは
非常に困難であり、ある割合で画素に欠陥が生じる。画
素に欠陥が発生すると、その画素はある電位に固定され
続けるために、その画素部に対応した液晶層に含まれる
液晶組成物が劣化することになり、信頼性上も問題があ
る。
前述の通り、ＴＦＴに電気的に接続された画素電極が数
十万画素から数百万画素以上マトリクス状に配列されて
いる。アレイ基板の全画素部を無欠陥に製造することは
非常に困難であり、ある割合で画素に欠陥が生じる。画
素に欠陥が発生すると、その画素はある電位に固定され
続けるために、その画素部に対応した液晶層に含まれる
液晶組成物が劣化することになり、信頼性上も問題があ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな欠陥のある画素部を修復するための従来の手法は画
素部の修復に伴って正常画素部への書き込み不足が生
じ、正常画素部が画素欠陥として視認されてしまう等の
問題があった。
うな欠陥のある画素部を修復するための従来の手法は画
素部の修復に伴って正常画素部への書き込み不足が生
じ、正常画素部が画素欠陥として視認されてしまう等の
問題があった。
【０００６】本発明は、このような不具合に鑑みてなさ
れたものであり、欠陥のある画素部を修復しても正常画
素部への書き込み不足を生じにくくさせ、正常画素部が
欠陥画素部として視認されないようにしたアクティブマ
トリクス型液晶表示装置を提供することを目的とする。
れたものであり、欠陥のある画素部を修復しても正常画
素部への書き込み不足を生じにくくさせ、正常画素部が
欠陥画素部として視認されないようにしたアクティブマ
トリクス型液晶表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１のアクティ
ブマトリクス型液晶表示装置は、互いに交差して配置さ
れた複数の走査線及び複数の信号線とを有し、これらの
各交差部にそれぞれ画素部が形成されており、前記各画
素部は、前記各交差部に設けられた、入力側が前記信号
線と接続された第１のスイッチング素子と、入力側が前
記第１のトランジスタの出力側に接続された第２のスイ
ッチング素子と、前記第２のスイッチング素子の出力側
に電気的に接続された画素電極と、を有するものとして
構成されており、さらに、ある画素部の前記第１のスイ
ッチング素子の出力側と、別の画素部における前記画素
電極とのそれぞれに電気的に接続された、連結用ダミー
配線と、を備えるものとして構成する。
ブマトリクス型液晶表示装置は、互いに交差して配置さ
れた複数の走査線及び複数の信号線とを有し、これらの
各交差部にそれぞれ画素部が形成されており、前記各画
素部は、前記各交差部に設けられた、入力側が前記信号
線と接続された第１のスイッチング素子と、入力側が前
記第１のトランジスタの出力側に接続された第２のスイ
ッチング素子と、前記第２のスイッチング素子の出力側
に電気的に接続された画素電極と、を有するものとして
構成されており、さらに、ある画素部の前記第１のスイ
ッチング素子の出力側と、別の画素部における前記画素
電極とのそれぞれに電気的に接続された、連結用ダミー
配線と、を備えるものとして構成する。
【０００８】本発明の第２のアクティブマトリクス型液
晶表示装置は、前記ある画素部における前記第２のスイ
ッチング素子の出力側には、前記ある画素部における前
記第２のスイッチング素子と、前記ある画素部における
前記画素電極とに接続された補助容量がさらに設けられ
ている、第１のアクティブマトリクス型液晶表示装置と
して構成する。
晶表示装置は、前記ある画素部における前記第２のスイ
ッチング素子の出力側には、前記ある画素部における前
記第２のスイッチング素子と、前記ある画素部における
前記画素電極とに接続された補助容量がさらに設けられ
ている、第１のアクティブマトリクス型液晶表示装置と
して構成する。
【０００９】本発明の第３のアクティブマトリクス型液
晶表示装置は、前記ある画素部における前記第１のスイ
ッチング素子の出力側と、前記別の画素部における前記
画素電極との接続は、前記ある画素部の前記第１のスイ
ッチング素子の出力側と、前記別の画素部の前記補助容
量を構成する補助電極から前記ある画素部へ延成させら
れた連結配線とを、これらとは別の層に設けられた前記
連結用ダミー配線により電気的に接続することによりな
されている、第２のアクティブマトリクス型液晶表示装
置として構成する。
晶表示装置は、前記ある画素部における前記第１のスイ
ッチング素子の出力側と、前記別の画素部における前記
画素電極との接続は、前記ある画素部の前記第１のスイ
ッチング素子の出力側と、前記別の画素部の前記補助容
量を構成する補助電極から前記ある画素部へ延成させら
れた連結配線とを、これらとは別の層に設けられた前記
連結用ダミー配線により電気的に接続することによりな
されている、第２のアクティブマトリクス型液晶表示装
置として構成する。
【００１０】本発明の第４のアクティブマトリクス型液
晶表示装置は、前記別の画素部における前記連結配線
は、前記ある画素部における前記信号線の上方に層間絶
縁膜を介して設けられていることを特徴とする、第３の
アクティブマトリクス型液晶表示装置として構成する。
晶表示装置は、前記別の画素部における前記連結配線
は、前記ある画素部における前記信号線の上方に層間絶
縁膜を介して設けられていることを特徴とする、第３の
アクティブマトリクス型液晶表示装置として構成する。
【００１１】本発明の第１のアクティブマトリクス型液
晶表示装置の製造方法は、複数の画素部を有し、前記各
画素部は、ある信号線を第１のスイッチ及び第２のスイ
ッチを介して画素電極及び補助容量に接続したものであ
る、アクティブマトリクス型液晶表示装置の製造方法に
おいて、前記各画素部において、前記第１のスイッチン
グ素子の出力側となる出力側配線領域を形成し、前記画
素電極及び前記補助容量につながる連結配線を、隣接す
る前の前記画素部における前記出力配線領域の近隣まで
形成し、前記出力側配線領域及び前記連結配線の上方
に、絶縁層を介して、ある画素部における前記出力側配
線領域の近傍と別の画素部における連結配線の近傍に、
連結用ダミー配線を形成し、前記画素部のうちの正常画
素としての第１の画素部の前記出力側配線領域と画素不
良としての第２の画素部における前記連結配線とを、前
記連結用ダミー配線の溶融により電気的に接続するもの
として構成する。
晶表示装置の製造方法は、複数の画素部を有し、前記各
画素部は、ある信号線を第１のスイッチ及び第２のスイ
ッチを介して画素電極及び補助容量に接続したものであ
る、アクティブマトリクス型液晶表示装置の製造方法に
おいて、前記各画素部において、前記第１のスイッチン
グ素子の出力側となる出力側配線領域を形成し、前記画
素電極及び前記補助容量につながる連結配線を、隣接す
る前の前記画素部における前記出力配線領域の近隣まで
形成し、前記出力側配線領域及び前記連結配線の上方
に、絶縁層を介して、ある画素部における前記出力側配
線領域の近傍と別の画素部における連結配線の近傍に、
連結用ダミー配線を形成し、前記画素部のうちの正常画
素としての第１の画素部の前記出力側配線領域と画素不
良としての第２の画素部における前記連結配線とを、前
記連結用ダミー配線の溶融により電気的に接続するもの
として構成する。
【００１２】本発明の第２のアクティブマトリクス型液
晶表示装置の製造方法は、前記連結用ダミー配線の溶融
は、前記連結用ダミー配線にレーザーを照射することに
よって行う、第２のアクティブマトリクス型液晶表示装
置の製造方法として構成する。
晶表示装置の製造方法は、前記連結用ダミー配線の溶融
は、前記連結用ダミー配線にレーザーを照射することに
よって行う、第２のアクティブマトリクス型液晶表示装
置の製造方法として構成する。
【００１３】
【発明の実施の形態】本発明にかかるマトリクス型液晶
表示装置は、表示部や駆動回路部等が形成されているア
レイ基板と、これと液晶層を介して対向配置されている
対向基板を基本構造とするものである。そして、表示部
における画素部に欠陥が生じた場合に、この欠陥画素部
を正常画素部におけるスイッチング素子により駆動させ
ようとするものである。すなわち、正常画素部における
スイッチング素子により、正常画素部と欠陥画素部との
両方を駆動させようとするものである。これにより、欠
陥画素部を駆動させつつも、正常画素部における書き込
み不足により正常画素部が欠陥画素部として視認されな
いようにしたものである。以下、本発明のアクティブマ
トリクス型液晶表示装置の実施形態について説明する。
表示装置は、表示部や駆動回路部等が形成されているア
レイ基板と、これと液晶層を介して対向配置されている
対向基板を基本構造とするものである。そして、表示部
における画素部に欠陥が生じた場合に、この欠陥画素部
を正常画素部におけるスイッチング素子により駆動させ
ようとするものである。すなわち、正常画素部における
スイッチング素子により、正常画素部と欠陥画素部との
両方を駆動させようとするものである。これにより、欠
陥画素部を駆動させつつも、正常画素部における書き込
み不足により正常画素部が欠陥画素部として視認されな
いようにしたものである。以下、本発明のアクティブマ
トリクス型液晶表示装置の実施形態について説明する。
【００１４】図１は、本発明の第１の実施形態にかかる
アクティブマトリクス型液晶表示装置の等価回路図であ
る。
アクティブマトリクス型液晶表示装置の等価回路図であ
る。
【００１５】先ず、第１の実施形態のアクティブマトリ
クス型液晶表示装置の構造について説明する。
クス型液晶表示装置の構造について説明する。
【００１６】まず、複数の平行の走査線１と、複数の平
行の信号線２が互いに直交して設けられている。また、
複数の平行の補助容量線８が、各走査線１と平行に設け
られている。信号線２と補助容量線８とによって区画さ
れた部分は１画素部に相当する。図１においては、信号
線２と補助容量線８（１）とによって区画される画素部
（正常画素部）と、信号線２と補助容量線８（２）とに
よって区画される画素部（欠陥画素部）が示されてい
る。なお、走査線１と信号線２とにより画素部を区画す
るようにしてもよい。
行の信号線２が互いに直交して設けられている。また、
複数の平行の補助容量線８が、各走査線１と平行に設け
られている。信号線２と補助容量線８とによって区画さ
れた部分は１画素部に相当する。図１においては、信号
線２と補助容量線８（１）とによって区画される画素部
（正常画素部）と、信号線２と補助容量線８（２）とに
よって区画される画素部（欠陥画素部）が示されてい
る。なお、走査線１と信号線２とにより画素部を区画す
るようにしてもよい。
【００１７】正常画素部の構造について説明する。
【００１８】正常画素部における信号線２と補助容量線
８（１）との交差部にはスイッチング素子として機能す
る薄膜トランジスタＴＦＴ３とＴＦＴ４とが直列に接続
されて設けられている。すなわち、ＴＦＴ３のドレイン
電極Ｄ３は信号線２に接続されており、ＴＦＴ３のソー
ス電極Ｓ３はＴＦＴ４のドレイン電極Ｄ４と接続されて
いる。ＴＦＴ３のゲート電極Ｇ３及びＴＦＴ４のゲート
電極Ｇ４はいずれも走査線１（１）に接続されておりダ
ブルゲート型となっている。
８（１）との交差部にはスイッチング素子として機能す
る薄膜トランジスタＴＦＴ３とＴＦＴ４とが直列に接続
されて設けられている。すなわち、ＴＦＴ３のドレイン
電極Ｄ３は信号線２に接続されており、ＴＦＴ３のソー
ス電極Ｓ３はＴＦＴ４のドレイン電極Ｄ４と接続されて
いる。ＴＦＴ３のゲート電極Ｇ３及びＴＦＴ４のゲート
電極Ｇ４はいずれも走査線１（１）に接続されておりダ
ブルゲート型となっている。
【００１９】ＴＦＴ４のソース電極Ｓ４は画素電極５と
電気的に接続されている。また、ＴＦＴ４のソース電極
Ｓ４は、補助容量線８（１）との間で補助容量を形成す
る補助電極７と電気的に接続されている。補助容量電極
７と画素電極５とは電気的に接続されている。
電気的に接続されている。また、ＴＦＴ４のソース電極
Ｓ４は、補助容量線８（１）との間で補助容量を形成す
る補助電極７と電気的に接続されている。補助容量電極
７と画素電極５とは電気的に接続されている。
【００２０】画素電極５と対向配置されて対向電極６が
設けられており、画素電極５と対向電極６との間には液
晶層が介在している。
設けられており、画素電極５と対向電極６との間には液
晶層が介在している。
【００２１】次に欠陥画素部の構造について説明する。
【００２２】欠陥画素部の構造は正常画素部の構造と同
様である。しかし、ＴＦＴ４ａ等に欠陥が生じており、
ＴＦＴ４ａは画素電極５ａから切り離されている。そし
て、画素電極５ａは、正常な画素領域におけるＴＦＴ４
のソース電極Ｓ４と連結用ダミー配線２０を介して電気
的に接続されている。
様である。しかし、ＴＦＴ４ａ等に欠陥が生じており、
ＴＦＴ４ａは画素電極５ａから切り離されている。そし
て、画素電極５ａは、正常な画素領域におけるＴＦＴ４
のソース電極Ｓ４と連結用ダミー配線２０を介して電気
的に接続されている。
【００２３】このような構成の下、画素電極５ａへの電
気信号の書き込みは正常画素部におけるＴＦＴ３及びＴ
ＦＴ４を介してなされる。すなわち、欠陥画素部は、正
常画素部におけるＴＦＴ３及びＴＦＴ４により駆動させ
られる。これにより、正常画素部におけるＴＦＴ３及び
ＴＦＴ４は、正常画素部と欠陥画素部との両方の画素部
を駆動することとなる。
気信号の書き込みは正常画素部におけるＴＦＴ３及びＴ
ＦＴ４を介してなされる。すなわち、欠陥画素部は、正
常画素部におけるＴＦＴ３及びＴＦＴ４により駆動させ
られる。これにより、正常画素部におけるＴＦＴ３及び
ＴＦＴ４は、正常画素部と欠陥画素部との両方の画素部
を駆動することとなる。
【００２４】このように本実施形態によれば、欠陥画素
部における画素電極５ａを欠陥画素部のＴＦＴ４ａから
切り離し、正常画素部におけるＴＦＴ４のソース電極Ｓ
４と電気的に接続することで、正常画素部におけるＴＦ
Ｔ３及びＴＦＴ４で欠陥画素部を駆動させることができ
る。すなわち、正常画素部におけるＴＦＴ３及びＴＦＴ
４で正常画素部のみならず欠陥画素部も駆動させること
ができ、これにより、欠陥画素部を駆動させつつも、正
常画素部への書き込み不足を低減させることができる。
部における画素電極５ａを欠陥画素部のＴＦＴ４ａから
切り離し、正常画素部におけるＴＦＴ４のソース電極Ｓ
４と電気的に接続することで、正常画素部におけるＴＦ
Ｔ３及びＴＦＴ４で欠陥画素部を駆動させることができ
る。すなわち、正常画素部におけるＴＦＴ３及びＴＦＴ
４で正常画素部のみならず欠陥画素部も駆動させること
ができ、これにより、欠陥画素部を駆動させつつも、正
常画素部への書き込み不足を低減させることができる。
【００２５】図２は、本発明の第２の実施形態にかかる
アクティブマトリクス型液晶表示装置の等価回路図であ
る。
アクティブマトリクス型液晶表示装置の等価回路図であ
る。
【００２６】先ず、第２の実施形態のアクティブマトリ
クス型液晶表示装置の構造について説明する。
クス型液晶表示装置の構造について説明する。
【００２７】第２の実施形態のアクティブマトリクス型
液晶表示装置の構造は、第１の実施形態のアクティブマ
トリクス型液晶表示装置の構造と基本的に同じであり、
図中同一の部分には同一の符号を付してある。以下、第
１の実施形態と異なる部分について説明する。
液晶表示装置の構造は、第１の実施形態のアクティブマ
トリクス型液晶表示装置の構造と基本的に同じであり、
図中同一の部分には同一の符号を付してある。以下、第
１の実施形態と異なる部分について説明する。
【００２８】第２の実施形態においては、欠陥画素部の
画素電極５ａは、正常画素部におけるＴＦＴ３のソース
電極Ｓ３と連結用ダミー配線２０を介して電気的に接続
されている。これにより、欠陥画素部は正常画素部のＴ
ＦＴ３により駆動させられる。すなわち、第１の実施形
態においてはＴＦＴ３及びＴＦＴ４のダブルゲート型の
ＴＦＴにより駆動されていたが、第２の実施形態におい
てはＴＦＴ３によるシングルゲート型のＴＦＴにより駆
動される。シングルゲート型ＴＦＴの方がダブルゲート
型ＴＦＴよりもチャネル長が短いため駆動能力は大き
い。このため、第１の実施形態に示す構成よりも一層に
欠陥画素部に対する駆動能力を高めることができる。
画素電極５ａは、正常画素部におけるＴＦＴ３のソース
電極Ｓ３と連結用ダミー配線２０を介して電気的に接続
されている。これにより、欠陥画素部は正常画素部のＴ
ＦＴ３により駆動させられる。すなわち、第１の実施形
態においてはＴＦＴ３及びＴＦＴ４のダブルゲート型の
ＴＦＴにより駆動されていたが、第２の実施形態におい
てはＴＦＴ３によるシングルゲート型のＴＦＴにより駆
動される。シングルゲート型ＴＦＴの方がダブルゲート
型ＴＦＴよりもチャネル長が短いため駆動能力は大き
い。このため、第１の実施形態に示す構成よりも一層に
欠陥画素部に対する駆動能力を高めることができる。
【００２９】このように本実施形態によれば、欠陥画素
部における画素電極５ａを欠陥画素部のＴＦＴ４ａから
切り離し、欠陥画素部を正常画素部におけるＴＦＴ３の
ソース電極Ｓ３と電気的に接続することで、正常画素部
におけるＴＦＴ３で欠陥画素部を駆動させることができ
る。すなわち、正常画素部におけるシングルゲート型の
ＴＦＴにより正常画素部のみならず欠陥画素部も駆動さ
せることができるので、第１の実施形態よりもより一層
に、欠陥画素部を駆動させつつも正常な画素への書き込
み不足を低減させることができる。
部における画素電極５ａを欠陥画素部のＴＦＴ４ａから
切り離し、欠陥画素部を正常画素部におけるＴＦＴ３の
ソース電極Ｓ３と電気的に接続することで、正常画素部
におけるＴＦＴ３で欠陥画素部を駆動させることができ
る。すなわち、正常画素部におけるシングルゲート型の
ＴＦＴにより正常画素部のみならず欠陥画素部も駆動さ
せることができるので、第１の実施形態よりもより一層
に、欠陥画素部を駆動させつつも正常な画素への書き込
み不足を低減させることができる。
【００３０】次に、第２の実施形態のアクティブマトリ
クス型液晶表示装置についての具体的な構造について説
明する。
クス型液晶表示装置についての具体的な構造について説
明する。
【００３１】図３は、本発明のアクティブマトリクス型
液晶表示装置の表示部における一部平面図である。図４
は、図３のＡ−Ｂ−Ｃ−Ｄ−Ｅにおける断面図である。
図５は、図３のＡ−Ｂ−Ｃ−Ｆ−Ｇにおける断面図であ
る。図６は、本発明のアクティブマトリクス型液晶表示
装置の駆動回路部における一部断面図である。但しこれ
らの図はいずれも未だ欠陥画素部が修復されていない状
態を示す。
液晶表示装置の表示部における一部平面図である。図４
は、図３のＡ−Ｂ−Ｃ−Ｄ−Ｅにおける断面図である。
図５は、図３のＡ−Ｂ−Ｃ−Ｆ−Ｇにおける断面図であ
る。図６は、本発明のアクティブマトリクス型液晶表示
装置の駆動回路部における一部断面図である。但しこれ
らの図はいずれも未だ欠陥画素部が修復されていない状
態を示す。
【００３２】まず、アレイ基板の表示部の構造について
説明する。
説明する。
【００３３】図３から分かるように、絶縁基板２２（図
４参照）上には、複数の平行の走査線１と、複数の平行
の信号線２が互いに直交して設けられている。複数の平
行の補助容量線８が、各走査線１の近傍に、各走査線１
と平行に設けれている。信号線２と補助容量線８によっ
て区画された部分は１画素部に相当する。図３において
は、信号線２（１）と補助容量線８（１）とによって区
画される画素部と（第１の画素部、正常画素部）、信号
線２（１）と補助容量線８（２）とによって区画される
画素部（第２の画素部、欠陥画素部）の一部が示されて
いる。
４参照）上には、複数の平行の走査線１と、複数の平行
の信号線２が互いに直交して設けられている。複数の平
行の補助容量線８が、各走査線１の近傍に、各走査線１
と平行に設けれている。信号線２と補助容量線８によっ
て区画された部分は１画素部に相当する。図３において
は、信号線２（１）と補助容量線８（１）とによって区
画される画素部と（第１の画素部、正常画素部）、信号
線２（１）と補助容量線８（２）とによって区画される
画素部（第２の画素部、欠陥画素部）の一部が示されて
いる。
【００３４】図４から分かるように、走査線１（１）と
補助容量線８（１）とは同一の層に設けられている。図
４から分かるように、信号線２（１）は走査線１（１）
の上方に層間絶縁膜２４を介して設けられている。図３
及び図４から分かるように、信号線２（１）は補助容量
線８（１）の上方に層間絶縁膜２４を介して設けられて
いる。次に、図３から分かるように、走査線１（１）と
信号線２（１）との交差付近には、スイッチング素子と
して機能する薄膜トランジスタＴＦＴ３及びＴＦＴ４が
設けられている。図３及び図４から分かるように、走査
線１（１）のうちチャネル層１４の上方にあたる部分は
ゲート電極Ｇ３、Ｇ４となっている。図４及び図３から
分かるようにＴＦＴ４のソース電極Ｓ４はコンタクトホ
ール１５ａを介して上部電極２５に電気的に接続されて
いる。この上部電極２５は、コンタクトホール１７，１
８を介して画素電極５と電気的に接続されている。図４
及び図３から分かるようにＴＦＴ３のドレイン電極Ｄ３
はコンタクトホール１５ｂを介して信号線２（１）に電
気的に接続されている。これらにより信号線２（１）か
らの電気信号が、図３におけるＥ−Ｄ−Ｃ−Ｂ−Ａに沿
ってチャネル層１４を流れ、画素電極５に至るようにな
っている。また、図３から分かるように、ＴＦＴ４のソ
ース電極Ｓ４は、補助容量電極７と電気的に接続されて
いる。これにより前述した信号線２（１）からの電気信
号は、画素電極５のみならず補助容量電極７にも至るよ
うになっている。
補助容量線８（１）とは同一の層に設けられている。図
４から分かるように、信号線２（１）は走査線１（１）
の上方に層間絶縁膜２４を介して設けられている。図３
及び図４から分かるように、信号線２（１）は補助容量
線８（１）の上方に層間絶縁膜２４を介して設けられて
いる。次に、図３から分かるように、走査線１（１）と
信号線２（１）との交差付近には、スイッチング素子と
して機能する薄膜トランジスタＴＦＴ３及びＴＦＴ４が
設けられている。図３及び図４から分かるように、走査
線１（１）のうちチャネル層１４の上方にあたる部分は
ゲート電極Ｇ３、Ｇ４となっている。図４及び図３から
分かるようにＴＦＴ４のソース電極Ｓ４はコンタクトホ
ール１５ａを介して上部電極２５に電気的に接続されて
いる。この上部電極２５は、コンタクトホール１７，１
８を介して画素電極５と電気的に接続されている。図４
及び図３から分かるようにＴＦＴ３のドレイン電極Ｄ３
はコンタクトホール１５ｂを介して信号線２（１）に電
気的に接続されている。これらにより信号線２（１）か
らの電気信号が、図３におけるＥ−Ｄ−Ｃ−Ｂ−Ａに沿
ってチャネル層１４を流れ、画素電極５に至るようにな
っている。また、図３から分かるように、ＴＦＴ４のソ
ース電極Ｓ４は、補助容量電極７と電気的に接続されて
いる。これにより前述した信号線２（１）からの電気信
号は、画素電極５のみならず補助容量電極７にも至るよ
うになっている。
【００３５】図４及び図３から分かるように、補助容量
電極７は、補助容量線８（１）の一部とゲート絶縁膜２
３を介して対向配置されており、補助容量線８（１）と
の間で補助容量を形成している。
電極７は、補助容量線８（１）の一部とゲート絶縁膜２
３を介して対向配置されており、補助容量線８（１）と
の間で補助容量を形成している。
【００３６】図３及び図５から分かるように、第２の画
素部の補助容量電極７ａからは連結配線１９が延在され
ている。図５及び図３から分かるように、連結配線１９
は、信号線２（１）の下部に層間絶縁膜２４を介して設
けられ、ソース電極Ｓ３の近傍にまで至っている。図５
及び図３から分かるように、連結用ダミー配線２０が、
連結配線１９とソース電極Ｓ３の上部に層間絶縁膜２４
を介して設けられており、連結用ダミー配線２０は、連
結配線１９とソース電極Ｓ３との各々の領域の一部にオ
ーバーラップするように構成されている。
素部の補助容量電極７ａからは連結配線１９が延在され
ている。図５及び図３から分かるように、連結配線１９
は、信号線２（１）の下部に層間絶縁膜２４を介して設
けられ、ソース電極Ｓ３の近傍にまで至っている。図５
及び図３から分かるように、連結用ダミー配線２０が、
連結配線１９とソース電極Ｓ３の上部に層間絶縁膜２４
を介して設けられており、連結用ダミー配線２０は、連
結配線１９とソース電極Ｓ３との各々の領域の一部にオ
ーバーラップするように構成されている。
【００３７】図４及び図５から分かるように、アレイ基
板２１上全面には絶縁膜２６が成膜されている。但し、
上部電極２５上の一部にはコンタクトホール１７が形成
されている。この絶縁膜２６上には有機絶縁膜２７が全
面に成膜されている。但し上部電極２５上の一部にはコ
ンタクトホール１８が形成されている。有機絶縁膜２７
上には画素電極５が全面に成膜されている。画素電極５
はコンタクトホール１８を介して上部電極２５と電気的
に接続されている。
板２１上全面には絶縁膜２６が成膜されている。但し、
上部電極２５上の一部にはコンタクトホール１７が形成
されている。この絶縁膜２６上には有機絶縁膜２７が全
面に成膜されている。但し上部電極２５上の一部にはコ
ンタクトホール１８が形成されている。有機絶縁膜２７
上には画素電極５が全面に成膜されている。画素電極５
はコンタクトホール１８を介して上部電極２５と電気的
に接続されている。
【００３８】次に、アレイ基板の駆動回路部の構造につ
いて図６を用いて説明する。
いて図６を用いて説明する。
【００３９】絶縁基板２２上にはＮチャネル型ＴＦＴ３
４とＰチャネル型ＴＦＴ３５が形成されており、これら
は配線膜３８を介して電気的に接続されている。具体的
には以下の通りである。
４とＰチャネル型ＴＦＴ３５が形成されており、これら
は配線膜３８を介して電気的に接続されている。具体的
には以下の通りである。
【００４０】絶縁基板２２上にＴＦＴ３４及びＴＦＴ３
５のチャネル層となるポリシリコン層３６，３７が所定
のパターンにより形成されている。絶縁基板２２及びポ
リシリコン層３６，３７上にはゲート絶縁膜となるＳｉ
Ｏｘ膜２３が形成されている。ＳｉＯｘ膜２３上にはゲ
ート電極Ｇ３４、Ｇ３５が形成されている。アレイ基板
２１上全面に絶縁膜２４が堆積されており、絶縁膜２４
にはホール１５ｃ〜１５ｆが形成されている。絶縁膜２
４及びホール１５ｃ〜ｆには配線膜３８がパターニング
されて形成されている。ＴＦＴ３４とＴＦＴ３５を電気
的に接続等している。アレイ基板２１上には保護絶縁膜
２６及び有機絶縁膜２７がこの順に形成されている。
５のチャネル層となるポリシリコン層３６，３７が所定
のパターンにより形成されている。絶縁基板２２及びポ
リシリコン層３６，３７上にはゲート絶縁膜となるＳｉ
Ｏｘ膜２３が形成されている。ＳｉＯｘ膜２３上にはゲ
ート電極Ｇ３４、Ｇ３５が形成されている。アレイ基板
２１上全面に絶縁膜２４が堆積されており、絶縁膜２４
にはホール１５ｃ〜１５ｆが形成されている。絶縁膜２
４及びホール１５ｃ〜ｆには配線膜３８がパターニング
されて形成されている。ＴＦＴ３４とＴＦＴ３５を電気
的に接続等している。アレイ基板２１上には保護絶縁膜
２６及び有機絶縁膜２７がこの順に形成されている。
【００４１】以上のようにして構成されているアレイ基
板２１には、図４及び図５から分かるように配向膜２８
が形成されている。
板２１には、図４及び図５から分かるように配向膜２８
が形成されている。
【００４２】次に、アレイ基板２１に対向して設けられ
ている対向基板２９の構造について図４及び図５を用い
て説明する。
ている対向基板２９の構造について図４及び図５を用い
て説明する。
【００４３】透明性絶縁基板３２上に、例えば顔料など
を分散させた着色層３１が形成されている。着色層３１
上には、例えばＩＴＯからなる透明性電極である対向電
極６が形成されている。これにより対向基板２９が形成
され、対向基板２９上にはさらに配向膜３０が形成され
ている。
を分散させた着色層３１が形成されている。着色層３１
上には、例えばＩＴＯからなる透明性電極である対向電
極６が形成されている。これにより対向基板２９が形成
され、対向基板２９上にはさらに配向膜３０が形成され
ている。
【００４４】以上に説明したアレイ基板２１と対向基板
２９とを対向配置させ、これらの間に液晶を介在させる
ことにより液晶表示装置４０が構成される。具体的に
は、アレイ基板２１上の配向膜２８と対向基板２９上の
配向膜３０に、配向軸が９０°となるようにラビング処
理を施したあと、これらの基板を対向させ、配向膜２
８，３０の間には液晶を封入することにより構成され
る。なお、アレイ基板２１と対向基板２９との外側には
偏光板（図示せず）が設けられている。
２９とを対向配置させ、これらの間に液晶を介在させる
ことにより液晶表示装置４０が構成される。具体的に
は、アレイ基板２１上の配向膜２８と対向基板２９上の
配向膜３０に、配向軸が９０°となるようにラビング処
理を施したあと、これらの基板を対向させ、配向膜２
８，３０の間には液晶を封入することにより構成され
る。なお、アレイ基板２１と対向基板２９との外側には
偏光板（図示せず）が設けられている。
【００４５】次に、図４及び図５、図６に基づいて本発
明にかかるアクティブマトリクス型表示装置の製造方法
について説明する。
明にかかるアクティブマトリクス型表示装置の製造方法
について説明する。
【００４６】まずアレイ基板２１の製造方法について説
明する。
明する。
【００４７】高歪点ガラス基板や石英基板などの透光性
絶縁性基板（絶縁基板）２２上にＣＶＤ法などによりａ
−Ｓｉ膜を５０ｎｍ程度被着する。４５０℃程度で１時
間炉アニールを行った後、ＸｅＣｌエキシマレーザを照
射し、ａ−Ｓｉを多結晶化する。その後に、多結晶Ｓｉ
をフォトエッチング法によりパターンニングして、表示
部内の２つのＴＦＴ３，４のチャネル層１４及び補助容
量を形成するための補助容量電極７、第２の画素部の補
助容量電極７ａ（図３参照）から延在される連結配線１
９を形成するとともに、駆動回路部（図６参照）の回路
ＴＦＴ３４、３５のチャネル層３６，３７を形成する。
絶縁性基板（絶縁基板）２２上にＣＶＤ法などによりａ
−Ｓｉ膜を５０ｎｍ程度被着する。４５０℃程度で１時
間炉アニールを行った後、ＸｅＣｌエキシマレーザを照
射し、ａ−Ｓｉを多結晶化する。その後に、多結晶Ｓｉ
をフォトエッチング法によりパターンニングして、表示
部内の２つのＴＦＴ３，４のチャネル層１４及び補助容
量を形成するための補助容量電極７、第２の画素部の補
助容量電極７ａ（図３参照）から延在される連結配線１
９を形成するとともに、駆動回路部（図６参照）の回路
ＴＦＴ３４、３５のチャネル層３６，３７を形成する。
【００４８】次に、ＣＶＤ法により絶縁基板２２の全面
にゲート絶縁膜となるＳｉＯｘ膜２３を１００ｎｍ程度
被着する。
にゲート絶縁膜となるＳｉＯｘ膜２３を１００ｎｍ程度
被着する。
【００４９】次に、ＳｉＯｘ膜２３上全面にＴａ・Ｃｒ
・Ａｌ・Ｍｏ・Ｗ・Ｃｕなどの単体又は、その積層膜あ
るいは合金膜を４００ｎｍ程度被着し、フォトエッチン
グ法により所定の形状にパターンニングすることによ
り、走査線１（１）及び補助容量線８（１）、ＴＦＴの
ゲート電極Ｇ３、Ｇ４、駆動回路部（図６参照）におけ
る回路ＴＦＴ３４，３５のゲート電極Ｇ３４，Ｇ３５及
び各種配線（図示せず）を形成する。
・Ａｌ・Ｍｏ・Ｗ・Ｃｕなどの単体又は、その積層膜あ
るいは合金膜を４００ｎｍ程度被着し、フォトエッチン
グ法により所定の形状にパターンニングすることによ
り、走査線１（１）及び補助容量線８（１）、ＴＦＴの
ゲート電極Ｇ３、Ｇ４、駆動回路部（図６参照）におけ
る回路ＴＦＴ３４，３５のゲート電極Ｇ３４，Ｇ３５及
び各種配線（図示せず）を形成する。
【００５０】次に、ゲート電極Ｇ３，Ｇ４及びゲート電
極Ｇ３４をマスクとしてイオン注入やイオンドーピング
法により不純物の注入を行い、ドレイン電極Ｄ３及びソ
ース電極Ｓ４、駆動回路部（図６参照）におけるＮｃｈ
型の回路ＴＦＴ３４のソース電極Ｓ３４とドレイン電極
Ｄ３５を形成する。不純物の注入は、例えば加速電圧８
０ｋｅＶ、ドープ量５×１０１５ａｔｏｍｓ／ｃｍ２
でＰＨ３／Ｈ２によりリンを高濃度注入する。
極Ｇ３４をマスクとしてイオン注入やイオンドーピング
法により不純物の注入を行い、ドレイン電極Ｄ３及びソ
ース電極Ｓ４、駆動回路部（図６参照）におけるＮｃｈ
型の回路ＴＦＴ３４のソース電極Ｓ３４とドレイン電極
Ｄ３５を形成する。不純物の注入は、例えば加速電圧８
０ｋｅＶ、ドープ量５×１０１５ａｔｏｍｓ／ｃｍ２
でＰＨ３／Ｈ２によりリンを高濃度注入する。
【００５１】次に、ＴＦＴ３，４及び駆動回路部（図６
参照）のＮチャネル型の回路ＴＦＴ３４をレジストで被
膜した後、Ｐチャネル型の回路ＴＦＴのゲート電極Ｇ３
５をマスクとして、例えば加速電圧８０ｋｅＶ、ドープ
量５×１０１５ａｔｏｍｓ／ｃｍ２でＢ２Ｈ６／Ｈ２に
よりボロンを高濃度注入することにより、駆動回路部に
おけるＰチャネル型の回路ＴＦＴ３５のソース電極Ｓ３
５とドレイン電極をＤ３５形成する。
参照）のＮチャネル型の回路ＴＦＴ３４をレジストで被
膜した後、Ｐチャネル型の回路ＴＦＴのゲート電極Ｇ３
５をマスクとして、例えば加速電圧８０ｋｅＶ、ドープ
量５×１０１５ａｔｏｍｓ／ｃｍ２でＢ２Ｈ６／Ｈ２に
よりボロンを高濃度注入することにより、駆動回路部に
おけるＰチャネル型の回路ＴＦＴ３５のソース電極Ｓ３
５とドレイン電極をＤ３５形成する。
【００５２】次に、Ｎｃｈ型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）を形成するための不純物注入
を行い、絶縁基板２２をアニールすることにより不純物
を活性化させる。
Ｄｏｐｅｄ Ｄｒａｉｎ）を形成するための不純物注入
を行い、絶縁基板２２をアニールすることにより不純物
を活性化させる。
【００５３】次に、例えばＰＥＣＶＤ法を用いて絶縁基
板２２の全面に層間絶縁膜ＳｉＯ２２４を５００ｎｍ程
度被着する。
板２２の全面に層間絶縁膜ＳｉＯ２２４を５００ｎｍ程
度被着する。
【００５４】次に、フォトエッチング法により、ドレイ
ン電極Ｄ３に至るコンタクトホール１５ｂと、ソース電
極Ｓ４に至るコンタクトホール１５ａと、駆動回路部
（図示せず）における回路ＴＦＴ３４及びＴＦＴ３５の
ソース電極Ｓ３４，Ｓ３５とドレイン電極Ｄ３４，Ｄ３
５に至るコンタクトホール１５ｃ、１５ｅ、１５ｄ，１
５ｆとを形成する。
ン電極Ｄ３に至るコンタクトホール１５ｂと、ソース電
極Ｓ４に至るコンタクトホール１５ａと、駆動回路部
（図示せず）における回路ＴＦＴ３４及びＴＦＴ３５の
ソース電極Ｓ３４，Ｓ３５とドレイン電極Ｄ３４，Ｄ３
５に至るコンタクトホール１５ｃ、１５ｅ、１５ｄ，１
５ｆとを形成する。
【００５５】次に、絶縁基板２２上全面に、Ｔａ・Ｃｒ
・Ａｌ・Ｍｏ・Ｗ・Ｃｕなどの単体又は、その積層膜あ
るいは合金膜を５００ｎｍ程度被着した後、フォトエッ
チング法により所定の形状にパターンニングすることに
より、信号線２（１）及び連結用ダミー配線２０を形成
すると共に、ドレイン電極Ｄ３と信号線２（１）との接
続及びソース電極Ｓ４と上部電極２５との接続、駆動回
路部（図示せず）における回路ＴＦＴ３４，３５の配線
膜３８による各種配線等を行う。
・Ａｌ・Ｍｏ・Ｗ・Ｃｕなどの単体又は、その積層膜あ
るいは合金膜を５００ｎｍ程度被着した後、フォトエッ
チング法により所定の形状にパターンニングすることに
より、信号線２（１）及び連結用ダミー配線２０を形成
すると共に、ドレイン電極Ｄ３と信号線２（１）との接
続及びソース電極Ｓ４と上部電極２５との接続、駆動回
路部（図示せず）における回路ＴＦＴ３４，３５の配線
膜３８による各種配線等を行う。
【００５６】次に、ＰＥＣＶＤ法により絶縁基板２２の
全面にＳｉＮｘからなる保護絶縁膜２６を成膜した後、
フォトエッチング法により上部電極２５に至るコンタク
トホール１７を形成する。
全面にＳｉＮｘからなる保護絶縁膜２６を成膜した後、
フォトエッチング法により上部電極２５に至るコンタク
トホール１７を形成する。
【００５７】次に、絶縁基板２２の全面に、有機絶縁膜
２７を２μｍほど塗布した後、上部電極２５に至るコン
タクトホール１８を形成する。
２７を２μｍほど塗布した後、上部電極２５に至るコン
タクトホール１８を形成する。
【００５８】最後に、ＩＴＯをスパッタ法により１００
ｎｍ程度成膜した後、フォトエッチング法により所定の
形状にパターンニングすることにより、画素電極５を形
成し、画素電極５と上部電極２５とを接続することによ
り、アレイ基板２１が得られる。
ｎｍ程度成膜した後、フォトエッチング法により所定の
形状にパターンニングすることにより、画素電極５を形
成し、画素電極５と上部電極２５とを接続することによ
り、アレイ基板２１が得られる。
【００５９】次に、図４及び図５に基づき、対向基板２
９の製造方法について説明する。
９の製造方法について説明する。
【００６０】図４及び図５から分かるように、ガラス基
板等の透明性絶縁基板３２上に、例えば顔料などを分散
させた着色層３１を形成する。着色層３１上に、例えば
ＩＴＯからなる透明性電極である対向電極６をスパッタ
法により形成する。これにより対向基板２９が得られ
る。
板等の透明性絶縁基板３２上に、例えば顔料などを分散
させた着色層３１を形成する。着色層３１上に、例えば
ＩＴＯからなる透明性電極である対向電極６をスパッタ
法により形成する。これにより対向基板２９が得られ
る。
【００６１】上記製造方法により製造されたアレイ基板
２１と対向基板２９とから液晶表示装置４０を完成させ
る。具体的には以下の通りである。
２１と対向基板２９とから液晶表示装置４０を完成させ
る。具体的には以下の通りである。
【００６２】アレイ基板２１の画素電極５側の全面に及
び対向基板２９の対向電極６側の全面に低温キュア型の
ポリイミドからなる配向膜２８，３０をそれぞれ印刷塗
布する。配向軸が９０°となるように配向膜２８，３０
をラビング処理をする。両基板２１，２９を対向して組
み立て、セル化し、その間隙にネマティック液晶４１を
注入し封止する。そして、両基板２１，２９の絶縁基板
側に偏光板（図示せず）を貼り付けることにより液晶表
示装置４０が得られる。
び対向基板２９の対向電極６側の全面に低温キュア型の
ポリイミドからなる配向膜２８，３０をそれぞれ印刷塗
布する。配向軸が９０°となるように配向膜２８，３０
をラビング処理をする。両基板２１，２９を対向して組
み立て、セル化し、その間隙にネマティック液晶４１を
注入し封止する。そして、両基板２１，２９の絶縁基板
側に偏光板（図示せず）を貼り付けることにより液晶表
示装置４０が得られる。
【００６３】次に、液晶表示装置４０における欠陥画素
部の修復方法について説明する。
部の修復方法について説明する。
【００６４】図３において、第２の画素部におけるトラ
ンジスタＴＦＴ４ａ等に欠陥等が生じた場合、第２の画
素部における液晶にはある固定された電位が加え続けら
れる。すなわち、第２の画素部は常時点灯するような
る。このように第２の画素部が表示不良となった場合は
以下のようにして第２の画素部は修復される。
ンジスタＴＦＴ４ａ等に欠陥等が生じた場合、第２の画
素部における液晶にはある固定された電位が加え続けら
れる。すなわち、第２の画素部は常時点灯するような
る。このように第２の画素部が表示不良となった場合は
以下のようにして第２の画素部は修復される。
【００６５】図３から分かるように、まず、表示不良と
なった第２の画素部のＴＦＴ４ａを任意の手段により切
り離す。図５から分かるように、第１の画素部中に設け
られた連結用ダミー配線２０に外部からレーザーを照射
することによって、連結用ダミー配線２０を溶融させ
る。例えば、連結用ダミー配線２０がソース電極Ｓ３及
び連結用配線１９とオーバーラップしている部分に、絶
縁基板２２の下側から、絶縁基板２２と垂直にレーザー
を照射して、連結用ダミー配線２０を溶融させる。ま
た、上記液晶表示装置の製造工程中において、絶縁膜２
６の上側から同様にしてレーザーを照射しても良い。こ
のようにして溶融された連結用ダミー配線２０は、絶縁
膜２４、２３を介して、第１の画素部中のＴＦＴ３のソ
ース電極Ｓ３と、連結用配線１９とに接続される。これ
により、ＴＦＴ３のソース電極Ｓ３は、連結用配線１９
を介して第２の画素部中における画素電極５と電気的に
接続されることとなる。すなわち、第２の画素部は第１
の画素部におけるトランジスタＴＦＴ３により駆動され
ることになる。以上のようにして、第２の画素部は表示
不良から修復される。
なった第２の画素部のＴＦＴ４ａを任意の手段により切
り離す。図５から分かるように、第１の画素部中に設け
られた連結用ダミー配線２０に外部からレーザーを照射
することによって、連結用ダミー配線２０を溶融させ
る。例えば、連結用ダミー配線２０がソース電極Ｓ３及
び連結用配線１９とオーバーラップしている部分に、絶
縁基板２２の下側から、絶縁基板２２と垂直にレーザー
を照射して、連結用ダミー配線２０を溶融させる。ま
た、上記液晶表示装置の製造工程中において、絶縁膜２
６の上側から同様にしてレーザーを照射しても良い。こ
のようにして溶融された連結用ダミー配線２０は、絶縁
膜２４、２３を介して、第１の画素部中のＴＦＴ３のソ
ース電極Ｓ３と、連結用配線１９とに接続される。これ
により、ＴＦＴ３のソース電極Ｓ３は、連結用配線１９
を介して第２の画素部中における画素電極５と電気的に
接続されることとなる。すなわち、第２の画素部は第１
の画素部におけるトランジスタＴＦＴ３により駆動され
ることになる。以上のようにして、第２の画素部は表示
不良から修復される。
【００６６】本実施例は半導体層としてポリシリコン層
を用いたアクティブマトリクス型液晶表示装置に関して
記述したが、本発明は半導体層として例えばアモルファ
スシリコン層等の他の半導体層を用いたアクティブマト
リクス型液晶表示装置についても同様の効果が得られ
る。
を用いたアクティブマトリクス型液晶表示装置に関して
記述したが、本発明は半導体層として例えばアモルファ
スシリコン層等の他の半導体層を用いたアクティブマト
リクス型液晶表示装置についても同様の効果が得られ
る。
【００６７】
【発明の効果】本発明によれば、欠陥画素部の画素電極
をＴＦＴから切り離し、欠陥画素部の画素電極を正常画
素部のＴＦＴと電気的に接続することで、正常画素部の
ＴＦＴにより、正常画素部と共に欠陥画素部を駆動する
ことができるようにしたので、正常画素部への書き込み
不足を低減させつつ欠陥画素部を駆動させることがで
き、したがって、欠陥画素部を修復しつつも正常画素部
が欠陥画素部と視認されないようにすることができる。
をＴＦＴから切り離し、欠陥画素部の画素電極を正常画
素部のＴＦＴと電気的に接続することで、正常画素部の
ＴＦＴにより、正常画素部と共に欠陥画素部を駆動する
ことができるようにしたので、正常画素部への書き込み
不足を低減させつつ欠陥画素部を駆動させることがで
き、したがって、欠陥画素部を修復しつつも正常画素部
が欠陥画素部と視認されないようにすることができる。
【図１】本発明の第１の実施形態にかかるアクティブマ
トリクス型液晶表示装置の等価回路図である。
トリクス型液晶表示装置の等価回路図である。
【図２】本発明の第２の実施形態にかかるアクティブマ
トリクス型液晶表示装置の等価回路図である。
トリクス型液晶表示装置の等価回路図である。
【図３】本発明の第２の実施形態にかかるアクティブマ
トリクス型液晶表示装置の一画素平面図である。
トリクス型液晶表示装置の一画素平面図である。
【図４】図３におけるＡ−Ｂ−Ｃ−Ｄ−Ｅ線で切断した
アクティブマトリクス型液晶表示装置の断面図である。
アクティブマトリクス型液晶表示装置の断面図である。
【図５】図３におけるＡ−Ｂ−Ｃ−Ｆ−Ｇ線で切断した
アクティブマトリクス型液晶表示装置の断面図である。
アクティブマトリクス型液晶表示装置の断面図である。
【図６】本発明の第２の実施形態におけるアクティブマ
トリクス型液晶表示装置のアレイ基板に形成された駆動
回路部の一部断面図である。
トリクス型液晶表示装置のアレイ基板に形成された駆動
回路部の一部断面図である。
１ 走査線
２ 信号線
３、３ａ、４、４ａ ＴＦＴ
５、５ａ 画素電極
６、６ａ 対向電極
７、７ａ 補助容量電極
１９ 連結配線
２０ 連結用ダミー配線
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Ｆターム(参考） 2H088 FA14 HA02 HA08 MA20
2H092 HA04 JA24 JA46 JB63 JB68
MA07 MA13 MA46 NA01 NA12
NA29 NA30
5C094 AA02 AA42 AA43 AA48 BA03
BA43 CA19 DA09 DA13 DB01
DB04 EA01 EA04 EA10 FA01
GB10
5F110 AA27 BB02 BB04 CC02 DD02
DD03 EE02 EE03 EE04 EE06
EE14 EE28 FF02 FF29 GG02
GG13 GG15 GG25 GG44 HJ01
HJ04 HJ12 HJ13 HJ23 HL02
HL03 HL04 HL06 HL11 HM15
NN03 NN04 NN23 NN24 NN27
NN35 NN36 NN72 PP01 PP03
PP10 PP29 QQ11
Claims (6)
- 【請求項１】互いに交差して配置された複数の走査線及
び複数の信号線とを有し、これらの各交差部にそれぞれ
画素部が形成されており、 前記各画素部は、 前記各交差部に設けられた、入力側が前記信号線と接続
された第１のスイッチング素子と、 入力側が前記第１のトランジスタの出力側に接続された
第２のスイッチング素子と、 前記第２のスイッチング素子の出力側に電気的に接続さ
れた画素電極と、 を有するものとして構成されており、 さらに、ある画素部の前記第１のスイッチング素子の出
力側と、別の画素部における前記画素電極とのそれぞれ
に電気的に接続された、連結用ダミー配線と、 を備える、アクティブマトリクス型液晶表示装置。 - 【請求項２】前記ある画素部における前記第２のスイッ
チング素子の出力側には、前記ある画素部における前記
第２のスイッチング素子と、前記ある画素部における前
記画素電極とに接続された補助容量がさらに設けられて
いる、請求項１に記載のアクティブマトリクス型液晶表
示装置。 - 【請求項３】前記ある画素部における前記第１のスイッ
チング素子の出力側と、前記別の画素部における前記画
素電極との接続は、前記ある画素部の前記第１のスイッ
チング素子の出力側と、前記別の画素部の前記補助容量
を構成する補助電極から前記ある画素部へ延成させられ
た連結配線とを、これらとは別の層に設けられた前記連
結用ダミー配線により電気的に接続することによりなさ
れている、請求項２に記載のアクティブマトリクス型液
晶表示装置。 - 【請求項４】前記別の画素部における前記連結配線は、
前記ある画素部における前記信号線の上方に層間絶縁膜
を介して設けられていることを特徴とする、請求項３に
記載のアクティブマトリクス型液晶表示装置。 - 【請求項５】複数の画素部を有し、前記各画素部は、あ
る信号線を第１のスイッチ及び第２のスイッチを介して
画素電極及び補助容量に接続したものである、アクティ
ブマトリクス型液晶表示装置の製造方法において、 前記各画素部において、前記第１のスイッチング素子の
出力側となる出力側配線領域を形成し、 前記画素電極及び前記補助容量につながる連結配線を、
隣接する前の前記画素部における前記出力配線領域の近
隣まで形成し、 前記出力側配線領域及び前記連結配線の上方に、絶縁層
を介して、ある画素部における前記出力側配線領域の近
傍と別の画素部における連結配線の近傍に、連結用ダミ
ー配線を形成し、 前記画素部のうちの正常画素としての第１の画素部の前
記出力側配線領域と画素不良としての第２の画素部にお
ける前記連結配線とを、前記連結用ダミー配線の溶融に
より電気的に接続する、ことを特徴とする、アクティブ
マトリクス型液晶表示装置の製造方法。 - 【請求項６】前記連結用ダミー配線の溶融は、前記連結
用ダミー配線にレーザーを照射することによって行う、
請求項５に記載のアクティブマトリクス型液晶表示装置
の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2001240353A JP2003050400A (ja) | 2001-08-08 | 2001-08-08 | アクティブマトリクス型液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
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| JP2001240353A JP2003050400A (ja) | 2001-08-08 | 2001-08-08 | アクティブマトリクス型液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003050400A true JP2003050400A (ja) | 2003-02-21 |
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ID=19070976
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|---|---|---|---|
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