JP2001318390A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JP2001318390A JP2001318390A JP2000139799A JP2000139799A JP2001318390A JP 2001318390 A JP2001318390 A JP 2001318390A JP 2000139799 A JP2000139799 A JP 2000139799A JP 2000139799 A JP2000139799 A JP 2000139799A JP 2001318390 A JP2001318390 A JP 2001318390A
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- pixel electrode
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Abstract
(57)【要約】
【課題】 重畳幅が広い映像信号線及び表示画素電極間
の寄生容量と、重畳幅が狭い映像信号線及び表示画素電
極間の寄生容量との差を低く抑えて表示品位を高めるこ
とのできるアクティブマトリクス型液晶表示装置を提供
する。 【解決手段】 マトリクス状に配設された複数本の映像
信号線及び複数本の走査線と、これらの交差部の近傍に
設けられ、それぞれ走査線の走査電圧によってオン、オ
フ制御されるスイッチング素子を介して、映像信号線の
信号電圧が印加される表示画素電極と、表示画素電極と
電気的に接続され、それぞれ表示画素電極の補助容量を
形成する補助容量線とを備え、隣接する一対の映像信号
線間に設けられる表示画素電極は、それぞれの側縁部を
各映信号線の側縁部に重畳させて映像信号線を遮光体と
して用い、かつ、一方の映像信号線に重畳させる幅を他
方の映像信号線に重畳させる幅よりも広くしてなるアク
ティブマトリクス型液晶表示装置であって、他方の映像
信号線を、スイッチング素子を介して、対応する表示画
素電極に接続したことを特徴とする。
の寄生容量と、重畳幅が狭い映像信号線及び表示画素電
極間の寄生容量との差を低く抑えて表示品位を高めるこ
とのできるアクティブマトリクス型液晶表示装置を提供
する。 【解決手段】 マトリクス状に配設された複数本の映像
信号線及び複数本の走査線と、これらの交差部の近傍に
設けられ、それぞれ走査線の走査電圧によってオン、オ
フ制御されるスイッチング素子を介して、映像信号線の
信号電圧が印加される表示画素電極と、表示画素電極と
電気的に接続され、それぞれ表示画素電極の補助容量を
形成する補助容量線とを備え、隣接する一対の映像信号
線間に設けられる表示画素電極は、それぞれの側縁部を
各映信号線の側縁部に重畳させて映像信号線を遮光体と
して用い、かつ、一方の映像信号線に重畳させる幅を他
方の映像信号線に重畳させる幅よりも広くしてなるアク
ティブマトリクス型液晶表示装置であって、他方の映像
信号線を、スイッチング素子を介して、対応する表示画
素電極に接続したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、表示画素毎にスイ
ッチング素子が設けられてなるアクティブマトリクス型
液晶表示装置に関する。
ッチング素子が設けられてなるアクティブマトリクス型
液晶表示装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】液晶表
示装置は、軽量かつ低消費電力を達成するフラットパネ
ルディスプレイとして注目を集めている。中でも、表示
画素毎にスイッチング素子として薄膜トランジスタ（以
下、ＴＦＴと略称する）を用いたアクティブマトリクス
型の液晶表示装置は、クロストークのない高精細な表示
画像が得られることから、ＴＶ（Television）やＯＡ
（Office Automation）機器等の各種ディスプレイとし
て広く利用されている。
示装置は、軽量かつ低消費電力を達成するフラットパネ
ルディスプレイとして注目を集めている。中でも、表示
画素毎にスイッチング素子として薄膜トランジスタ（以
下、ＴＦＴと略称する）を用いたアクティブマトリクス
型の液晶表示装置は、クロストークのない高精細な表示
画像が得られることから、ＴＶ（Television）やＯＡ
（Office Automation）機器等の各種ディスプレイとし
て広く利用されている。
【０００３】このような、各種ディスプレイにおいて、
明るい表示画像を得るために、各画素は高開口率を得ら
れる構造が望ましい。高開口率が得られる構造の一つと
して、映像信号線に表示画素電極を重ね、この配線自体
を遮光膜として用いる、いわゆる配線ＢＭ（Black matr
ix）構造があるが、この構造は映像信号線を遮光体とし
て利用するため、映像信号線と表示画素電極との間の寄
生容量が大きくなってしまうという問題があった。
明るい表示画像を得るために、各画素は高開口率を得ら
れる構造が望ましい。高開口率が得られる構造の一つと
して、映像信号線に表示画素電極を重ね、この配線自体
を遮光膜として用いる、いわゆる配線ＢＭ（Black matr
ix）構造があるが、この構造は映像信号線を遮光体とし
て利用するため、映像信号線と表示画素電極との間の寄
生容量が大きくなってしまうという問題があった。
【０００４】また、配線ＢＭ構造では、配向膜に対する
ラビング方向の下流側の映像信号線の端部領域に、液晶
の配向不良が発生することが知られており、これがコン
トラストの低下といった表示不良の一因になっていた。
そのために、液晶の配向方向の不良が発生しやすい領域
では、遮光のために映像信号線と表示画素電極の重なり
幅を、液晶の配向不良が発生し難い側よりも広くする必
要があった。
ラビング方向の下流側の映像信号線の端部領域に、液晶
の配向不良が発生することが知られており、これがコン
トラストの低下といった表示不良の一因になっていた。
そのために、液晶の配向方向の不良が発生しやすい領域
では、遮光のために映像信号線と表示画素電極の重なり
幅を、液晶の配向不良が発生し難い側よりも広くする必
要があった。
【０００５】このため、液晶の配向不良領域で遮光を行
う映像信号線と表示画素電極との間に発生する寄生容量
と、液晶の配向不良を伴うことのない領域の映像信号線
と表示画素電極との間に発生する寄生容量とが互い異な
ることになり、クロストーク等の表示不良が発生しやす
くなる。
う映像信号線と表示画素電極との間に発生する寄生容量
と、液晶の配向不良を伴うことのない領域の映像信号線
と表示画素電極との間に発生する寄生容量とが互い異な
ることになり、クロストーク等の表示不良が発生しやす
くなる。
【０００６】この寄生容量の差を小さく抑える従来の方
法として、映像信号線の側部に補助容量線を部分的に延
出させたシールド電極を設け、液晶の配向不良が発生す
る辺で表示画素電極と重ねて遮光体とすることにより、
映像信号線と表示画素電極とが重なる長さを短くしたも
のがある。しかし、この方法を採用した場合、映像信号
線と補助容量線との間の寄生容量を増やすことになるた
め、映像信号線の時定数と補助容量線の時定数が増大
し、表示ムラの原因になることがあった。
法として、映像信号線の側部に補助容量線を部分的に延
出させたシールド電極を設け、液晶の配向不良が発生す
る辺で表示画素電極と重ねて遮光体とすることにより、
映像信号線と表示画素電極とが重なる長さを短くしたも
のがある。しかし、この方法を採用した場合、映像信号
線と補助容量線との間の寄生容量を増やすことになるた
め、映像信号線の時定数と補助容量線の時定数が増大
し、表示ムラの原因になることがあった。
【０００７】本発明は上記の事情を考慮してなされたも
ので、重畳幅が広い映像信号線及び表示画素電極間の寄
生容量と、重畳幅が狭い映像信号線及び表示画素電極間
の寄生容量との差を低く抑えて表示品位を高めることの
できるアクティブマトリクス型液晶表示装置を提供する
ことを目的とする。
ので、重畳幅が広い映像信号線及び表示画素電極間の寄
生容量と、重畳幅が狭い映像信号線及び表示画素電極間
の寄生容量との差を低く抑えて表示品位を高めることの
できるアクティブマトリクス型液晶表示装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係る発明は、
基板と、基板の一主面に並設された複数本の映像信号線
と、絶縁物を介して映像信号線と交差するように並設さ
れた複数本の走査線と、映像信号線と走査線の交差部の
近傍に設けられ、それぞれ走査線の走査電圧によってオ
ン、オフ制御されるスイッチング素子を介して、映像信
号線の信号電圧が印加される表示画素電極と、表示画素
電極と電気的に接続され、それぞれ表示画素電極の補助
容量を形成する補助容量線と、を備え、隣接する一対の
映像信号線間に設けられる表示画素電極は、それぞれの
側縁部を各映信号線の側縁部に重畳させ、かつ、一方の
映像信号線の重畳幅を他方の映像信号線の重畳幅よりも
広くしてなるアクティブマトリクス型液晶表示装置であ
って、他方の映像信号線を、スイッチング素子を介し
て、対応する表示画素電極に接続したことを特徴とする
ものである。
基板と、基板の一主面に並設された複数本の映像信号線
と、絶縁物を介して映像信号線と交差するように並設さ
れた複数本の走査線と、映像信号線と走査線の交差部の
近傍に設けられ、それぞれ走査線の走査電圧によってオ
ン、オフ制御されるスイッチング素子を介して、映像信
号線の信号電圧が印加される表示画素電極と、表示画素
電極と電気的に接続され、それぞれ表示画素電極の補助
容量を形成する補助容量線と、を備え、隣接する一対の
映像信号線間に設けられる表示画素電極は、それぞれの
側縁部を各映信号線の側縁部に重畳させ、かつ、一方の
映像信号線の重畳幅を他方の映像信号線の重畳幅よりも
広くしてなるアクティブマトリクス型液晶表示装置であ
って、他方の映像信号線を、スイッチング素子を介し
て、対応する表示画素電極に接続したことを特徴とする
ものである。
【０００９】請求項２に係る発明は、請求項１に記載の
アクティブマトリクス型液晶表示装置において、補助容
量線は、一方の映像信号線と交差するように形成され、
かつ、一方の映像信号線の長手方向に所定の長さだけ延
出すると共に該映像信号線の側縁よりも他方の映像信号
線側に所定の幅だけ延出するシールド電極を備え、シー
ルド電極に表示画素電極の周辺部の一部を重畳させたこ
とを特徴とするものである。
アクティブマトリクス型液晶表示装置において、補助容
量線は、一方の映像信号線と交差するように形成され、
かつ、一方の映像信号線の長手方向に所定の長さだけ延
出すると共に該映像信号線の側縁よりも他方の映像信号
線側に所定の幅だけ延出するシールド電極を備え、シー
ルド電極に表示画素電極の周辺部の一部を重畳させたこ
とを特徴とするものである。
【００１０】請求項３に係る発明は、請求項１又は２に
記載のアクティブマトリクス型液晶表示装置において、
スイッチング素子は薄膜トランジスタでなり、一方の映
像信号線及びシールド電極に表示画素電極を重畳して形
成される寄生容量の和と、他方の映像信号線及びオフ状
態における薄膜トランジスタのドレイン領域に表示画素
電極を重畳して形成される寄生容量の和とが等しくなる
ように、薄膜トランジスタのドレインの面積を決定した
ことを特徴とするものである。
記載のアクティブマトリクス型液晶表示装置において、
スイッチング素子は薄膜トランジスタでなり、一方の映
像信号線及びシールド電極に表示画素電極を重畳して形
成される寄生容量の和と、他方の映像信号線及びオフ状
態における薄膜トランジスタのドレイン領域に表示画素
電極を重畳して形成される寄生容量の和とが等しくなる
ように、薄膜トランジスタのドレインの面積を決定した
ことを特徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。
実施形態に基づいて詳細に説明する。
【００１２】図１は本発明に係るアクティブマトリクス
型液晶表示装置の一実施形態の構成を示す平面図、図２
は図１に示す平面図中、直線Ａ−Ｂ−Ｃで示す部位を切
断して矢印方向で見た断面図、図３は図１に示す平面図
中、クランク状の折れ線Ｄ−Ｅ−Ｆ−Ｇで示す部位を切
断して矢印方向で見た断面図である。なお、図１及び図
２は理解を容易にするために、図３中の上部、すなわ
ち、配向膜５１、ネマティック液晶５３及び対向基板５
０を除去して示した図である。また各図中、同一の符号
を付したものはそれぞれ同一の要素を示している。
型液晶表示装置の一実施形態の構成を示す平面図、図２
は図１に示す平面図中、直線Ａ−Ｂ−Ｃで示す部位を切
断して矢印方向で見た断面図、図３は図１に示す平面図
中、クランク状の折れ線Ｄ−Ｅ−Ｆ−Ｇで示す部位を切
断して矢印方向で見た断面図である。なお、図１及び図
２は理解を容易にするために、図３中の上部、すなわ
ち、配向膜５１、ネマティック液晶５３及び対向基板５
０を除去して示した図である。また各図中、同一の符号
を付したものはそれぞれ同一の要素を示している。
【００１３】これら各図において、透明絶縁性基板３０
上に隣接する映像信号線１及び２を含めた複数の映像信
号線が並設され、これらの映像信号線に対して走査線３
を含む複数の走査線が、層間絶縁膜３７を介して、マト
リクス状に並設されている。
上に隣接する映像信号線１及び２を含めた複数の映像信
号線が並設され、これらの映像信号線に対して走査線３
を含む複数の走査線が、層間絶縁膜３７を介して、マト
リクス状に並設されている。
【００１４】ここで、図１に着目すると、映像信号線２
と走査線３との交差部の近傍にスイッチング素子として
のｎチャネルＴＦＴ４が配置されている。また、補助容
量線６及び７が走査線３と略平行に上下に離隔して配置
されている。表示画素電極５の側縁部が隣接する一対の
映像信号線１，２及び補助容量線６，７の側縁にそれぞ
れ重畳するように形成されている。この場合、補助容量
線７は、１画素ピッチ内で映像信号線１との交差部位が
映像信号線１の長手方向に延出すると共に、映像信号線
１の側縁よりも映像信号線２側に延出するシールド電極
８を有している。これにより、映像信号線１，２及びシ
ールド電極８は表示画素電極５の図面の左右両辺の光漏
れを防ぐ遮光体となっている。
と走査線３との交差部の近傍にスイッチング素子として
のｎチャネルＴＦＴ４が配置されている。また、補助容
量線６及び７が走査線３と略平行に上下に離隔して配置
されている。表示画素電極５の側縁部が隣接する一対の
映像信号線１，２及び補助容量線６，７の側縁にそれぞ
れ重畳するように形成されている。この場合、補助容量
線７は、１画素ピッチ内で映像信号線１との交差部位が
映像信号線１の長手方向に延出すると共に、映像信号線
１の側縁よりも映像信号線２側に延出するシールド電極
８を有している。これにより、映像信号線１，２及びシ
ールド電極８は表示画素電極５の図面の左右両辺の光漏
れを防ぐ遮光体となっている。
【００１５】また、図２に示すように、ラビング方向の
下流側となる映像信号線１の側縁に当たる表示画素電極
５の左辺では、表示画素電極５と映像信号線１とが重畳
する幅ａが液晶の配向不良領域を隠し得るように設定さ
れるため、表示画素電極５の右辺と映像信号線２とが重
畳する幅ｂよりも広くなっている。そのため、単位長さ
に換算して、映像信号線１と表示画素電極５との重畳に
より形成される寄生容量が、映像信号線２と表示画素電
極５との重畳により形成される寄生容量より大きくな
る。そこで、補助容量線７を部分的に延出させたシール
ド電極８を遮光体の一部として用いることにより、表示
画素電極５と映像信号線１とが重畳する長さを短くし
て、表示画素電極５に対する映像信号線１及び２の寄生
容量を均衡させている。しかしながら、シールド電極８
が映像信号線１の長手方向に延出する長さを長くするほ
ど、画素の開口率が低下し、映像信号線１と補助容量線
７との時定数が増大することになる。
下流側となる映像信号線１の側縁に当たる表示画素電極
５の左辺では、表示画素電極５と映像信号線１とが重畳
する幅ａが液晶の配向不良領域を隠し得るように設定さ
れるため、表示画素電極５の右辺と映像信号線２とが重
畳する幅ｂよりも広くなっている。そのため、単位長さ
に換算して、映像信号線１と表示画素電極５との重畳に
より形成される寄生容量が、映像信号線２と表示画素電
極５との重畳により形成される寄生容量より大きくな
る。そこで、補助容量線７を部分的に延出させたシール
ド電極８を遮光体の一部として用いることにより、表示
画素電極５と映像信号線１とが重畳する長さを短くし
て、表示画素電極５に対する映像信号線１及び２の寄生
容量を均衡させている。しかしながら、シールド電極８
が映像信号線１の長手方向に延出する長さを長くするほ
ど、画素の開口率が低下し、映像信号線１と補助容量線
７との時定数が増大することになる。
【００１６】そこで、図１に示すように、ＴＦＴ４のド
レイン領域９を、コンタクトホール１０を介して、映像
信号線２に接続する。そして、映像信号線１に表示画素
電極５を重畳させたことによって形成される寄生容量と
シールド電極８上に表示画素電極５を重畳させたことに
よって形成される寄生容量の和と、映像信号線２に表示
画素電極５を重畳させたことによって形成される寄生容
量とドレイン領域９に表示画素電極５が重畳したことで
形成される寄生容量の和とが等しくなるように、ドレイ
ン領域９の配設面積、すなわち、表示画素電極５との重
畳面積を調整するものとする。
レイン領域９を、コンタクトホール１０を介して、映像
信号線２に接続する。そして、映像信号線１に表示画素
電極５を重畳させたことによって形成される寄生容量と
シールド電極８上に表示画素電極５を重畳させたことに
よって形成される寄生容量の和と、映像信号線２に表示
画素電極５を重畳させたことによって形成される寄生容
量とドレイン領域９に表示画素電極５が重畳したことで
形成される寄生容量の和とが等しくなるように、ドレイ
ン領域９の配設面積、すなわち、表示画素電極５との重
畳面積を調整するものとする。
【００１７】これにより、映像信号線１に表示画素電極
５を重畳させたことによって形成される寄生容量の値
が、映像信号線２に表示画素電極５を重畳させたことに
よって形成される寄生容量の値に略等しくなり、この結
果、クロストーク等の表示不良を防止することができ
る。
５を重畳させたことによって形成される寄生容量の値
が、映像信号線２に表示画素電極５を重畳させたことに
よって形成される寄生容量の値に略等しくなり、この結
果、クロストーク等の表示不良を防止することができ
る。
【００１８】次に、主に図１及び図３を参照して、上記
実施形態に係るアクティブマトリクス型液晶表示装置の
製造方法について説明する。
実施形態に係るアクティブマトリクス型液晶表示装置の
製造方法について説明する。
【００１９】先ず、高歪点ガラス基板や石英基板などの
透明絶縁性基板３０上にＣＶＤ（Chemical Vapor Depos
ition）法などによりアモルファスＳｉ膜を約５０ｎｍ
程度被着する。そして４５０℃で１時間アニールを行っ
た後、ＸｅＣＬエキシマレーザを照射し、アモルファス
Ｓｉを多結晶化する。その後に多結晶Ｓｉをフォトエッ
チング法によりパターニングして、表示領域の画素ＴＦ
Ｔ４のチャネル層３１及び補助容量電極４０となる半導
体層を形成する。続いて、ＣＶＤ法により透明絶縁性基
板３０の全面にゲート絶縁膜３２となるＳｉＯｘ膜を１
００ｎｍから１５０ｎｍ程度被着する。
透明絶縁性基板３０上にＣＶＤ（Chemical Vapor Depos
ition）法などによりアモルファスＳｉ膜を約５０ｎｍ
程度被着する。そして４５０℃で１時間アニールを行っ
た後、ＸｅＣＬエキシマレーザを照射し、アモルファス
Ｓｉを多結晶化する。その後に多結晶Ｓｉをフォトエッ
チング法によりパターニングして、表示領域の画素ＴＦ
Ｔ４のチャネル層３１及び補助容量電極４０となる半導
体層を形成する。続いて、ＣＶＤ法により透明絶縁性基
板３０の全面にゲート絶縁膜３２となるＳｉＯｘ膜を１
００ｎｍから１５０ｎｍ程度被着する。
【００２０】次に、ゲート絶縁膜３２上にＴａ，Ｃｒ，
Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜又はそ
の合金膜を２００ｎｍから４００ｎｍ程度被着し、フォ
トエッチング法により、ゲート電極３３、走査線３及び
補助容量線６を形成する。
Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜又はそ
の合金膜を２００ｎｍから４００ｎｍ程度被着し、フォ
トエッチング法により、ゲート電極３３、走査線３及び
補助容量線６を形成する。
【００２１】次に、ゲート電極３３をマスクとしてイオ
ン注入やイオンドーピング法により不純物注入を行い、
ＴＦＴ４のドレイン領域９及びソース領域３４を形成す
る。不純物の注入は、例えば、Ｈ2を混合したＰＨ3によ
りリンを低濃度注入する。そして、ゲート電極３３より
も若干大きいレジストをマスクとしてリンを高濃度注入
することで、オフセット領域にｎチャネル型ＬＤＤ（Li
ghtly Doped Drain）３６，３６が形成されたＴＦＴ４
が得られる。尚イオン注入後に基板をアニールすること
により活性化する。さらに、例えば、ＰＥＣＶＤ（Plas
ma Enhanced Chemical Vapor Deposition ）法を用いて
透明絶縁性基板３０の全面に層間絶縁膜３７となるＳｉ
Ｏ2を５００ｎｍから７００ｎｍ程度被着する。続い
て、フォトエッチング法により、ＴＦＴ４のドレイン領
域９とソース領域３４に到るコンタクトホール３５，３
９を形成する。
ン注入やイオンドーピング法により不純物注入を行い、
ＴＦＴ４のドレイン領域９及びソース領域３４を形成す
る。不純物の注入は、例えば、Ｈ2を混合したＰＨ3によ
りリンを低濃度注入する。そして、ゲート電極３３より
も若干大きいレジストをマスクとしてリンを高濃度注入
することで、オフセット領域にｎチャネル型ＬＤＤ（Li
ghtly Doped Drain）３６，３６が形成されたＴＦＴ４
が得られる。尚イオン注入後に基板をアニールすること
により活性化する。さらに、例えば、ＰＥＣＶＤ（Plas
ma Enhanced Chemical Vapor Deposition ）法を用いて
透明絶縁性基板３０の全面に層間絶縁膜３７となるＳｉ
Ｏ2を５００ｎｍから７００ｎｍ程度被着する。続い
て、フォトエッチング法により、ＴＦＴ４のドレイン領
域９とソース領域３４に到るコンタクトホール３５，３
９を形成する。
【００２２】次に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕ
などの単体膜又はその積層膜、あるいはその合金膜を５
００ｎｍから７００ｎｍ程度被着し、フォトエッチング
法により所定の形状にパターニングし、映像信号線１，
２、ＴＦＴ４のソース領域３４と表示画素電極５との接
続配線及び補助容量線上の電極４１等の各種配線を形成
する。
などの単体膜又はその積層膜、あるいはその合金膜を５
００ｎｍから７００ｎｍ程度被着し、フォトエッチング
法により所定の形状にパターニングし、映像信号線１，
２、ＴＦＴ４のソース領域３４と表示画素電極５との接
続配線及び補助容量線上の電極４１等の各種配線を形成
する。
【００２３】次に、ＰＥＣＶＤ法により透明絶縁性基板
３０の全面にＳｉＮｘからなる透明保護絶縁膜４２を被
着し、フォトエッチング法により第１のスルーホール４
３を形成する。そして、有機絶縁膜４４を２μｍから４
μｍほど全面に塗布し、補助容量線６上の接続配線及び
補助容量素子上の電極４１に到る第２のスルーホール４
５を形成する。尚、有機絶縁膜４４としてカラーレジス
トを用いることでカラーフィルタを形成することもでき
る。
３０の全面にＳｉＮｘからなる透明保護絶縁膜４２を被
着し、フォトエッチング法により第１のスルーホール４
３を形成する。そして、有機絶縁膜４４を２μｍから４
μｍほど全面に塗布し、補助容量線６上の接続配線及び
補助容量素子上の電極４１に到る第２のスルーホール４
５を形成する。尚、有機絶縁膜４４としてカラーレジス
トを用いることでカラーフィルタを形成することもでき
る。
【００２４】次に、スパッタリング法によりＩＴＯ（In
dium Tin Oxide）膜を１００ｎｍ程度成膜し、フォトエ
ッチング法により予定の形状にパターニングして、表示
画素電極５，４６，５６を形成する。
dium Tin Oxide）膜を１００ｎｍ程度成膜し、フォトエ
ッチング法により予定の形状にパターニングして、表示
画素電極５，４６，５６を形成する。
【００２５】以上の工程により、アクティブマトリクス
型液晶表示装置のアレイ基板４７が得られる。一方、透
明絶縁性基板４８上に、スパッタリング法により、例え
ば、ＩＴＯからなる透明性電極である対向電極４９を形
成することにより、対向基板５０が得られる。
型液晶表示装置のアレイ基板４７が得られる。一方、透
明絶縁性基板４８上に、スパッタリング法により、例え
ば、ＩＴＯからなる透明性電極である対向電極４９を形
成することにより、対向基板５０が得られる。
【００２６】続いて、アレイ基板４７上と、対向基板５
０上とにそれぞれ低温キュア型ポリエミドからなる配向
膜５１，５２を印刷塗布し、アレイ基板４７及び対向基
板５０の対向時に配向軸が９０度となるようにラビング
処理をした後、アレイ基板４７及び対向基板５０を対向
させて組み立て、その隙間にネマティック液晶５３を注
入し封止する。そして、アレイ基板４７及び対向基板５
０の透明絶縁性基板３０及び透明絶縁性基板４８の外側
面にそれぞれ偏光板５４及び偏光板５５を貼り付けるこ
とにより液晶表示装置が得られる。
０上とにそれぞれ低温キュア型ポリエミドからなる配向
膜５１，５２を印刷塗布し、アレイ基板４７及び対向基
板５０の対向時に配向軸が９０度となるようにラビング
処理をした後、アレイ基板４７及び対向基板５０を対向
させて組み立て、その隙間にネマティック液晶５３を注
入し封止する。そして、アレイ基板４７及び対向基板５
０の透明絶縁性基板３０及び透明絶縁性基板４８の外側
面にそれぞれ偏光板５４及び偏光板５５を貼り付けるこ
とにより液晶表示装置が得られる。
【００２７】なお、本実施形態においては、半導体層と
してポリシリコン層を用いたアクティブマトリクス型液
晶表示装置について説明したが、本発明はこれに限定さ
れることなく、例えば、アモルファスシリコン層等の半
導体層を用いたアクティブマトリクス型液晶表示装置に
ついても同様の効果が得られる。
してポリシリコン層を用いたアクティブマトリクス型液
晶表示装置について説明したが、本発明はこれに限定さ
れることなく、例えば、アモルファスシリコン層等の半
導体層を用いたアクティブマトリクス型液晶表示装置に
ついても同様の効果が得られる。
【００２８】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、映像信号線の時定数と補助容量線の時定
数とを低く抑えながら、表示画素電極との重畳幅が狭い
映像信号線の寄生容量と、表示画素電極との重畳幅大き
い映像信号線の寄生容量との差を小さくできるので、ク
ロストークや表示ムラを最小限に抑えた表示品位の高い
アクティブマトリクス型液晶表示装置を提供することが
できる。
発明によれば、映像信号線の時定数と補助容量線の時定
数とを低く抑えながら、表示画素電極との重畳幅が狭い
映像信号線の寄生容量と、表示画素電極との重畳幅大き
い映像信号線の寄生容量との差を小さくできるので、ク
ロストークや表示ムラを最小限に抑えた表示品位の高い
アクティブマトリクス型液晶表示装置を提供することが
できる。
【図１】本発明に係るアクティブマトリクス型液晶表示
装置の一実施形態の構成を示す平面図。
装置の一実施形態の構成を示す平面図。
【図２】図１に示した実施形態の平面図中、直線Ａ−Ｂ
−Ｃで示す部位を切断して矢印方向で見た断面図。
−Ｃで示す部位を切断して矢印方向で見た断面図。
【図３】図１に示した実施形態の平面図中、折れ線Ｄ−
Ｅ−Ｆ−Ｇで示す部位を切断して矢印方向で見た断面
図。
Ｅ−Ｆ−Ｇで示す部位を切断して矢印方向で見た断面
図。
１，２ 映像信号線 ３ 走査線 ４ 薄膜トランジスタ（ＴＦＴ） ５，４６，５６ 表示画素電極 ６，７ 補助容量線 ８ シールド電極 ９ ドレイン領域 ３０，４８ 透明絶縁性基板 ３１ チャネル層 ３２ ゲート絶縁膜 ３３ ゲート電極 ３４ ソース領域 ３７ 層間絶縁膜 ４０ 補助容量電極 ４７ アレイ基板 ４９ 対向電極 ５０ 対向基板 ５１，５２ 配向膜 ５３ ネマティック液晶
───────────────────────────────────────────────────── フロントページの続き (72)発明者 花 澤 康 行 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷工場内 (72)発明者 永 山 耕 平 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷工場内 (72)発明者 飯 塚 哲 也 神奈川県川崎市川崎区日進町７番地１ 東 芝電子エンジニアリング株式会社内 Ｆターム(参考） 2H092 GA12 GA24 HA04 JA24 JA28 JA34 JA41 JA42 JB22 JB31 JB64 JB65 JB67 JB69 JB79 KA04 KA05 KA12 MA05 MA13 MA17 MA26 MA30 NA01 NA07 PA02 PA06 5C094 AA09 AA21 BA03 BA43 CA19 DA15 EA04 EA07 EB02 ED14 GB10 5F110 AA26 BB01 CC02 DD02 DD03 EE02 EE03 EE04 EE06 EE14 FF02 FF29 GG02 GG13 GG15 GG25 GG44 HJ01 HJ12 HJ13 HJ23 HL02 HL03 HL04 HL06 HL11 HM15 NN02 NN04 NN23 NN24 NN27 NN35 NN73 PP03 QQ01 QQ11
Claims (3)
- 【請求項１】基板と、 前記基板の一主面に並設された複数本の映像信号線と、 絶縁物を介して前記映像信号線と交差するように並設さ
れた複数本の走査線と、 前記映像信号線と前記走査線の交差部の近傍に設けら
れ、それぞれ前記走査線の走査電圧によってオン、オフ
制御されるスイッチング素子を介して、前記映像信号線
の信号電圧が印加される表示画素電極と、 前記表示画素電極と電気的に接続され、それぞれ前記表
示画素電極の補助容量を形成する補助容量線と、 を備え、隣接する一対の前記映像信号線間に設けられる
前記表示画素電極は、それぞれの側縁部を前記各映信号
線の側縁部に重畳させ、かつ、一方の前記映像信号線の
重畳幅を他方の前記映像信号線の重畳幅よりも広くして
なるアクティブマトリクス型液晶表示装置であって、 他方の前記映像信号線を、前記スイッチング素子を介し
て、対応する前記表示画素電極に接続したことを特徴と
するアクティブマトリクス型液晶表示装置。 - 【請求項２】前記補助容量線は、一方の前記映像信号線
と交差するように形成され、かつ、一方の前記映像信号
線の長手方向に所定の長さだけ延出すると共に該映像信
号線の側縁よりも他方の前記映像信号線側に所定の幅だ
け延出するシールド電極を備え、前記シールド電極に前
記表示画素電極の周辺部の一部を重畳させたことを特徴
とする請求項１に記載のアクティブマトリクス型液晶表
示装置。 - 【請求項３】前記スイッチング素子は薄膜トランジスタ
でなり、一方の前記映像信号線及び前記シールド電極に
前記表示画素電極を重畳して形成される寄生容量の和
と、他方の前記映像信号線及びオフ状態における前記薄
膜トランジスタのドレイン領域に前記表示画素電極を重
畳して形成される寄生容量の和とが等しくなるように、
前記薄膜トランジスタのドレイン領域の面積を決定した
ことを特徴とする請求項１又は２に記載のアクティブマ
トリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139799A JP2001318390A (ja) | 2000-05-12 | 2000-05-12 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139799A JP2001318390A (ja) | 2000-05-12 | 2000-05-12 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001318390A true JP2001318390A (ja) | 2001-11-16 |
Family
ID=18647190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139799A Pending JP2001318390A (ja) | 2000-05-12 | 2000-05-12 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001318390A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2005215341A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| US7394513B2 (en) | 2004-02-04 | 2008-07-01 | Sharp Kabushiki Kaisha | Display device having particular signal lines |
| US7804570B2 (en) | 2007-02-21 | 2010-09-28 | Toshiba Matsushita Display Technology Co., Ltd. | Liquid crystal display device including superposition of pixel electrodes and signal lines |
| US8253872B2 (en) | 2004-01-29 | 2012-08-28 | Sharp Kabushiki Kaisha | Liquid crystal display device having source-drain parasitic capacitances of a delta arrangement |
-
2000
- 2000-05-12 JP JP2000139799A patent/JP2001318390A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2005215341A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| US8253872B2 (en) | 2004-01-29 | 2012-08-28 | Sharp Kabushiki Kaisha | Liquid crystal display device having source-drain parasitic capacitances of a delta arrangement |
| US7394513B2 (en) | 2004-02-04 | 2008-07-01 | Sharp Kabushiki Kaisha | Display device having particular signal lines |
| US7804570B2 (en) | 2007-02-21 | 2010-09-28 | Toshiba Matsushita Display Technology Co., Ltd. | Liquid crystal display device including superposition of pixel electrodes and signal lines |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| JP4668256B2 (ja) * | 2007-12-12 | 2011-04-13 | シャープ株式会社 | 表示装置 |
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