KR20010092358A - 액정표시장치 - Google Patents

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KR20010092358A
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아오키히로노리
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히로 산쥬
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Abstract

본 발명의 박막 트랜지스터 어레이 기판은, 절연성 기판, 해당 절연성 기판 상에 형성된 제 1 금속패턴, 해당 제 1 금속패턴상의 절연막, 해당 절연막상의 반도체패턴, 해당 반도체 패턴상의 제 2 금속패턴을 구비하고, 해당 반도체 패턴은 해당 제 2 금속패턴을 내포하는 것을 특징으로 한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. 더욱 자세히는, 점 결함 및 선 결함이 적고, 박막 트랜지스터(TFT)의 누설전류를 감소할 수 있는 박막 트랜지스터 어레이 기판을 4회의 사진제판공정으로 제조하는 것으로, 본 발명은 TFT-LCD의 표시특성 및 생산성을 향상하는 것이다.
액정을 사용한 전기광학소자는 디스플레이로의 응용이 활발히 되고 있다. 액을 사용한 전기광학소자는 일반적으로, 상하에 전극을 구비한 2장의 기판의 사이에 액정을 끼워 둔 구성의 것에, 또한 상하에 편광판을 설치한 구성을 취하고, 투과형의 것에서는 배면에 백라이트가 설치된다. 상하의 전극기판의 표면은 소위 배향처리가 되어, 액정분자의 평균적인 방향인 디렉터가 원하는 초기 상태로 제어된다. 액정에는 복굴절성이 있어, 백라이트보다 편광판을 통해서 입사된 광은 복굴절에 의해 타원편광으로 변화되어, 반대측의 편광판에 입사된다. 이 상태에서, 상하의 전극사이에 전압을 인가하면 디렉터의 배열상태가 변화함에 의해, 액정층의 복굴절율이 변화되어, 반대측의 편광판에 입사되는 타원편광상태가 변화되어서, 전기광학소자를 투과하는 광강도 및 스펙트럼이 변화된다. 이 전기광학효과는 사용하는 액정상의 종류, 초기배향상태, 편광판의 편향축의 방향, 액정층의 두께, 또는 광이 투과하는 도중에 설치되는 칼라필터나 각 종 간섭 필름에 따라 다르지만, 공지의 문헌 등에 의해서 상세히 보고되어 있다. 일반적으로는, 네마틱 액정상을 사용하여, TN 또는 STN라고 불리는 구성의 것이 사용된다.
액정을 사용한 디스플레이용 전기광학소자에는, 단순 매트릭스형의 것과, 박막 트랜지스터(TFT)를 스위칭소자로서 사용하는 TFT-LCD가 있다. 휴대성, 표시품위의 점에서 CRT나 단순 매트릭스형 액정표시장치보다 뛰어난 특징을 가지는 TFT-LCD가 노트북 컴퓨터등에 널리 실용되어 있다. TFT-LCD에서는, 일반적으로 TFT를 어레이형으로 형성한 TFT 어레이 기판과 공통전극이 형성된 칼라필터부의 대향기판과의 사이에 액정을 끼워 둔 구성의 상하에 편향판이 설치되고, 또 배후에 백라이트를 설치한 구성을 취한다. 이러한 구성에 의해서 양호한 칼라표시를 얻을 수 있는 특징을 가진다.
TFT-LCD에서는 액정에 전압을 인가하기 위해서, 게이트 라인의 선택시간내에 TFT를 온상태로 하여, 소스 배선으로부터 화소전극으로 전하를 유입하고, 화소전위를 소스 배선과 동전위로 한다. 그 후, 게이트가 비선택 상태가 되면, TFT는 오프상태가 되어 화소의 전하는 유지되지만, 실제로는 TFT나 액정내의 누설 전류에 의해 화소의 전하량은 감소하여, 결과적으로는 화소의 전위가 감소한다. 이것들의 화소전위의 변동을 막기 위해서, 통상은 보조용량을 설치하여 단위전하량의 변화에대한 화소전위의 변화량이 작아지도록 한다. 또한, TFT-LCD의 생산성 향상을 위해 TFT 어레이의 제조 공정수를 삭감하는 시도가 되고 있다. 그 중에 사진제판공정을 삭감하는 시도가 일본국 특개평 6-202153호 공보, 특개평 8-328040호 공보, 특개평8-50308호 공보에 개시되어 있다.
도 57에 특개평 8-50308호 공보의 제 7 실시예에 개시된 5공정의 사진제판공정으로 제조되는 TFT 어레이 기판의 화소부의 단면도를 나타내었다. 본 종래 예는, 우선 투명기판 상에 100nm 정도의 두께로 Cr, Ta, Mo, Al 등의 제 1 도전성 금속박막이 형성된다. 다음으로, 제 1 사진제판공정으로 제 1 도전성 금속박막을 패터닝하여 게이트 전극(51)을 형성한다. 이때, 제 1 도전성 금속박막이 Cr인 경우에는, 예컨대(NH4)2[Ce(NO3)6]+ HNO3+ H2O액을 사용하여 웨트 에칭 처리된다. 다음으로, 제 1 절연막(52)으로서 SiNx막, 반도체 능동막(53)으로서 a-Si막, 오믹 콘택막(54)으로서 n+a-Si 막을 각각 300nm, 100nm, 20nm 정도의 막두께로 적층한다. 다음으로, 제 2 사진제판공정으로 반도체 능동막(53)과 오믹 콘택막(54)을 게이트 전극 윗쪽에 반도체부를 다른 부분과 분리상태로 섬 형상으로 패터닝한다. 이때, 예컨대 SF6+HCl+He으로 반도체 능동막과 오믹 콘택막이 드라이 에칭 처리된다.
다음으로, 300nm 정도의 두께로 Ti 등의 제 2 금속박막을 형성한다. 다음으로, 제 3 사진제판공정으로 제 2 금속박막과 오믹 콘택막을 패터닝하여 소스 배선(55), 소스전극(56), 드레인전극(57)과 박막 트랜지스터의 반도체 활성층(58)이 형성된다. 다음으로, 플라즈마 CVD 등의 방법으로 400nm 정도의 두께로 층간절연막(패시베이션막)(59)이 형성된다. 다음으로, 제 4 사진제판공정으로 패시베이션막을 패터닝하여 드레인전극(57)으로 통하는 콘택홀(60), 게이트 배선으로 통하는 콘택홀, 소스 배선으로 통하는 콘택홀을 형성한다. 이때, 예컨대 SF6+O2등을 사용한 드라이 에칭에 의해서 패시베이션막이 에칭처리된다. 다음으로, 150nm 정도의 두께로 ITO로 이루어진 투명 도전막이 형성된다. 다음으로, 제 5 사진제판공정으로 투명 도전막을 패터닝하여 투명화소전극(61), 소스 배선 접속용의 단자부 및 게이트 배선 접속용의 단자부를 형성한다. 이때, 예컨대 HCl+ HNO3+ H2O액을 사용하여 ITO 막이 웨트 에칭 처리된다.
본 종래 예에서는, 이와 같이, 5공정의 사진제판공정으로 TFT 어레이를 제조하는 방법이 개시되어 있고, 그 효과로서, 5공정의 사진제판공정으로 단축할 수 있기 때문에 수율이 향상되어 제조비용이 삭감할 수 있고, 또한 투명 화소 전극상에 패시베이션막이 없기 때문에 액정에 효율적으로 전압을 인가할 수 있고, 또한 투명 화소전극 및 소스 배선 및 게이트 배선을 각각 절연막으로 분리하여 형성하기 위해서 투명 화소전극 형성 불량에 의한 소스 배선 또는 게이트 배선끼리의 단락이 생길 우려가 없는 것이 서술되어 있다. 또한, 본 종래 예의 효과로서, 제 1 도전성 금속박막에, 금속박막으로 산화되기 어려운 재료 또는 투명 도전막에 대하여 도전성산화물로서 고용하는 재료로 이루어진 배리어막과의 적층막을 사용한 경우에는, 배리어막이 산화방지효과를 나타내어서 이들 막과 투명도전막의 접촉성을 확보하기 위해서 신호지연의 문제가 생기기 어려운 것, 및 금속박막으로서 도전성이 양호한Al이나 Ta를 사용함으로써 금속박막의 막두께를 얇게 하여 TFT 소자전체의 스텝커버리지를 향상하여, 수율을 향상할 수 있는 것이 서술되어 있다. 상기 TFT 어레이구조에서는 게이트 배선, 소스 배선 및 화소전극이 서로 절연막에 의해서 분리되어 있기 때문에, 쇼트가 발생하기 어렵고 수율도 오르기 쉽다고 하는 장점도 있다.
도 59a, 도 59b, 도 59c, 도 60a, 도 60b, 도 60c, 도 61a, 도61b, 도 61c, 도 61d에 종래의 액티브 매트릭스형 액정표시장치(AMLCD)에 사용되는 TFT 어레이 구조의 일예를 나타낸다. 도 59a, 도 59b, 도 59c, 도 60a, 도 60b, 도 60c는 단면도의 일예, 도 61a, 도 61b, 도 61c, 도 61d는 평면도로 도 59a, 도 59b, 도 59c, 도 60a, 도 60b, 도 60c는 도 61a, 도 61b, 도 61c, 도 61d의 X-X 및 게이트·소스단자부의 단면구조를 보이고 있다.
도 59a, 도 59b, 도 59c, 도 60a, 도 60b, 도 60c, 도 61a, 도 61b, 도 61c, 도 61d에 있어서 311은 절연성 기판, 313은 게이트 전극 및 게이트 배선, 314는 투명 전도체층으로 구성된 화소전극, 316은 게이트 절연막, 317은 반도체층(능동층), 318은 P 또는 B 등의 불순물을 함유한 반도체층(오믹콘택층), 322는 SiN4등의 절연막, 330은 콘택홀, 302는 소스 배선, 303은 소스전극, 304는 드레인전극이다.
종래의 액티브 매트릭스 액정표시장치(AMLCD)에 사용되는 TFT 어레이 기판의 제법에 관해서 설명한다. 절연성 기판(311)상에 Cr, A1, Mo 등의 금속이나 그것들을 주성분으로 하는 합금 또는 그것들을 적층한 금속등으로 이루어지는 물질의 층을 스퍼터등의 수법으로 형성한다. 아울러, 포토레지스트등을 사용하여 사진제판 및 그에 따르는 에칭법등으로 게이트전극 및 게이트 배선패턴(313)등을 형성한다(도 59a, 도 61a).
이어서, 플라즈마 CVD 등의 각 종 CVD 법이나 스퍼터, 증착, 도포법등으로 형성한 게이트 절연막이 되는 Si3N4, SiO2등으로 이루어지는 절연막(316), a-Si :H 막(수소화 비정질 실리콘막)으로 구성된 반도체층(317), 금속과의 콘택을 얻기 위해서 플라즈마 CVD 법이나 스퍼터법으로 형성한 인, 안티몬, 붕소등의 불순물을 도핑한 반도체층에 있어서 n+a-Si:H 막이나 마이크로크리스탈 n+Si 층으로 이루어지는 오믹콘택층(318)을 연속적으로 형성한다. 이어서, 포토레지스트등을 사용하여 사진제판 및 그것에 따르는 에칭법등으로 TFT부, 게이트 배선·소스 배선교차부등의 반도체층(능동층)(317), P 또는 B 등의 불순물을 함유한 반도체층(오믹콘택층)(318)을 형성한다(도 59b, 도 61b).
이어서, ITO(Indium Tin Oxide)등의 투명 도전재료로 이루어지는 투명 전도체층을 스퍼터, 증착, 졸겔법등의 수법으로 형성한다. 이어서, 포토레지스트등을 사용하여 사진제판 및 그에 따르는 에칭법등으로 화소전극(314) 및 단자전극등을 형성한다(도 59c, 도 61c).
이어서, 포토레지스트등을 사용하여 사진제판으로 게이트 단자부등에 콘택홀이 되도록 패턴을 형성하고, 그에 따라서, CF4계 등의 가스를 사용하여 드라이에칭법등으로 게이트 절연막(316)을 제거한 후 포토레지스트를 제거하여 콘택홀(330)을 형성한다(도 60a).
이어서, Cr, A1, Mo 등의 금속이나 그것들을 주성분으로 하는 합금 또는 그것들을 적층한 금속등으로 이루어지는 물질의 층을 스퍼터 등의 수법으로 형성한다. 이어서, 포토레지스트등을 사용하여 사진제판 및 그에 따르는 에칭법등으로 소스 배선(302), 소스전극(303), 드레인전극(304)을 형성한다(도 60b, 도 61d).
이어서, 플라즈마 CVD 등의 각 종 CVD 법이나 스퍼터, 증착, 도포법등으로 형성한 게이트 절연막이 되는 Si3N4, SiO2등 또는 그것들의 적층물로 이루어지는 Si3N4등의 절연막(322)을 형성하고, 이어서 포토레지스트등을 사용하여 사진제판과 그에 따르는 CF4계등의 가스를 사용한 드라이에칭법등으로 신호를 각 배선에 외부의 TCP 등으로부터 입력할 수 있도록 단자부등의 절연막을 제거한다. 이에 따라 TFT 어레이가 형성된다(도 60c).
이어서, TFT 어레이상에 배향막을 형성하고, 대향기판과 마주 보게 하여, 그사이에 액정을 끼워서 액티브 매트릭스형 액정 디스플레이를 형성한다.
상기한 특개평 8-50308호 공보의 제 7 실시예에서는 반도체층(53)을 서로 섬 형상으로 분리하여 형성하는 기술이 개시되어 있지만, 소스 배선이 단층 금속으로 형성되고 또한 웨트 에칭으로 패터닝되는 경우에는, 반도체층 단차부에서의 소스 금속의 밀착성이 나쁜 경우 등, 에칭중에 단차부보다 에칭액이 금속·반도체 계면에 들어가 단선의 원인이 되기 때문에, 특개평 10-268353호 공보에 개시되어 있도록, 소스 배선 아래에는 반도체 패턴을 연재시킨 쪽이 좋다. 또한, 반도체층(53)을 서로 분리하여 형성하였을 때의 박막 트랜지스터의 평면도를 도 58에 나타낸다. 일반적으로, 반도체 단면은 누설 전류가 흐르기 쉽기 때문에, 이러한 구조의 경우,소스전극(56)으로부터 드레인 전극(57)에 달하는 단면 누설 패스(62)가 존재하여, 박막 트랜지스터의 누설 전류를 증대시킨다. 이에 따라, 콘트라스트의 저하나, 고온 사용시의 휘점 결함의 증가(no Marie white의 경우)등, 디스플레이의 표시품위에 큰 영향을 미치게 한다.
한편, 게이트 배선, 소스 배선 및 화소전극을 분리한 상태에서는 사진제판공정이 5회로 기술되어 있지만, 더욱 사진제판공정을 삭감한 기술은 개시되어 있지 않다.
본 발명의 목적은, 상기 구조를 유지하면서 사진제판공정을 4회로 삭감하여, 소스전극 또는 소스 배선 아래로 반도체층 단차를 가지지 않고, 또한 반도체층 단면 누설에 의한 표시 부적합을 효율적으로 방지함에 의해 표시 품위, 수율을 유지하여, 더욱 생산성 향상을 꾀하는데 있다.
또한, 종래의 제법을 사용하여 TFT 어레이를 제작하는 경우, 적어도 5회의 사진제판공정을 필요로 하기 때문에, 제조공정이 길어지고, 특히 생산 설비의 가동비용이 비싼 노광공정을 많이 쓰는 문제가 있다. 이 때문에, 필연적으로 제작되는 TFT 어레이의 비용이 증가한다.
본 발명은, 종래기술의 상기한 문제점을 해소하기 위해서 이루어진 것으로, TFT 어레이를 제조하기 위해서 필요한 사진제판의 회수, 나아가서는 마스크의 매수를 삭감함으로써, 생산성을 개선하고, 비용을 감소하는 것도 목적으로 한다.
종래의 제법을 사용하여 TFT 어레이를 제작하는 경우, 적어도 5회의 사진제판공정 이상 필요로 하기 때문에, 제조공정이 길게 되어, 특히 생산 설비의 가동비용이 비싼 노광공정을 많이 쓰는 문제가 있다. 이 때문에, 필연적으로 제작되는 TFT 어레이의 비용이 증가하였다.
본 발명의 목적은, 액티브 매트릭스형 액정표시장치의 생산성 향상 또는 비용감소를 목적으로서, TFT 어레이를 제조하기 위해서 필요로 하는 사진제판의 회수(마스크매수)를 감소하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제 1 실시예에 나타낸 박막 트랜지스터 어레이 평면도,
도 2의 (a)는 도 1의 A-A 단면도, (b)는 도 1의 B-B 단면도, (c)는 도 1의 C-C 단면도,
도 3은 본 발명의 제 1 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 4는 본 발명의 제 1 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 5는 본 발명의 제 1 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 6은 본 발명의 제 1 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 7은 본 발명의 제 1 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 8은 본 발명의 제 1 실시예에 따른 각 공정에서 도 1의 A-A에 있어서의 단면도,
도 9는 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 10은 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 11은 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 12는 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 13은 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 14는 본 발명의 제 1 실시예에 따른 각 공정에서의 도 1의 A-A에 있어서의 단면도,
도 15는 본 발명의 제 2 실시예에 나타낸 박막 트랜지스터 어레이 평면도,
도 16은 본 발명의 제 2 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 17은 본 발명의 제 2 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 18은 본 발명의 제 2 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 19는 본 발명의 제 2 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 20은 본 발명의 제 2 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 21은 본 발명의 제 2 실시예의 제 2 사진제판에 사용하는 마스크의 TFT부 패턴,
도 22는 본 발명의 제 3 실시예에 나타낸 박막 트랜지스터 어레이 평면도,
도 23은 본 발명의 제 3 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 24는 본 발명의 제 3 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 25는 본 발명의 제 3 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 26은 본 발명의 제 3 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 27은 본 발명의 제 3 실시예에 따른 각 공정에서의 박막 트랜지스터 어레이 평면도,
도 28은 본 발명이 적용되는 액티브 매트릭스형 액정표시장치의 TFT 어레이 기판의 회로도,
도 29는 본 발명의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 30은 본 발명의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 31은 본 발명의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 32는 도 29, 도 30, 도 31에 대응하는 평면도,
도 33은 하프톤 마스크의 패턴의 예를 나타낸 도면,
도 34는 소스 배선과 리페아 배선의 교차부의 예를 나타낸 회로도,
도 35는 보유 용량배선을 게이트 배선과 별도로 설치한 공통배선방식을 나타낸 회로도,
도 36은 공통배선방식의 구성을 나타낸 단면도,
도 37은 도 9에 대응하는 평면도,
도 38은 공통배선방식의 다른 예를 나타낸 평면도,
도 39는 공통배선방식에 있어서의 소스 배선과 리페아 배선의 교차부를 나타낸 회로도,
도 40은 화소전극의 주위에 차광 패턴을 형성한 평면 배치예를 나타낸 평면도,
도 41은 IPS 모드의 평면 배치예를 나타낸 평면도,
도 42는 본 발명의 TFT 어레이 기판의 다른 제조방법을 나타낸 단면도,
도 43은 본 발명의 TFT 어레이 기판의 다른 제조방법을 나타낸 단면도,
도 44는 본 발명의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 45는 본 발명의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 46은 도 44, 도 45에 대응하는 평면도,
도 47은 도 44, 도 45에 대응하는 평면도,
도 48은 본 발명이 적용되는 액티브 매트릭스형 액정표시장치의 TFT 어레이 기판의 회로도,
도 49는 소스부 자(子)부의 일례의 단면도,
도 50은 보유 용량의 공통배선방식을 나타낸 회로도,
도 51은 본 발명의 TFT 어레이 기판의 단면구조를 나타낸 단면도,
도 52는 도 51에 대응하는 평면도,
도 53은 도 51에 대응하는 평면도,
도 54는 보유 용량의 공통배선방식을 나타낸 회로도,
도 55는 보유 용량의 공통배선방식을 나타낸 회로도,
도 56은 보유 용량의 공통배선방식을 나타낸 회로도,
도 57은 종래 구조에 있어서의 박막 트랜지스터부 단면도,
도 58은 종래 구조에 있어서의 박막 트랜지스터부 평면도,
도 59는 종래의 액티브 매트릭스형 액정표시장치의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 60은 종래의 액티브 매트릭스형 액정표시장치의 TFT 어레이 기판의 제조공정을 나타낸 단면도,
도 61은 종래의 액티브 매트릭스형 액정표시장치의 TFT 어레이 기판의 평면도,
도 62는 횡방향 전계용 TFT 어레이 기판의 평면도,
도 63은 도 62c에 대응하는 제조공정을 나타낸 단면도,
도 64는 도 1에 해당하는 다른 형태를 나타낸 단면도,
도 65의 (a)∼(d)는 도 2a∼2d에 해당하는 다른 형태를 나타낸 단면도,
도 66은 도 3∼5에 나타낸 제조공정에 추가되는, 소위 공정을 나타낸 설명도,
도 67은 도 13에 해당하는 다른 형태의 제작공정을 나타낸 설명도,
도 68은 도 14에 해당하는 다른 형태의 제작공정을 나타낸 설명도,
도 69는 도 15에 해당하는 다른 형태를 나타낸 평면도,
도 70은 도 16∼18에 나타낸 제작공정에 추가되는, 소위 공정을 나타낸 설명도,
도 71은 도 22에 해당하는 다른 형태를 나타낸 평면도,
도 72는 도 23∼25에 나타낸 제작공정 다음으로, 도 26∼27에 나타낸 공정을 대신하여 하는 공정을 나타낸 설명도,
도 73은 반도체 영역의 다른 형태를 나타낸 도 32d에 해당하는 설명도,
도 74는 반도체 영역의 또 다른 형태를 나타낸 도 32d에 해당하는 설명도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 게이트배선 1a : 게이트단자부 금속패드
2 : 보조용량 배선 3 : 게이트 절연막
4 : 반도체 패턴 5 : 소스배선
5a : 소스단자부 금속패드 6 : 소스전극
7 : 드레인전극 8 : 박막 트랜지스터의 반도체활성층
9 : 층간 절연막 10 : 드레인전극 콘택홀
11 : 게이트단자부 콘택홀 12 : 소스단자부 콘택홀
13 : 화소전극 14 :게이트단자 접속패드
15 : 소스단자 접속패드
본 발명의 일 형태에 관계된 박막 트랜지스터 어레이 기판은, 절연성 기판, 해당 절연성 기판상에 형성된 제 1 금속패턴, 해당 제 1 금속패턴상의 절연막, 해당 절연막상의 반도체 패턴, 해당 반도체 패턴상의 제 2 금속패턴을 구비하여, 해당 반도체 패턴은 해당 제 2 금속패턴을 내포하는 것을 특징으로 한다.
본 발명의 다른 형태에 관계된 박막 트랜지스터 어레이 기판은, 절연성 기판, 해당 기판과 해당 기판상에 형성된 게이트 배선, 해당 게이트 배선상의 게이트 절연막, 해당 게이트 절연막상의 반도체층, 해당 반도체층상의 소스 배선, 소스전극, 드레인전극, 해당 소스 배선, 해당 소스전극, 해당 드레인 전극상에 형성된 층간 절연막, 해당 층간 절연막상에 형성된 화소전극을 구비하여, 해당 반도체 패턴은 해당 소스 배선, 해당 소스전극, 해당 드레인전극을 내포하고 있고, 해당 층간 절연막을 관통하여, 해당 드레인전극에 달하는 제 1 콘택홀 및 해당 소스 배선에달하는 제 2 콘택홀과, 해당 게이트 절연막 및 해당 층간 절연막을 관통하여 해당게이트 배선에 달하는 제 3 콘택홀을 가지고, 해당 제 1∼제 3 콘택홀은 해당 화소전극재료의 패턴으로 덮혀 있는 것을 특징으로 한다.
본 발명의 또 다른 형태에 관계된 박막 트랜지스터 어레이 기판의 제조방법은, 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선을 형성한 후, 게이트 절연막, 반도체막과 오믹 콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트 패턴을 소스 배선, 소스전극, 드레인전극 및 박막 트랜지스터의 반도체 활성층 해당부에, 해당 반도체 활성층 해당부만 그 외의 부분보다도 레지스트 막두께가 얇게 되도록 형성한 후, 제 2 금속막을 에칭하여 소스 배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹 콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여, 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 반도체 활성층 해당부상의 오믹막을 제거하고, 그 후, 층간 절연막을 형성한 후, 제 3 사진제판, 에칭공정으로 해당 게이트 절연막 및 층간 절연막을 패터닝하여, 해당 드레인 전극에 달하는 제 1 콘택홀 및 해당 소스 배선에 달하는 제 2 콘택홀과, 게이트 배선에 달하는 제 3 콘택홀을 형성한 후, 도전막을 형성하여, 제4 사진제판, 에칭공정으로 화소전극을 해당 제 1 콘택홀을 통해 해당 드레인 전극에 접속하도록 형성하여, 소스단자를 해당 제 2 콘택홀을 통해 해당 소스 배선에 접속하도록 형성하여, 게이트 단자를 해당 제 3 콘택홀을 통해 해당 게이트 배선에 접속하도록 형성하는 것을 특징으로 한다.
본 발명의 또 다른 형태에 의하면, 사진제판 공정수를 삭감하기 위해서, 게이트전극·게이트 배선 및 화소전극을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 게이트전극·게이트 배선이 투명 전도체층의 상층이 되도록 막을 형성하여, 그것을 동시에 패터닝을 하여 각각의 소정의 패턴을 형성하는 공정과, 포토레지스트의 두께를 반도체층을 남기는 부분을 두껍게 한 영역 X와, 적어도 화소전극을 노출시키는 부분의 포토레지스트는 제거한 영역 Z와, 그 이외의 부분의 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 영역 Y를 형성하는 공정과, 반도체층, 게이트 절연층을 상기 포토레지스트를 사용하여 동일패턴으로 에칭하여 화소전극을 노출시키는 공정과, 그 노출한 화소전극에 있어서 금속으로 이루어진 게이트 배선재료와 투명 도전재료로 이루어지는 2층 구조에 있어서 상부에 있는 금속으로부터 층을 에칭으로 제거하는 공정과, 영역 A에 포토레지스트를 남기면서, 영역 Y 상에서 포토레지스트를 제거하는 공정과, 영역 X 이외의 반도체층을 제거하는 공정을 포함하는 것에 의해, 사진제판 공정수를 삭감하였다.
본 발명의 또 다른 형태에 의하면, 사진제판회수를 삭감하기 위해서, 게이트전극·게이트 배선상에 게이트 절연막 및 반도체층을 형성한 후, 포토레지스트의 두께를 반도체층을 남기는 부분을 두껍게 한 영역 A와, 적어도 게이트 절연막 및 반도체층을 에칭하여 게이트전극·게이트 배선의 일부를 노출시키기 위해서 포토레지스트를 제거한 영역 C와, 그 이외의 부분에 있어서 포토레지스트의 두께를 반도체층의 부분의 포토레지스트의 두께보다 얇게 한 영역 B를 형성하는 공정과, 반도체층, 게이트 절연층을 상기 포토레지스트를 사용하여 동일패턴으로 에칭을 하고적어도 게이트 배선의 일부를 노출시키는 공정과, 영역 A에 포토레지스트를 남기면서, 영역 B 상에서 포토레지스트를 제거하는 공정과, 영역 A 이외의 반도체층을 제거하는 공정을 포함함과 동시에, 투명전극과 그 위에 형성한 금속막의 2층을 형성하고, 소스/드레인 전극 배선 및 화소전극을 동시에 형성하는 포토레지스트 패턴을 사용하여 소스 드레인 배선과 화소전극을 형성 후, 그 위에 보호막을 형성한 후, 화소전극상의 적어도 광을 투과시키는 부분과, 소스·게이트 배선의 단자부의 접속부분상의 보호막을 제거한 후, 그 부분의 소스/드레인 전극 배선을 형성하기 위해서 막을 형성한 금속층을 제거한다. 이에 따라, 사진제판회수를 4장으로 단축할 수 있다.
(실시예 1)
도 1, 도 2는, 본 발명의 제 1 실시예인 박막 트랜지스터 기판으로, 도 1은 평면도, 도 2a는 도 1에 있어서의 A-A에서의 단면도, 도 2b는 도 1에 있어서의 B-B 에서의 단면도, 도 2c는 도 1에 있어서의 C-C에서의 단면도이다. 도 1, 도 2에 있어서, 1은 게이트 배선, 1a는 게이트단자부 금속패드, 2는 보조용량배선, 3은 게이트 절연막, 4는 반도체패턴, 4a는 반도체층(반도체 능동막), 4b는 오믹층(오믹 콘택막), 5는 소스 배선, 5a는 소스단자부 금속패드, 6은 소스전극, 7은 드레인전극, 8은 박막 트랜지스터의 반도체 활성층, 9는 층간 절연막, 10은 드레인전극 콘택홀, 11은 게이트단자부 콘택홀, 12는 소스단자부 콘택홀, 13은 화소전극, 14는 게이트단자 접속패드, 15는 소스단자 접속패드이다.
다음으로, 제조방법에 관해서 설명한다. 도 3에서 도 7까지가 각 공정에서의 평면도이고, 도 8에서 도 14까지가 각 공정에서의 도 1 A-A 단면을 보이고 있다. 우선, 투명기판상에 400nm 정도의 두께로 Cr, Ta, Mo, Al 등의 제 1 도전성 금속박막이 형성된다. 다음으로, 제 1 사진제판공정으로 제 1 도전성 금속박막을 패터닝하여 도 3, 도 8과 같이 게이트 배선(1), 게이트단자부 금속패드(1a), 보조용량배선(2)을 형성한다. 이때, 제 1 도전성 금속박막이 Cr의 경우에는, 예컨대(NH4)2[Ce(NO3)6]+ HNO3+ H2O액을 사용하여 웨트에칭처리된다. 다음으로, 도 9에 나타낸 것처럼 게이트 절연막(3)으로서 SiNx막, 반도체 능동막(4a)으로서 a-Si막, 오믹 콘택막(4b)으로서 n+a-Si막, 제 2 금속막(16)으로서 Cr를 각각 400nm, 150nm, 30nm, 400nm 정도의 막두께로 적층한다. SiNx, a-Si, n+a-Si막은 플라즈마 CVD 장치를 사용하여 형성하여, 오믹층 성막시에는 PH3을 도우프하여 n+a-Si를 형성한다. Cr 막 형성에 관해서는 DC 마그네트론형 스퍼터 장치를 사용하여 막을 형성한다.
다음으로, 제 2 사진제판공정으로 도 4에 나타낸 것처럼 소스 배선(5), 소스단자부 금속패드(5a), 드레인전극(7)을 형성하기 위한 통상 막두께의 레지스트 패턴(17a) 및 박막 트랜지스터의 반도체 활성층(8)을 형성하기 위한 박막의 레지스트패턴(17b)을 형성한다. 여기서, 레지스트는 노볼락 수지계의 포지티브형 레지스트를 사용하여 레지스트 도포는 스핀 도포에 의해 1.5㎛로 한다. 레지스트 도포후는120℃에서 90초 프리베이크를 실시한 후, 레지스트 패턴(17a) 및 레지스트 패턴(17b)을 포괄하는 마스터 패턴으로 1000msec 노광을 행하고, 그 후 반도체 활성층부의 레지스트 패턴(17b)만 노광할 수 있는 마스크패턴을 사용하여 400msec 추가노광을 하였다. 이 2단계의 노광을 행하는 것에 의해, 통상 막두께의 레지스트패턴(17a)과 박막 레지스트패턴(17b)의 막두께를 다른 것으로 하고 있다. 노광기는 스테퍼 또는 미러 프로젝션 타입의 노광기로, 광원에는 고압 수은 램프의 g선, h선을 사용하였다. 이어서, 유기 알칼리계의 현상액을 사용하여 현상한 후, 100℃로부터 120℃로 포스트베이크를 180초 실시, 레지스트중의 용매를 휘발시킴과 동시에 레지스트와 Cr의 밀착력을 높인다. 이것들의 프로세스에 의해서, 박막 트랜지스터부의 레지스트 형상은 도 10에 나타낸 것 같은 형상이 된다. 여기서, 통상 막두께 레지스트패턴(17a)의 레지스트 막두께는 1.4㎛정도, 박막 레지스트패턴(17b)의 레지스트 막두께는 0.4㎛정도가 된다. 그 후, 120℃에서 130℃에서 오븐 베이크를 실시하고, 또한 레지스트·Cr 사이의 밀착력을 높인다. 이때, 베이크 온도가 지나치게 높은 경우에는 레지스트 단면이 풀려 버리기 때문에 주의를 요한다. 그 후, Cr막(16)의 에칭을 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 실시한다. 그 후, HCl+ SF6+ He 가스를 사용하여 오믹막(4b) 및 반도체막(4a)을 에칭한다. 그 후, 산소플라즈마에 의해 레지스트를 애싱하여, 도 11에 나타낸 것처럼 박막 레지스트 패턴(17b)을 제거하여 박막 트랜지스터 활성층(8)의 해당부의 Cr막을 노출하도록 한다. 애싱은 압력이 40Pa에서 60초 실시하였다. 또한, 애싱할 때는 RIE 모드쪽이PE 모드에 비교하여, 도 11의 18에 나타낸 레지스트 개구부의 크기가 제어하기 쉽다.
그 후, 130℃로부터 140℃에서 오븐 베이크를 실시한 후, (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 개구부(18)에 있는 Cr막(16)을 에칭한다. 이때, Cr 패턴 전체에 사이드 에칭이 들어 가기 때문에, a-Si 패턴에 비교하여 Cr 패턴은 1.5에서 2㎛ 정도 가늘게 된다(a-Si 패턴보다 내측이 된다). 이에 따라서, 소스전극으로부터 드레인전극으로의 a-Si 패턴 단면을 통하여 누설 전류를 억제할 수 있다. 이 Cr 에칭에서는 어느 정도의 오버에칭이 필요해진다. 오버에칭의 양은 50% 정도가 바람직하다. 이어서, 도 12에 나타낸 것처럼 SF6+ HCl을 사용하여 반도체 활성층 해당부(8)에 있는 오믹층(4b) 및 반도체층(4a)의 일부를 합계 100nm 정도 에칭한다. 그 후, 레지스트를 제거하면 도 5에 나타낸대로, 반도체패턴(4), 소스 배선(5), 소스전극(6), 드레인전극(7), 소스단자부 금속패드(5a)가 형성된다.
다음으로, 도 6 및 도 13에 나타낸 대로, PCVD 장치를 사용하여 층간 절연막(9)인 SiNx를 300nm 형성하고, 제 3 사진제판공정으로 패터닝하여, 도 2a, 도 2b, 도 2c, 도 6, 도 13에 나타낸 드레인전극(7)에 통하는 콘택홀(10), 게이트단자부 금속패드(1a)에 통하는 콘택홀(11), 소스단자부 금속패드에 통하는 콘택홀(12)을 CF4+ O2를 사용한 드라이에칭으로 형성한다. 다음으로, 도 7 및 도 14에 나타낸 것처럼 100nm 정도의 두께로 ITO로 이루어진 투명 도전막을 DC 마그네트론형 스퍼터장치를 사용하여 형성한다. 다음으로, 제 4 사진제판공정으로 ITO를 패터닝하여투명 화소전극(13), 게이트단자부 패드(14) 및 소스단자부 패드(15)를 형성한다. 이때, 예컨대 HCl+ HNO3+ H2O액을 사용하여 ITO 막이 웨트에칭처리된다.
이와 같이 하여 제조된 박막 트랜지스터 어레이 기판은 4회의 사진제판공정으로 만들어져, 소스 배선 아래로 반도체층 단차가 존재하지 않기 때문에, 소스단선이 발생하기 어렵고, 또한 소스전극, 드레인전극의 패턴이 반도체패턴의 내측에 내포되어 교차하지 않기 때문에, 박막 트랜지스터부의 누설 전류도 낮게 억제되었다. 또한, 제 2 금속막(16)을 단층의 금속으로 하는 것에 의해, 제 2 금속막(16)의 에칭회수를 2회로 끝나도록 하고 있다. 또한, 그 금속을 Cr로 하는 것에 의해, 화소를 ITO로 형성할 때, 그 에쳔트에 의한 층간 절연막(9)에 존재하는 핀홀을 통해 소스 배선등이 부식되는 것을 방지하고 있다.
도 2a는 TFT 부분의 단면도, 도 2b는 게이트단자부의 단면도, 도 2c, 2d는 소스단자부의 단면도이다. 소스단자부는, 도 2c에 나타낸 것처럼, 소스 배선층(5a)을 사용하여도 되지만, 도 2d에 나타낸 것처럼 도중에서 게이트 배선재료(1)로 변환하여도 된다. 소스단자부의 배선재료를 변환하는 위치는 소스 배선용의 리페아 선의 하부(이 경우, 리페아선은 소스 배선재료로 형성한다) 또는, 실부 근방 또는 액정부등으로 변환할 수 있다. 배선재료를 소스 배선재료로부터 게이트 배선재료로 변환함에 의해, 소스단자부 근방에서의 소스 배선재료의 부식에 의한 단선을 막을 수 있다.
소스 배선을 게이트 배선재료(1)로 변환하는 경우의 소스단자부의 구조를 도 2d에 의해 설명한다. 게이트 배선패턴을 형성하는 공정으로 게이트 배선재료(1)에의해 소스 배선변환부(1')를 형성한다. 또한, 층간 절연막(9) 및 게이트 절연막(3)을 관통하여 제 1, 제 2, 제 3 콘택홀(10, 11, 12)을 형성하는 공정으로 제 4, 제 5의 콘택홀(12', 12")을 형성하여, 화소전극(13)을 형성하는 공정으로 소스 배선상의 콘택홀(12")과 소스 배선변환부(1')의 일단의 콘택홀(12')을 접속하는 투명 도전막(15') 및, 소스 배선변환부(1')의 타단의 콘택홀(12)에 형성되는 소스단자 패드(15)를 형성한다.
본 실시예에 있어서는 층간 절연막(9)을 사용하고 있었지만, 이 층간 절연막(9)을 사용하지 않더라도 좋다. 이 경우 도 1에 해당하는 평면도는 도 64에, 제조공정을 도시한 도 2a, 2b, 2c, 2d에 해당하는 단면도는 도 65a, 65b, 65c, 65d가 된다. 또한, 제조공정을 나타낸 평면도, 도 3∼7에 있어서, 도 3∼5에 나타낸 공정은 상기와 마찬가진 공정이 되고, 다음 공정을 나타낸 평면도는 도 66이 된다.
또한, 공정 단면 도 8∼14에 있어서, 도 8∼12에 해당하는 공정은 상기와 마찬가지로, 도 13, 14에 해당하는 제작공정은 도 67, 68로 나타내고, 도 68에 나타낸 공정시에 단자부의 구조 단면도는 도 65가 된다.
(실시예 2)
도 15는, 본 발명의 제 2 실시예인 박막 트랜지스터 기판으로, 도 15중의 D-D, E-E, F-F 단면은 제 1 실시예와 동일하고, 각각 도 2a, 도 2b, 도 2c으로 나타낸다. 여기에 1은 게이트 배선, 1a는 게이트단자부 금속패드, 2는 보조용량배선, 3은 게이트 절연막, 4는 반도체패턴, 4a는 반도체층, 4b는 오믹층, 5는 소스 배선,5a는 소스단자부 금속패드, 6는 소스전극, 7은 드레인전극, 8은 박막 트랜지스터의 반도체 활성층, 9은 층간 절연막, 10는 드레인전극 콘택홀, 11은 게이트단자부 콘택홀, 12은 소스단자부 콘택홀, 13은 화소전극, 14은 게이트단자 접속패드, 15는 소스단자 접속패드이다.
다음으로, 제조방법에 관해서 설명한다. 도 16에서 도 20까지가 각 공정에서의 평면도로, 제 1 실시예와 같이 도 8에서 도 14까지가 각 공정에서의 도 15의 D-D 단면을 보이고 있다.
우선, 투명기판상에 400nm 정도의 두께로 Cr, Ta, Mo, A1등의 제 1 도전성 금속박막이 형성된다. 다음으로, 제 1 사진제판공정으로 제 1 도전성 금속박막을 패터닝하여 도 16, 도 8과 같이 게이트 배선(1), 게이트단자부 금속패드(1a), 보조용량배선(2)을 형성한다. 이때, 제 1 도전성 금속박막이 Cr인 경우에는, 예컨대 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 웨트에칭처리된다. 다음으로, 도 9에 나타낸 것처럼 게이트 절연막(3)으로서 SiNx막, 반도체능동막(4a)으로서 a-Si막, 오믹 콘택막(4b)으로서 n+a-Si막, 제 2 금속막(16)으로서 Cr를 각각 400nm, 105nm, 30nm, 400nm 정도의 막두께로 적층한다. SiNx, a-Si, n+a-Si 막은 플라즈마 CVD 장치를 사용하여 형성하고, 오믹 성막시에는 PH3을 도우프하여 n+a-Si를 형성한다. Cr막 형성에 관해서는 DC 마그네트론형 스퍼터 장치를 사용하여 막을 형성한다.
다음으로, 제 2 사진제판공정으로 도 17에 나타낸 것처럼 소스 배선, 소스단자부 금속패드, 드레인전극을 형성하기 위한 레지스트패턴(17a) 및 박막 트랜지스터의 반도체활성층(8)을 형성하기 위한 레지스트패턴(17b), 반도체 단면 누설 방지용 레지스트패턴(17c, 17d), 및 게이트·소스 배선 사이 쇼트방지용 레지스트패턴(17e)를 형성한다. 여기서, 레지스트는 노볼락 수지계의 포지티브형 레지스트를 사용하고, 레지스트 도포는 스핀 도포기에 의해 1.5㎛로 한다. 레지스트 도포 후는 120℃에서 90초 프리베이크를 실시하고, 그 후, 레지스트패턴(17a)은 통상의 Cr전체면 마스크패턴이고 또한, 레지스트패턴(17b, 17c, 17d, 17e)를 라인/공간=1.5㎛ /1.5㎛의 Cr 스트라이프 형상을 가지는 마스크패턴을 사용하여 1000msec 노광을 하였다. 스트라이프 마스크패턴을 도 21에 나타낸다. 노광기는 통상의 스테퍼 또는 미러 프로젝션 타입의 노광기로, 광원에는 고압 수은램프의 g선, h선을 사용하였다. 이때, 스트라이프 패턴은 노광장치의 해상 한계보다도 미세한 패턴이기 때문에, 레지스트는 스트라이프형으로는 노광되지 않고, 평균적이고 다른 노광부보다도 적은 노광량이 된다.
이어서, 유기 알칼리계의 현상액을 사용하여 현상한 후, 100℃로부터 120℃로 포스트베이크를 180초 실시, 레지스트중의 용매를 휘발시키면서 동시에 레지스트와 Cr의 밀착력을 높인다. 이것들의 프로세스에 의해서, 박막 트랜지스터부의 레지스트형상은 도 10에 나타낸 것 같은 형상이 된다, 여기서, 레지스트패턴(17a)의 막두께는 1.4㎛ 정도, 레지스트패턴(17b, 17c, 17d, 17e)의 막두께는 0.4로부터 0.6㎛ 정도로 된다. 그 후, 120℃로부터 130℃에서 오븐베이크를 실시하여, 더욱 레지스트·Cr 사이의 밀착력을 높인다. 이때, 베이크온도가 지나치게 높은 경우에는 레지스트단면이 풀려 버리기 때문에 주의를 요한다. 그 후, Cr막(16)의 에칭을 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 실시한다. 그 후, HC1+ SF6가스를 사용하여 오믹막(4b) 및 반도체막(4a)을 에칭한다. 그 후, 산소플라즈마에 의해 레지스트를 애싱하여, 레지스트패턴(17b, 17c, 17d, 17e)부의 Cr 막을 노출하도록 한다. 애싱은 압력이 40Pa에서 60초 실시하였다. 또한, 애싱할 때는 RIE 모드쪽이 PE 모드와 비교하여, 도 11의 18에 나타낸 레지스트 개구부의 크기가 제어하기 쉽다.
그 후, 130℃로부터 140℃에서 오븐베이크를 실시한 후, (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 17b, 17c, 17d, 17e에 있는 Cr막(16)을 에칭한다. 본 패턴에서는 소스전극 및 드레인전극 부근의 반도체 패턴을 보다 떼어 배치하여 놓기 때문에, 실시예 1에 비하여 더욱 반도체 단면 누설의 발생억제효과 및 Cr 오버에치 마진이 넓다. 이 패턴의 경우는 20에서 50% 정도의 Cr오버에칭이 가능해진다. 단, 이 경우 주의해야하는 것은, 17c의 패턴에 의해 형성되는 a-Si 패턴이 연속하여 게이트 배선의 외연으로부터 밀려 나와 있는 경우에는, 유지상태일때에, 이 부분에 게이트 오프 바이어스가 인가되지 않고 또한, 게이트패턴으로 차광되지 않기 때문에 누설 전류가 많아진다. 따라서, 소스 배선과 드레인전극을 내포하는 반도체패턴의 외연의 적어도 일부가, 도 17의 17c에 나타낸 것처럼 게이트 배선의 외연보다 내측으로 들어갈 필요가 있다. 즉, 반도체패턴중, 박막 트랜지스터를 내포하는 영역이 소스 배선을 내포하는 영역으로 향하여 연장되는 경로상의 적어도 일부에서, 반도체패턴의 양측의 외연이 함께 게이트 배선상의 외연과 교차하도록 형성해야 한다. 17d에 관해서는 박막 트랜지스터의 배치에 의해 자동적으로 교차가 행하여지지만, 17c에 관해서는 의도적으로 교차시키는 것이 유효하다. 이어서, 도 12에 나타낸 것처럼 SF6+ HC1를 사용하여 레지스트패턴(17b, 17c, 17d, 17e )부에 대응하는 오믹층(4b) 및 반도체층(4a)의 일부를 합계 100nm 정도 에칭한다. 그 후, 레지스트를 제거하면, 도 18에 나타낸 대로, 반도체패턴(4), 소스 배선(5), 소스전극(6), 드레인전극(7), 소스단자부 금속패드(5a)가 형성된다.
다음으로, PCVD 장치를 사용하여 층간 절연막(9)인 SiNx를 300nm 형성하여, 제 3 사진제판공정으로 패터닝하고, 도 2a, 도 2b, 도 2c, 도 13, 도 19에 나타낸 드레인전극(7)에 통하는 콘택홀(10), 게이트단자부 금속패드(1a)에 통하는 콘택홀(11), 소스단자부 금속패드에 통하는 콘택홀(12)을 CF4+O2을 사용한 드라이에칭으로 형성한다. 다음으로, 100nm 정도의 두께로 ITO로 되는 투명도전막을 DC 마그네트론형 스퍼터장치를 사용하여 형성한다. 다음으로, 제 4 사진제판공정으로 ITO를 패터닝하여 도 2a, 도 2b, 도 2c, 도 14, 도 20에 나타낸 투명화소전극(13), 게이트단자부 패드(14) 및 소스단자부 패드(15)를 형성한다. 이때, 예컨대 HC1+ HNO3+ H2O액을 사용하여 ITO 막이 웨트에칭처리된다.
이와 같이 하여 제조된 박막 트랜지스터 어레이는 4회의 사진제판공정으로 작성되어, 소스 배선 아래로 반도체층 단차가 존재하지 않기 때문에, 소스단선이 발생하기 어렵고, 또한 소스전극, 드레인전극의 패턴이 반도체패턴과 교차하지 않은 위, 박막 트랜지스터 반도체패턴 단면과 소스전극 및 드레인전극과의 간격이 넓어지고 있기 때문에, 누설 전류도보다 낮게 억제되었다. 또한, 소스 배선과 드레인전극을 내포하는 반도체패턴의 외연의 적어도 일부가 게이트 배선의 외연의 내측에 들어간 구조를 가지는 것에 의해, 광 누설 등에 의한 누설 전류의 증가를 방지하고 있다.
이상의 실시예에 있어서는 층간 절연막(9)을 사용하였지만, 이 층간 절연막(9)을 사용하지 않아도 된다. 이 경우, 도 15에 해당하는 평면도는 도 69와 같이 된다. 또한, 제조공정을 나타낸 평면도 도 16∼20에 나타낸 공정에서, 도 16∼18에 나타낸 공정은 상기와 같이 실시하고서, 도 70에 나타낸 공정을 실시한다.
이 실시예에서는, 게이트단자 패드(14) 및 소스단자 패드(15)로서 투명 도전막(화소전극(13))이 제 1 금속막(1a) 및 제 2 금속막(5a)상에 각각의 콘택홀 11 및 12를 덮어서 형성되었지만, 게이트 및 소스 단자부에 투명도전막(13)을 필요로 하지 않은 경우에는 이를 형성하지 않고, 제 1 금속막(1a) 및 제 2 금속막(5a)을 각각의 콘택홀에서 노출시킨채로 하여도 된다.
(실시예 3)
도 22는, 본 발명의 제 3 실시예인 박막 트랜지스터 기판으로 G-G에서의 단면, H-H에서의 단면, I-I에서의 단면은 각각 도 2a, 도 2b, 도 2c와 마찬가지다. 여기에, 1은 게이트 배선, 1a는 게이트단자부 금속패드, 2는 보조용량배선, 2a는 IPS 대향전극, 3은 게이트 절연막, 4는 반도체패턴, 4a는 반도체층, 4b는 오믹층, 5는 소스 배선, 5a는 소스단자부 금속패드, 6은 소스전극, 7은 드레인전극, 8은 박막 트랜지스터의 반도체 활성층, 9는 층간 절연막, 10은 드레인전극 콘택홀, 11은 게이트단자부 콘택홀, 12는 소스단자부 콘택홀, 13a는 IPS전극, 14는 게이트단자 접속패드, 15는 소스단자 접속패드이다.
다음으로, 제조방법에 관해서 설명한다. 도 23로부터 도27까지가 각 공정에서의 평면도로, 제 1 실시예와 같이 도 8로부터 도 14까지가 각 공정에서의 도 22 G-G 단면을 보이고 있다.
우선, 투명기판상에 400nm정도의 두께로 Cr, Ta, Mo, A1등의 제 1 도전성 금속박막이 형성된다. 다음으로, 제 1 사진제판공정으로 제 1 도전성 금속박막을 패터닝하여 도 23, 도 8과 같이 게이트 배선(1), 게이트단자부 금속패드(1a), 보조용량배선(2), IPS 대향전극(2a)을 형성한다. 이때, 제 1 도전성 금속박막이 Cr인 경우에는, 예컨대 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 웨트에칭처리된다. 다음으로, 도 9에 나타낸 것처럼 게이트 절연막(3)으로서 SiNx막, 반도체능동막(4a)으로서 a-Si막, 오믹 콘택막(4b)으로서 n+a-Si막, 제 2 금속막(16)으로서 Cr를 각각 400nm, 150nm, 30nm, 400nm 정도의 막두께로 적층한다. SiNx, a-Si, n+a-Si 막은 플라즈마 CVD 장치를 사용하여 형성하고, 오믹 성막시에는 PH3을 도우프하여 n+a-Si를 형성한다. Cr막 형성에 관해서는 DC 마그네트론형 스퍼터장치를 사용하여 형성한다.
다음으로, 제 2 사진제판공정으로 도 24에 나타낸 것처럼 소스 배선, 소스단자부 금속패드, 드레인전극을 형성하기 위한 레지스트패턴(17a) 및 박막 트랜지스터의 반도체활성층(8)을 형성하기 위한 레지스트패턴(17b)을 형성한다. 여기서, 레지스트는 노볼락 수지계의 포지티브형 레지스트를 사용하고, 레지스트 도포는 스핀도포기에 의해 1.5㎛로 한다. 레지스트 도포 후는 120℃로 90초 프리베이크를 실시하고, 그 후, 레지스트패턴(17a) 및 레지스트패턴(17b)을 포괄하는 마스크패턴으로 1000msec 노광을 하고, 반도체활성층부의 레지스트패턴(17b)만 노광할 수 있는 마스크패턴을 사용하여 400msec 추가노광을 하였다. 노광기는 스테퍼 또는 미러 프로젝션 타입의 노광기로, 광원에는 고압 수은램프의 g선, h선을 사용하였다. 이어서, 유기 알칼리계의 현상액을 사용하여 현상한 후, 100℃로부터 120℃로 포스트베이크를 180초 실시, 레지스트중의 용매를 휘발시키면서 동시에 레지스트와 Cr의 밀착력을 높인다. 이것들의 프로세스에 의해서, 박막 트랜지스터부의 레지스트형상은 도 10에 나타낸 것 같은 형상이 된다. 여기서, 17a의 레지스트 막두께는 1.4㎛정도, 17b의 레지스트 막두께는 0.4㎛정도가 된다.
그 후, 120℃로부터 130℃로 오븐베이크를 실시하고, 레지스트·Cr 사이의 밀착력을 높인다. 이때, 베이크 온도가 지나치게 높은 경우에는 레지스트단면이 풀려 버리기 때문에 주의를 요한다. 그 후, Cr 막(16)의 에칭을 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 실시한다. 그 후 HC1+ SF6+ He 가스를 사용하여 오믹층(4b) 및 반도체층(4a)을 에칭한다. 그 후, 산소플라즈마에 의해 레지스트를 애싱하여, 도 11에 나타낸 것처럼 반도체활성층(8)의 해당부의 Cr막을 노출하 도록 한다. 애싱은 압력이 40Pa에서 60초 실시하였다. 또한, 애싱할 때는 RIE 모드쪽이 PE 모드에 비교하여, 도 11의 18에 나타낸 레지스트 개구부의 크기가 제어하기 쉽다.
그 후, 130℃로부터 140℃로 오븐베이크를 실시한 뒤, (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 개구부(18)에 있는 Cr막(16)을 에칭한다. (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 개구부(18)에 있는 Cr막(16)을 에칭한다. 이때, Cr 패턴 전체에 사이드 에칭이 들어가기 때문에, a-Si 패턴에 비교하여 Cr 패턴은 1.5으로부터 2 ㎛정도 가늘게 된다. 이에 따라 소스전극으로부터 드레인전극에서의 a-Si 패턴단면을 통하여 누설 전류를 억제할 수 있다. 이 Cr에칭에서는 어느 정도의 오버에칭이 필요해진다. 오버에칭의 양은 50% 정도가 바람직하다.
이어서, 도 12에 나타낸 것처럼 SF6+ HC1를 사용하여 반도체활성층(8)의 해당부에 있는 오믹막(4b) 및 반도체층(4a)의 일부를 합계 100nm 정도 에칭한다. 그 후, 레지스트를 제거하면 도 25에 나타낸 대로, 반도체패턴(4), 소스 배선(5), 소스전극(6), 드레인전극(7), 소스단자부 금속패드(5a)가 형성된다. 다음으로 도 6 및 도 13에 나타낸 대로, PCVD 장치를 사용하여 층간 절연막(9)인 SiNx를 300nm 형성하고, 제 3 사진제판공정으로 패터닝하여, 도 26, 도 2a, 도 2b, 도 2c에 나타낸 드레인전극(7)에 통하는 콘택홀(10), 게이트단자부 금속패드(1a)에 통하는 콘택홀(11), 소스단자부 금속패드에 통하는 콘택홀(12)을 CF4+ O2을 사용한 드라이에칭으로 형성한다.
다음으로, 도 27 및 도 14에 나타낸 것처럼 100nm 정도의 두께로 Cr으로 이루어진 도전막을 DC 마그네트론형 스퍼터장치를 사용하여 형성한다. 다음으로, 제 4 사진제판공정으로 Cr를 패터닝하여 IPS 전극(13a), 게이트단자부 패드(14) 및 소스단자부 패드(15)를 형성한다. 이때, 예컨대 (NH4)2[Ce(NO3)6]+HNO3+ H2O액을 사용하여 Cr 막이 웨트에칭처리된다.
이와 같이 하여 제조된 박막 트랜지스터 어레이는 4회의 사진제판공정으로 작성되어, 소스 배선 아래로 반도체층 단차가 존재하지 않기 때문에, 소스단선이 발생하기 어렵고, 또한 소스전극, 드레인전극의 패턴이 반도체패턴에 내포되어 교차하지 않기 때문에, 누설 전류도 낮게 억제되었다.
또한, 최상층에 배치된 IPS 전극을 Cr에서 형성한 것에 의해, 패널조립하여 공정등 후속 공정에서의 브러시 세정에 있어서도, 상처등의 패턴의 어지러움의 발생을 방지할 수 있다.
이상의 실시예에 있어서는 층간 절연막(9)을 사용하였지만, 이 층간 절연막(9)을 사용하지 않더라도 좋다. 이 경우, 도 22에 해당하는 평면도는 도 71과 같이 된다. 또한, 제조공정을 나타낸 평면도 도 23∼27에 나타낸 공정에서, 도 23∼25에 나타낸 공정은 상기와 같이 실시하여, 이어서, 도 72에 나타낸 공정을 실시한다.
(실시예 4)
도 28에 본 발명이 적용되는 액티브 매트릭스형 액정표시장치(AMLCD)의 TFT 어레이 기판의 회로도면의 일례를 나타낸다. 도 28에 나타낸 회로구성은, 보유 용량 Cs를 화소전극과 게이트 배선으로 형성하는 Cs on gate 형이라고 불리는 것이다. 여기서, 101은 주사전압을 공급하기 위한 게이트 배선, 102는 신호전압을 공급하기 위한 소스 배선, 103은 액정에 전압을 인가할 때의 스위칭소자로서 사용하는 박막 트랜지스터(TFT), 104는 광의 투과/비투과의 스위칭을 행하는 액정을 등가회로적으로 용량으로 나타낸 것, 105는 액정(104)에 병렬로 배치되어 TFT의 기생용량의 영향을 감소하기 위한 보유 용량 Cs, 106은 액정(104)의 한쪽의 전극을 공통전압에 접속하는 공통전극, 107은 게이트측 외부회로를 게이트 배선(101)에 TCP 등을 사용하여 접속하기 위한 게이트단자, 108은 소스측 외부회로와 소스 배선(102)을 TCP 등을 사용하여 접속하기 위한 소스단자, 109, 110은 각각 TFT이나 고저항의 선형 또는 비선형소자로 형성되어, 게이트단자(107)와 소스단자(108)를 신호인가시에는 전기적으로 분리하여, 고전압의 정전기가 들어 간 경우에는 전기적으로 결합하기 위한 고저항소자(111). 게이트 배선(101)에 고저항소자(109)를 통해 접속되어 있는 배선 A, 112는 소스 배선(102)에 고저항소자(110)를 통해 접속되어 있는 배선 B, 113은 정전기 대책을 위해 배선 A(111)와 배선 B(112)를 접속하기 위한 접속부이다. 114는 소스 배선이 오픈 고장으로 되어 있는 경우 등에 사용하고 리페아 배선이다. TFT 어레이 기판에 대향하여 칼라필터가 형성된 대향기판을 조합시켜, 액정을 주입후, 일반적으로는 도면중의 점선으로 나타낸 영역(115)의 외측을 떼어버려 LCD(액정디스플레이) 패널로 한다.
또한, 경우에 따라서는, TFT 어레이 형성시에 점선으로 나타낸 115의 외측의 부분의 적어도 일부는 형성하지 않더라도 좋다.
도 29, 30, 31은 본 발명의 사진제판공정수(마스크수)를 삭감한 TFT 어레이 기판의 제조공정을 나타낸 단면도로, 도 28에 나타낸 TFT 어레이 기판의 회로를 실현하는 제조공정을 나타낸다. 도 32는 도 29, 30, 31에 대응하는 평면도로, 도 29, 30, 31은 도 32의 Y-Y 단면 및 게이트·소스단자부의 단면구조를 보이고 있다.
도 29, 30, 31에 있어서 211은 절연성 기판, 212는 투명 전도체층으로 이루어진 게이트전극 및 게이트 배선, 213은 금속층으로 이루어지는 게이트전극 및 게이트 배선이며, 212와 213으로 게이트 배선(101)을 형성한다. 214는 투명 전도체층으로 이루어진 화소전극, 215는 금속층으로 이루어진 화소전극, 216은 게이트 절연막, 217은 반도체층(능동층), 218은 P 또는 B 등의 불순물을 고농도로 함유한 반도체층(콘택층), 219(219a, 219b)는 포토레지스트로서 사용할 수 있는 감광성 유기수지, 220(220a, 220b, 220c)은 소스전극 및 드레인전극이 되는 전도체층, 102는 소스 배선, 103은 박막 트랜지스터(TFT)부, 221은 보유 용량전극, 222는 Si3N4등의 절연막, 230은 평면도(도 32) 위의 반도체영역이다. 또한, 반도체영역(230)의 양측과도 게이트 배선의 내측으로 들어가고, 소스전극부의 반도체층이 게이트 배선(게이트 전극) 위에만 존재하도록 하면, 게이트전극이 그 하부에서 조사되는 빛을 가로막아, 소스전극부의 반도체층으로의 빛의 조사를 막을 수 있기 때문에, 빛에 의한 누설 전류를 막을 수 있다. 이러한 반도체영역(230)의 형상의 변경은 이하의 실시예에 있어서도 마찬가지로 유효하다.
또한, 반도체영역(230)을 도 74와 같이 연장하여, 박막 트랜지스터부에서 소스 배선(102)의 하부에 연속적으로 형성하여도 된다. 이와 같이 하면, 소스배선(102)이 반도체층(23)의 단부의 단차부에서 생기기 쉬운 단선을 막을 수 있다.
도 32에서 사용하고 있는 번호로 도 28∼31과 동일한 번호는, 동일한 내용을 나타낸다.
다음으로, 본 발명의 제조방법에 관해서 설명한다.
ITO(Indium Tin Oxide), SnO2, InZnO 등의 투명 전도체층 또는 이것들의 적층, 또는 혼합층으로 이루어지는 투명 전도체층을 절연성 기판(211)상에 스퍼터, 증착, 도포, CVD, 인쇄법, 졸겔법등의 수법으로 형성한다. 이어서, 그 투명 전도체층상에 Cr, Al, Mo, W, Ti, Cu, Ag, Au, Ta 등 금속이나 그것들을 주성분으로 하는 합금 또는 그것들을 적층한 금속등으로 이루어져, 상기 투명 전도체층보다 저항이 낮은 물질의 층을 스퍼터, 증착, CVD, 인쇄법등의 수법으로 형성한다. 이에 따라, 투명 전도체층의 위에 적어도 한층의 금속으로 이루어지는 저저항층이 적층된 배선구조가 된다. 이어서, 포토레지스트등을 사용하여 사진제판법 및 그에 따르는 에칭법등으로 투명 전도체층 및 금속등의 저저항층으로 이루어지는 게이트전극 및 게이트 배선패턴(212, 213)을 형성한다. 이때, 동시에 게이트 배선과 같은 재료 및 구성인 투명 전도체층과 금속등의 저저항층으로 이루어지는 층 구조로 화소전극패턴(214, 215)을 형성한다(도 29a 및 도 32a).
ITO 등의 투명 전도체층은, 일반적으로는 다결정도 사용한다. 이 경우는, ITO등의 에쳔트로서, 예를들면 염화 제 2 철 또는 HC1 및 초산을 주성분으로 하는 것을 사용하고 있다.
그러나, 예를들면 ITO 층(214)을 비정질로 형성하고, 그 위에 막을 형성하는금속층(215)을 그 ITO가 결정화하는 온도 이하로 막을 형성하면, 게이트전극등의 형성시에 있어서 ITO는 비정질상태이기 때문에, 옥살산등의 비교적 약산으로 에칭할 수 있고, 금속층으로서 Al등을 사용한 경우, ITO의 에칭시에 Al등의 금속이 에칭되는 것이 적고, 구조형성에서는, 금속 에칭이 완료할 때까지 ITO를 비정질의 상태로 하여 놓더라도 좋다. 이 때문에 A1등 금속의 막형성은 ITO가 결정화되지 않은 160℃ 이하로 행하는 것이 바람직하다.
또한, ITO의 에칭으로서는, HC1, HBr, HI 등의 가스를 사용하여 에칭하여도 된다.
이어서, 플라즈마 CVD 등의 각종 CVD 법이나, 스퍼터법, 증착, 도포법등으로 형성한 게이트 절연막이 되는 Si3N4, SiOxNy, SiO2, Ta205, A12O5등 또는 이것들의 물질로 화학양론 조성보다 얼마쯤 어긋난 것 또는 그것들의 적층물로 이루어지는 절연막(216), 예를 들면 플라즈마 CVD 법이나 스퍼터법으로 형성한 의도적으로 도펀트된 불순물을 도핑하지 않은 또는 의도적으로 도핑하고 있더라도 그 불순물의 농도가 50ppm 정도 이하 또는 TFT의 실사용 전압조건의 암시의 누설 전류가 50pA를 넘지 않은 정도 이하로 도우펀트의 농도가 억제된 채널용 반도체층(능동층)으로서 사용하는 a-Si:H막(수소화 비정질실리콘막)(217), 금속과의 콘택을 취하기 위해서 플라즈마 CVD나 스퍼터법으로 형성한 인, 안티몬, 붕소등의 불순물을 막중에 원자비로 예를 들면 0.05% 이상 존재시킨 고농도로 불순물을 도핑한 반도체층(콘택층)인 예를 들면 n+a-Si:H 막이나 마이크로크리스탈 n+Si막(218) 연속적으로 형성한다.
이어서, 포토레지스트를 우선, 전체면에 도포한다. 이어서, 포토마스크를 사용한 노광에 의해 포토레지스트 패턴을 형성한다. 이 포토레지스트패턴의 형상은,
아래와 같이 한다. 우선, 도 29b 또는 도 32b에 나타낸 것처럼 적어도 화소전극이 되는 부분의 1부 및 콘택홀부는 포토레지스트를 형성하지 않는다(영역 C). a-Si:H 막으로 이루어지는 반도체층을 남긴 부분은 두께 A의 포토레지스트를 형성한다(영역 A 219a). 예를 들면, a-Si:H 막(217) 및 예를 들면 n+a-Si:H 막(218)만을 에칭하여 게이트 절연막(216)을 남기고 싶은 영역에는 두께 B의 포토레지스트를 형성한다 (영역 B 219b). 영역 A(219a)의 포토레지스트의 두께는 영역 B의 포토레지스트(219b)의 두께보다 두껍게 되도록 설정한다. 게이트 배선상에서 인접하는 소스 배선 사이에는, 예를 들면 영역 B(219b)를 형성하여 그 부분의 a-Si:H 막(217)및 n+a-Si:H 등의 막(218)을 제거하여, 전기적으로 인접하는 소스 배선사이는 절연상태로 두는 것이 바람직하다. 또한, 소스 배선의 적어도 일부는 영역 A로서 하층에 반도체층(217, 218)을 남겨, 소스 배선의 단선 방지에 도움이 되도록 하여도 된다.
이러한, 장소에 의한 포토레지스트의 두께의 차이는 아래와 같이 형성한다. 포지티브형 포토레지스트에 관해서 설명한다. 네가티브형에 있더라도 기본적으로 동등한 방법으로, 패턴을 형성한다.
포토레지스트를 형성하지 않은 부분은 마스크 위를 거의 투명한 상태로 두고, 충분히 빛을 통과시켜 포토레지스트가 현상시에 잔존하지 않은 만큼의 충분한 광량을 쬔다. 이 결과, 포토레지스트가 형성되지 않은 영역 C가 형성된다. 한편, 포토레지스트의 두께 A의 부분은 예를 들면, 그 위치에 대응하는 마스크의 부분은 거의 빛이 투과하지 않도록 충분한 두께의 Cr 등의 빛을 통과시키지 않은 재료로 차광해 둔다. 이 결과, 이 부분의 포토레지스트에는 충분한 빛이 노광시에 대응하지 않기 때문에, 현상시에 포토레지스트가 충분한 두께로 잔존하는 영역 A가 실현된다. 포토레지스트의 두께 B를 가지는 영역 B는, 포토레지스트에 노광량이 영역 A와 영역 C의 중간의 노광량이 조사되도록 한다. 이 노광량의 조정으로, 현상시에 영역 B의 두께는 영역 A보다 얇게 설정된다. 이 결과, 도 29b, 도 32b의 포토레지스트의 형상이 실현된다. 노광량 또는 광량은 조사되는 광강도× 시간으로 표시된다.
포토레지스트의 두께가, 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정하기 위해서, 영역 B의 포토레지스트에 조사되는 노광량이 영역 A와 영역 C 사이의 노광량이 조사되도록 하지만(노광량은, 영역 A<영역 B<영역 C), 그것에는 무엇인가의 방법이 존재한다. 예를들면, 영역 B를 형성하는 마스크상의 패턴의 투과율을, 영역 A를 형성할 때에 사용한 마스크상의 영역 A의 부분의 투과율보다도 높게 하여, 영역 C를 형성하는 부분의 투과율보다도 낮게 한다. 이 때문에 예를 들면, 영역 B를 형성하는 부분의 포토레지스트의 차광막으로서 사용하는 Cr 등의 차광재료의 두께를 영역 A를 형성하는 부분의 그것의 두께보다 얇게 하여, 광량을 제어하여도 된다. 또는, 영역 B의 부분에 절연막을 1층 또는 다층으로 형성하여 투과율, 반사율,또는 위상등을 바꿔, 실질적으로 영역 B의 투과율을 영역 C의 투과율보다 낮게 하여도 된다.
또한, 노광량이 영역 A(실질적으로 0)<영역 B<영역 C가 되도록 설정하기 위해서는, 이하의 방법도 있다. 영역 A와 영역 B에 대하여 함께 동등정도가 낮은 투과율을 가지는 차광부분으로 마스크상에 패턴을 형성하여, 영역 C용에는 충분한 투과율을 가지는 예를 들면 일체의 차광 패턴을 형성하지 않은 패턴을 마스크상에 형성한다. 이어서, 이 영역 A+ 영역 B의 차광 패턴을 갖는 마스크를 사용하여 노광량1로 노광만을 행동 영역 C에 빛을 조사한다. 이어서, 영역 A에 대응하는 부분만을, 차광한 패턴을 가지는 마스크를 사용하여 노광을 노광량 2로 행하고, 영역 A를 형성하는 부분 이외를 노광량 2로 빛을 조사한다. 이때, 노광량 1은 현상시에 영역 C의 포토레지스트가 충분히 제거할 수 있는 강도로 노광을 행하고, 노광량 2는 현상시에 영역 B에 필요한 두께의 포토레지스트가 남도록 설정한다. 일반적으로는 포지티브형의 포토레지스트를 사용한 경우에는 노광량 1은 노광량 2보다도, 광조사시의 광강도× 광조사 시간의 계산결과가 커지는 용으로 설정한다.
포토레지스트의 두께가, 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정하기 위한 제 3 방법으로서는, 영역 A를 형성하기 위해서는 낮은 투과율을 가지는 차광층으로 마스크상에 패턴을 형성하고, 영역 C용에는 충분한 투과율을 가지는 예를 들면 일체의 차광 패턴을 형성하지 않은 패턴을 마스크상에 형성한다.
영역 B용으로서, 예를 들면 도 33에 나타낸 것 같은 소위 하프톤 마스크를 사용하여도 된다. 하프톤 마스크는, 패턴(233)과 같이 마스크상의 차광 패턴의 공간 주파수를 노광기의 패턴 분해능력(예를 들면 1/6㎛)보다 높게 하여, 포토레지스트상에서 마스크의 패턴이 해상할 수 없는 상태로 하여, 영역 C보다도 노광강도가 적어지도록 한다. 하프톤 마스크의 미세도는, 차광부와 투광부의 폭이 합계 6㎛이하가 되는 주기로 반복되도록 형성한다. 이 결과, 포토레지스트의 두께가 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정할 수 있고, 그 결과, 도 29b, 도 32b의 포토레지스트 형상이 실현된다.
이어서, n+a-Si:H막, a-Si:H 막이라고 한 반도체막과, Si3N4등의 게이트 절연막을 에칭한다. 이 에칭은 예를 들면 HC1을 주성분으로 하는 가스나 CF4를 주성분으로 하는 가스나 CF4와 O2의 혼합가스, SF6를 주성분으로 하는 가스등이 행한다. 이 결과, 적어도 화소전극이 되는 부분으로 빛을 투과시키고자 하는 부분상의 이것들의 막은 제거한다. 또한, 게이트 배선과 외부에서 신호를 입력하기 위해서 TCP 등으로 접속하는 단자부분(224), 예를 들면, 정전기 방지를 위해 직접 소스 배선 또는 TFT 또는 저항을 통해 소스 배선부와 단락하는 부분(도 28, 113등)에 있어서는, 이 공정에서 n+a-Si:H막, a-Si:H막, Si3N4등의 게이트절연막의 일부를 제거하여도 된다(도 30a).
상기 n+a-Si:H막, a-Si:H막, Si3N4등의 게이트 절연막의 에칭은 CF4이나 CH4+ O2등의 단일가스로 전막을 에칭하더라도 좋지만, 예를 들면 a-Si TFT 막 에칭시에 Si N막의 에칭을 억제하는 가스를 사용하는 등, 적어도 a-Si:H 막과 Si3N4막을 별도의 에칭가스로 드라이에칭하여도 된다. 이 경우 a-Si:H의 에칭으로서 SF6, HC1, F 123 또는 이것들의 혼합가스 또는 이들과 불활성가스 또는 O2과의 혼합가스를 사용하여, Si3N4막의 에칭으로서 CF4, SF6또는 이것들의 혼합가스 또는 그것들과 O2나 불활성가스와의 혼합가스를 사용하여도 된다.
이어서, 산소플라즈마등의 레지스트의 막두께를 감소할 수 있는 플라즈마를 사용하여, 애싱을 행하여 레지스트를 제거하고, 영역 B(219b)부터 레지스트를 제거한다. 이때, 영역 A(219a)의 레지스트의 막두께는 초기의 막두께보다 얇게 되지만, 이하의 에칭시에 에칭하지 않은 부분을 충분히 보호할 수 있는 두께를 유지하도록 제어한다. 이어서, 적어도 n+a-Si:H막, a-Si:H 막을 드라이에칭법등으로 에칭하여 영역 B로부터 제거한다(도 30b).
이 레지스트의 막두께를 감소시키는 공정은 독립적으로 행하지 않고, n+a-Si:H막, a-Si:H막, Si3N4등의 게이트 절연막을 에칭하는 등, 포토레지스트 자신도 얼마쯤 제거되는 현상을 이용하여, 동시에 영역 B의 포토레지스트를 제거하여도 된다.
그 후, 도 30b에서 화소전극상에서 n+a-Si:H막, a-Si:H막, 및 Si3N4등의 게이트 절연막의 에칭으로 제거한 부분의 화소전극(214)상의 금속층(215)을 웨트에칭이나 드라이에칭으로 제거한다(도 31a). 이어서, 포토레지스트를 제거한다.
이어서,, 예를 들면 Cr, A1, Ti, Ta, W, Mo, Mo-W, Cu 또는 이들을 주성분으로 하는 합금 또는 그것들의 다층 적층물등으로 이루어지는 소스전극 및 소스 배선, 드레인전극이 되는 전도체층(220)(220a, 220b, 220c)을 형성한다. 이어서, 사진제판법으로 소스전극 및 소스 배선, 드레인전극의 형상에 배선패턴을 형성후 웨트, 드라이등으로 에칭하여, 이어서, 소스전극(220c)과 드레인전극(220b) 사이의 a-Si:H 막등으로 형성한 n+반도체층(218)을 드라이에칭등으로 제거하여, 최후에 레지스트를 박리함으로써 소정의 패턴을 형성한다(도 31b, 도 32c). 이때, 보유 용량 Cs를 형성하기 때문에, 소스 배선과 동시에 제작하는 보유 용량전극(221)을 적어도 게이트 절연막(216)을 통해 예를 들면 212, 213으로 이루어진 다음단 또는 전단의 게이트 배선과 대향시킨다. 이때, 보유 용량전극(221)과 게이트 절연막(216)의 사이에는 게이트 절연막(216)만이 아니고 n+a-Si:H막, a-Si:H 막을 남기더라도 좋다. 보유 용량전극은, 도면에 나타낸 것처럼 화소전극의 적어도 일부에 접속시키는 것이 필요하다.
이어서,, Si3N4, SiO2등 또는 그것들의 혼합물 및 적층물로 이루어지는 절연막으로 형성한 보호막(222)을 형성한다. 사진제판으로 적어도 신호를 넣기 위해서 외부의 TCP 등에 접속하는 게이트단자부(223), 소스단자부(225)에 콘택홀이 형성할 수 있도록 패턴을 형성하고, 이어서, CF4계등의 가스를 사용한 드라이에칭이나 웨트에칭법으로 콘택홀을 연다. 에칭완료후 포토레지스트를 제거한다. 이에 따라, TFT어레이가 형성되는 (도 31c, 도 32d).
이어서,, TFT 어레이상에 배향막을 형성하여, 적어도 표면에 배향막과 공통전극을 형성한 대향기판과 마주 대하여 그 사이에 액정을 주입하여, 액티브 매트릭스형 액정디스플레이를 형성한다.
이상의 프로세스에 의해서 도 28에 나타낸 구성도를 갖는 TFT 어레이 및 그것을 사용한 액정디스플레이가 형성된다.
도 28에 있어서 예를들면 게이트 배선재료를 사용하여 형성한 소스 배선용의 리페아 배선(114)이 도시되어 있지만, 이것은 상황에 따라서는 형성하지 않더라도 좋다.
또한, 도 34에 나타낸 것처럼, 리페아 배선(114)과의 교차부에서, 소스 배선(102)을 콘택홀(116a, 116b)을 이용하여 게이트 배선재료로 형성한 게이트 배선과 동층의 배선(117)으로 일단 변환하여도 된다. 이때, 리페아 배선(114)은 소스 배선재료를 사용하여 형성한다.
도 31에서는, 도 31a에서 게이트전극재료로 형성한 화소전극(214)상의 금속층(215)을 제거하고, 도 31b에서 소스·드레인전극(220b, 220c), 소스 배선(102)을 에칭패터닝하고 있지만, 양자가 같은 재료의 경우는 도 31a에서 나타낸 게이트전극재료(215)의 에칭을 생략하고, 도 31b에서 소스 배선(220)을 에칭할 때에 동시에 게이트 전극재료로 형성한 화소전극(215)을 에칭으로 제거하여도 좋다.
반도체영역(230)의 형상은 도 32d에서는 게이트 배선(213)의 양측에는 보이고 있지만, 도 73과 같이 한 쪽 또는 양측이 게이트 배선의 내측에 들어가 있더라도 좋다. 도 32d에 있어서 반도체영역(230)의 상측의 외연은 게이트전극(213)의 외측으로 비어져 나오고 있어 게이트오프바이어스가 걸리지 않기 때문에, 빛의 조사에 의해서 누설 전류를 발생할 가능성이 있다. 이것을 피하기 위해서는, 도 73과 같이 반도체영역(230)의 상측의 외연에 노치를 설치하고, 반도체영역(230)의 외연을 게이트전극(213)의 외연과 교차시키는 것이 특히 유효하다.
또한, 도 73과 같이 반도체 영역(230)의 적어도 소스전극측, 가능하면 소스, 드레인 전극의 양측도 게이트배선의 내측에 들어가고, 소스전극부의 반도체층이 게이트배선(게이트전극) 위에만 존재하도록 하면, 게이트전극이 그 하부에서 조사되는 광을 차단하고, 소스전극부의 반도체층으로의 빛의 조사를 막을 수 있으므로 빛에 의한 누설전류를 막을 수 있다.
또한, 반도체 영역(230)을 도 74와 같이 연장하고, 박막 트랜지스터부에서 소스 배선(102)의 하부에 연속적으로 형성하여도 된다. 이와 같이 하면, 소스배선(102)이 반도체층(230)의 단부의 단차부에서 생기기 쉬운 단선을 막을 수 있다. 이러한 반도체영역(230)의 형상의 변경은, 이하의 실시예에서도 마찬가지로 유효하다. 도 1에 도시된 실시예 1도 동일한 배치로 되어 있다.
(실시예 5)
상기 실시예에서는 보유 용량(105)이 다음단 또는 전단의 게이트 배선과의 사이에서 형성된 소위 Cs on gate 구조에 관해서 설명하였지만, 도 35의 회로도에 나타낸 것 같은, 1게이트지연에 유리한 보유 용량 배선을 게이트 배선과 별도로 형성한 공통배선구조로서도 좋다. 여기서, 보유 용량(105)은 공통배선(120)에 접속되어 있다. 또한, 공통배선(120)은 콘택홀(122)을 통해, 공통배선 인출선(121)에 접속되어 있다. 공통전압은 공통배선 인출선(121)에 접속되어 있는 공통배선단자(123)를 통해 외부에서 전압을 인가한다. 그 밖의 부분의 기능과 부호는 도 28과 동일하다.
공통배선방식에 있어서는, 예를 들면 도 36에 나타낸 것 같은 단면구조와 도 37에 나타낸 평면배치를 갖는다. 또한, 도 38에 나타낸 것처럼 화소의 속에 공통배선(120)을 형성하여, 화소전극을 2분화하고, 그 사이를 소스 배선과 동시에 형성하는 보유 용량전극(221)으로 브리지하여, 거기에 보유 용량(105)을 형성하여도 된다.
도 37에 나타낸 것처럼 공통배선구조를 갖는 경우는 게이트 배선과 평행하게 인출되는 공통배선(120)과 그것을 한데 모아서 게이트 배선과 수직으로 달리는 공통배선인출선(121)이 필요하여 진다. 공통배선은 게이트 배선(101)과 같은 재료로 동시에 형성하는 것이 가장 좋고, 공통배선 인출선은 적어도 그 게이트 배선과의 교차부(124)는 게이트 배선과는 다른 층의 소스 배선(102)의 재료를 사용한다. 경우에 따라서는 게이트 배선과의 교차부 이외는, 게이트 배선재료로 공통배선 인출선을 형성하여도 된다.
또한, 도 39에 나타낸 것처럼, 리페아 배선(114)과의 교차부에서, 소스 배선(102)을 콘택홀(116a, 116b)을 이용하여 게이트 배선재료로 형성한 게이트 배선과 동층의 배선(117)으로 일단 변환하여도 된다.
(실시예 6)
상기 실시예에서는 TFT 어레이 전체면을 덮도록 절연막(222)이 형성되어 있지만, 이 절연막을 형성하지 않더라도 좋다. 이 절연막 형성을 생략하면 마스크수는 3장이 된다. 이 경우, 액정실의 외부에서 소스 배선의 부식이 문제가 되지만, 실의 외부로 나가기 이전에 실의 내측으로 콘택홀을 사용하여 게이트 배선재료로 변환해 둔다. 이에 따라, 소스 배선의 부식을 막을 수 있다.
(실시예 7)
도 29b의 공정에서, 영역 B의 레지스트패턴(219b)을 화소전극의 패턴(214, 215)과 오버랩시켜 배치하여도 된다. 이와 같이 하면, 도 40에 나타낸 것처럼 화소전극(투명 전도체층)(214)의 외주에는 금속층(215)이 남겨져, 214·215의 2층으로 이루어지는 차광 패턴이 형성된다.
(실시예 8)
상기 실시예에서는, 액정 자신에게 전압을 인가하는 공통전극이 대향기판에 있는 경우에 관해서 설명하였지만, 광 시야를 실현할 수 있는 IPS(In-plane switching) 모드 등의 횡방향 전계인가 TFT 기판에 액정전압을 인가하는 모든 전극이 있는 경우에 관해서도 적용할 수 있다. 이 경우는, 예를 들면 화소전극(214)은 투명 전도체층일 필요는 없고, Cr 등의 금속이라도 좋다. IPS 모드의 평면도의 예를 도 41a, 41b에 나타낸다. 여기서, 도 32, 도 37과 같은 것에는 같은 번호를 사용하고 있다.
도 41a에 있어서, 화소전극 231은 도 29a의 화소전극 214/215 형성시에 만든다.
도 41b에 있어서, 화소전극(232)은 도 31b의 드레인 전극 형성시에 만든다. 이 경우, 도 29a에서의 화소전극 형성은 행하지 않는다.
도 41a, 41b에 있어서, 게이트전극 및 배선은 금속층 213만으로도 좋다. 또한, 화소전극 214/215도 금속층 215만으로 좋다.
(실시예 9)
상기 실시예에서는, a-Si:H 막의 섬 형상화를 위해 도 29a, 29b, 도 30a에서 도시한 것처럼 하프톤 마스크등의 기술을 사용하여 레지스트의 두께를 평면상에서 부분적으로 변환했었지만, 이 공정을 그치고, a-Si:H 막의 섬 형상화의 사진제판을 별도로 행하여도 된다. 이 경우는, 예를 들면, 레지스트의 두께는 공간적으로는 변화시키지 않는다. 도 29b의 상태에서 평면적으로 레지스트의 두께를 변화시키지 않고, 화소전극 214, 215상과 콘택부(223)상의 SiN(216)/a-Si:H(217)/n+a-Si:H(218)를 배출하는 공정을 실시 후, 레지스트를 제거하여, 재차 트랜지스터의 섬을 형성하는 패턴을 만들어, TFT부 이외의 a-Si:H 막(217)과 n+a-Si:H 막(218)을 에칭으로 제거하여, 도 30a의 구조를 제조한다. 이 경우, 도 29∼31에 나타낸 실시예보다는사진제판회수가 증가하지만, 종래의 기술보다는 감소할 수 있다.
(실시예 10)
실시예 4에 있어서는 SiN 등으로 이루어지는 게이트 절연막(216), a-Si:H 층(218) 및 게이트 배선재료로 이루어지는 화소전극(214)상의 금속층(215)을 에칭한 후에, 소스·드레인전극 및 배선(220)을 형성하였다. 그것에 대하여, 포토레지스트의 두께를 공간적으로 변화시키는 공정을 사용하지 않고, 도 42a, 42b, 42c, 도 43a, 43b에 나타낸 것처럼, 적어도 화소부의 빛을 투과시키는 부분의 게이트 절연막(216), a-Si H:층(217), n+a-Si:H 층(218)을 에칭으로 제거한 후에 소스·드레인전극(220)을 형성하여도 된다. 이 경우, 채널로서 사용하는 Si 막(217)의 섬 형상화는 일반적으로는 할 수 없다.
ITO(Indium Tin Oxide), SnO2, InZnO 등의 투명 전도체층 또는 이것들의 적층, 또는 혼합층으로 이루어지는 투명 전도체층(212, 214)을 절연성 기판(211)상에 스퍼터, 증착, 도포, CVD, 인쇄법, 졸겔법등의 수법으로 형성한다. 이어서, 그 투명 전도체층상에 Cr, A1, Mo, W, Ti, Cu, Ag, Au, Ta 등 금속이나 그것들을 주성분으로 하는 합금 또는 그것들의 적층한 금속등으로 이루어져 상기 투명 전도체층보다 저항이 낮은 물질의 층 213, 215를 스퍼터, 증착, CVD, 인쇄법등의 수법으로 형성한다. 이에 따라, 투명 전도체층의 위에 적어도 한층의 금속으로 이루어지는 저저항층이 적층된 배선구조가 된다. 이어서, 포토레지스트등을 사용하여 사진제판법및 그것에 따르는 에칭법등으로 투명 전도체층 및 금속등의 저저항층으로 이루어지는 게이트전극 및 게이트 배선패턴(212, 213)을 형성한다. 이때 동시에 게이트 배선과 같은 재료 및 구성인 투명 전도체층과 금속등의 저저항층으로 이루어지는 층구조로 화소전극패턴(214, 215)을 형성한다(도 42a).
이어서, 플라즈마 CVD 등의 각종 CVD 법이나, 스퍼터법, 증착, 도포법등으로 형성한 게이트 절연막으로 하는 Si3N4, SiOxNy, SiO2, Ta2O5, A12O5등 또는 이것들의 물질로 화학양론 조성보다 얼마쯤 어긋난 것 또는 그것들의 적층물로 이루어지는 절연막(216), 플라즈마 CVD 법이나 스퍼터법으로 형성한 의도적으로 도펀트가 되는 불순물을 도핑하지 않고 있는 또는 의도적으로 도핑하고 있더라도 그 불순물의 농도가 50ppm 정도 아래 또는 TFT의 실사용 전압조건의 암시의 누설 전류가 50pA를 넘지 않은 정도 이하로 도우펀트의 농도가 억제된 채널용 반도체층으로서 사용하는 a-Si:H 막(수소화 비정질실리콘막)(217), 금속과의 콘택을 취하기 위해서 플라즈마 CVD나 스퍼터법으로 형성한 인, 안티몬, 붕소등의 불순물을 막중에 원자비로 예를 들면 0.05% 이상 존재시킨 고농도로 불순물을 도핑한 반도체층인 예를 들면 n+a-Si:H 막이나 마이크로크리스탈 n+Si 층(218)을 연속적으로 형성한다.
이어서, 적어도 빛을 투과하는 화소부에서 SiN 등으로 이루어지는 게이트 절연막(216), a-Si:H 층(217), n+a-Si:H 층(218)을 제거하도록 포토레지스트를 형성후, 에칭한다(도 42b, 도 42c). 여기서, 포토레지스트(219)를 제거한다.
이어서, 예를 들면 Cr, A1, Ti, Ta, W, Mo, Mo-W, Cu 또는 이들을 주성분으로 하는 합금 또는 그것들의 다층적층물등으로 이루어지는 소스전극 및 소스 배선, 드레인전극이 되는 전도체층(220)(220a, 220b, 220c)을 형성한다. 이어서, 사진제판법으로 소스전극 및 소스 배선, 드레인전극의 형상에 배선패턴을 형성후 웨트, 드라이등으로 에칭하고, 이어서, 소스전극(220c)과 드레인전극(220b) 사이의 n+a-Si:H 막등으로 형성한 n+반도체층(218)을 드라이에칭등으로 제거하여, 최후에 레지스트를 박리함으로써 소정의 패턴을 형성한다(도 43a).
이어서, Si3N4, SiO2등 또는 그것들의 혼합물 및 적층물로 이루어지는 절연막으로 형성한 보호막을 형성한다. 사진제판으로 적어도, 신호를 넣기 위해서 외부의 TCP 등에 접속하는 게이트단자부(223), 소스단자부(225)에 콘택홀이 형성할 수 있도록 패턴을 형성하고, 이어서, CF4계등의 가스를 사용한 드라이에칭이나 웨트에칭법으로 에칭한다. 에칭완료후 포토레지스트를 제거한다. 이에 따라, TFT 어레이가 형성된다 (도 43b). 이 방법에 의하면, a-Si:H 막(217)등은 TFT부 이외에서도 남지만, 사진제판회수(마스크수)는 4회(4장)으로 완료할 수 있다.
(실시예 11)
상기 실시예에 의하면 반도체층은 a-Si:H 막으로 형성되어 있지만, po1y-Si(다결정실리콘)만으로도 좋다.
(실시예 12)
도 28에 본 발명에 사용하는 액티브 매트릭스 액정디스플레이(AMLCD)의 TFT 어레이 기판의 회로도의 다른 예를 나타낸다. 도28에 나타낸 회로구성은, 보유 용량을 화소전극과 게이트 배선으로 구성하는 소위 CS on gate 형이라고 불리는 것이다. 여기서, 101은 주사전압을 공급하기 위한 게이트 배선, 102는 소스 배선, 103은 액정에 전압을 인가할 때의 스위칭소자로서 사용하는 박막 트랜지스터(TFT), 104는 빛의 투과비 투과의 스위칭을 하는 액정을 등가회로적으로 용량으로 나타낸 것, 105는 액정(104)에 병렬로 배치되어 TFT의 기생용량의 영향을 감소하기 위한 보유 용량, 106은 액정(105)의 한 쪽의 전극을 공통전압에 접속하는 접속부, 107은 게이트측 외부회로를 게이트 배선(101)에 TCP 등을 사용하여 접속하기 위한 게이트단자, 108은 소스측외부회로와 소스 배선(102)을 TCP 등을 사용하여 접속하기 위한 소스단자, 109, 110은 각각 TFT이나 고저항의 선형 또는 비선형소자로 형성되어, 게이트단자(107)와 소스단자(108)를 신호인가시에는 전기적으로 분리하여, 정전기등의 고전압이 인가된 경우에는 전기적으로 결합하기 위한 고저항소자. 111은 게이트 배선(101)에 고저항소자(109)를 통해 접속되어 있는 배선 A, 112는 소스 배선(102)에 고저항소자(110)를 통해 접속되어 있는 배선 B, 113은 정전기 대책을 위해 배선 A(111)와 배선 B(112)를 접속하기 위한 접속부이다. 이 부분은 저항소자나 TFT 등의 비선형소자를 통해 접속하여도 된다. 114는 소스 배선이 오픈으로 되어있는 경우 등에 사용하는 리페아 배선이다. TFT 어레이는 칼라필터가 형성된 대향기판과 조합하여 액정을 주입후, 일반적으로는 도면중의 점선으로 나타낸영역(115)의 외측을 떼어버려 LCD(액정디스플레이)로 한다.
또한, 경우에 따라서는 TFT 어레이 형성시에 점선으로 나타낸 115의 외측의 부분의 적어도 일부는 형성하지 않더라도 좋다.
도 44a, 44b, 44c, 45a, 45b, 45c는, 본 발명의 사진제판공정수를 삭감한 TFT 어레이 기판의 제조공정을 나타낸 단면도로, 도 1에 나타낸 TFT 어레이 기판의 회로를 실현하는 구조의 일례를 나타낸다. 도 44a, 44b, 44c, 45a, 45b, 45c는 도 46a, 46b, 46c, 도 47a, 47b의 Y1-Y1단면의 부분 및 게이트·소스단자부의 단면구조를 보이고 있다.
도 44a, 44b, 44c, 45a, 45b, 45c에 있어서 410은 절연성 기판, 411은 금속층으로 이루어지는 게이트전극 또는 게이트 배선, 412는 전단 또는 다음단의 인접하는 게이트 배선/전극이다. 413은 게이트 절연막, 414는 반도체층(능동층), 415는 P 또는 B 등의 불순물을 고농도에 함유한 반도체층으로 이루어지는 오믹콘택층, 416은 소스/드레인전극 및 화소전극으로서 사용하는 투명 전도체층, 417은 금속층으로 이루어지는 소스/드레인전극으로 소스 배선(102)도 형성한다. 418은 포토레지스트로서 사용할 수 있는 감광성 유기수지, 419는 보유 용량전극, 420은 Si3N4등의 보호막으로서 사용하는 보호절연막이다.
도 46a, 46b, 46c, 47a, 47b에 있어서 사용하고 있는 부호중 도 28, 도 44a, 44b, 44c, 도 45a, 45b, 45c와 동일한 번호는 동일한 부분을 나타낸다. 또한, 442a는 드레인전극, 442b는 소스전극, 430은 반도체영역, 445는 화소전극, 443은 화소전극상에서 보호절연막(420) 및 금속층(417)이 제거된 빛을 투과시키는 영역이다.
다음으로, 본 발명의 제법에 관해서 설명한다.
절연성 기판(410) 상에 Cr, A1, Mo, W, Ti, Cu, Ag, Ta 등 금속이나 그것들을 주성분으로 하는 합금 또는 그것들의 적층한 금속등으로 이루어지는 물질을 스퍼터, 증착, CVD, 인쇄법등의 수법으로 형성한다. 이어서, 포토레지스트등을 사용하여 사진제판법 및 그것에 따르는 에칭법등으로 금속등의 저저항층으로 이루어지는 게이트전극 및 게이트 배선패턴(411) 및 다음단 또는 전단의 인접하는 게이트 배선(412)을 형성한다(도 44a 및 도 46a).
이어서, 플라즈마 CVD 등의 각 종 CVD 법이나, 스퍼터법, 증착, 도포법등으로 형성한 게이트 절연막이 되는 Si3N4, SiOxNy, SiO2, Ta2O5, A12O5등 또는 이것들의 물질로 화학양론조성보다 얼마쯤 어긋난 것 또는 그것들의 적층물로 이루어지는 게이트 절연막(413), 플라즈마 CVD 법이나 스퍼터법으로 형성한 의도적으로 도우펀트가 되는 불순물을 도핑하지 않고 있는 또는 의도적으로 도핑하고 있더라도 그 불순물의 농도가 50ppm 정도 이하 또는 TFT의 실사용 전압조건의 암시의 누설 전류가 50pA를 넘지 않은 정도 이하로 도우펀트의 농도가 억제된 채널용 반도체층으로서 사용하는 a-Si:H막(수소화 비정질실리콘막)으로 이루어지는 반도체층(414), 금속과의 콘택을 취하기 위해서 플라즈마 CVD나 스퍼터법으로 형성한 인, 안티몬, 붕소등의 불순물을 막중에 원자비로 예를들면 0.05% 이상 존재시킨 고농도로 불순물을 도핑한 반도체층인 예를 들면 n+a-Si:H 막이나 마이크로크리스탈 n+Si 층으로 이루어지는 오믹콘택층(415)을 연속적으로 형성한다.
이어서, 포토레지스트를 우선 전체면에 도포한다. 이어서, 포토마스크를 사용한 노광에 의해 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴의 형상은, 아래와 같이 한다. 우선, 도 44b 또는 도 46b에 나타낸 것처럼 적어도 게이트전극/배선(411)의 콘택을 취하기 위해서 게이트 절연막(413), 반도체층(414), 오믹콘택층(415)에 게이트단자부(423)에 있어서 콘택홀을 열기 위해서, 그 부분의 적어도 일부는 포토레지스트를 형성하지 않는다(영역 C). a-Si:H 막으로 이루어지는 반도체층을 남긴 부분은 두께 A의 포토레지스트를 형성한다(영역 A(418a, 430)). 또한, a-Si:H 막(414)및 n+a-Si:H 막(415)만을 에칭하여 게이트 절연막(413)을 남기고 싶은 영역에는 두께가 얇은 포토레지스트를 형성한다(영역 B(418b)). 영역 A(418a, 430)의 포토레지스트의 두께는 영역 B의 포토레지스트의 두께(418b)보다 두껍게 되도록 설정한다. 게이트 배선상에서 인접하는 소스 배선사이에는 영역 B(418b)를 형성하여 그 부분의 a-Si:H 막(414)및 n+a-Si:H 등의 막(415)을 제거하여, 인접하는 소스 배선사이는 전기적으로 절연상태로 두는 것이 바람직하다.
이러한 포토레지스트의 두께의 차이는 아래와 같이 형성한다. 포지티브형 포토레지스트를 사용하는 경우에 관해서 설명한다. 네가티브형에 있어서도 기본적으로 동등한 방법으로 패턴을 형성할 수 있다.
포토레지스트를 형성하지 않은 부분은 마스크상을 거의 투명한 상태로 하여서 충분히 빛을 투과시켜 포토레지스트가 현상시에 잔존하지 않을 만큼의 충분한 광량을 쬔다. 이 결과, 포토레지스트가 형성되지 않은 영역 C가 형성된다. 한편,포토레지스트 두께 A의 부분은 예를 들면, 그 위치에 대응하는 마스크의 부분을 거의 빛이 투과하지 않도록 충분한 두께의 Cr 등의 빛을 통과시키지 않은 재료로 차광해 둔다. 이 결과, 이 부분의 포토레지스트에는 충분한 빛이 노광시에 대응하지 않기 때문에, 현상시에 포토레지스트가 충분한 두께로 잔존하는 영역 A가 실현된다. 중간의 포토레지스트의 두께를 갖는 영역 B는, 포토레지스트에 노광량이 영역 A와 영역 C의 사이의 노광량이 조사되도록 한다. 이 노광량의 조정으로, 현상시에 영역 B의 두께는 영역 A보다 얇게 설정된다. 이 결과, 도 44b, 도 46b의 형상이 실현된다. 노광량 또는 광량은 포토레지스트에 조사되는 광강도×시간으로 표시된다. 포토레지스트의 두께가, 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정하기 위해서, 영역 B의 포토레지스트에 조사되는 노광량이 영역 A와 영역 C의 중간의 노광량이 조사되도록 하지만(노광량은, 영역 A<영역 B<영역 C), 그것에는 몇 개의 방법이 존재한다. 예를 들면, 영역 B를 형성하는 마스크상의 패턴의 투과율을, 영역 B를 형성할 때에 사용한 마스크상의 투과율을 영역 A의 부분의 투과율보다도 높게 하여, 영역 C를 형성하는 부분의 투과율보다도 낮게 한다. 이 때문에, 예를 들면, 영역 B를 형성하는 부분의 포토레지스트의 차광막으로서 사용하는 Cr 등의 차광재료의 두께를 영역 A를 형성하는 부분의 그것의 두께보다 얇게 하여 광량을 제어하여도 좋다. 또는 영역 B의 부분에 절연막을 1층 또는 다층으로 형성하여, 투과율, 반사율, 또는 위상등을 바꿔 실효적으로 영역 B의 투과율을 영역 C의 투과율보다 낮게 하여도 된다.
또한, 노광량을 영역 A(실질적으로 0)<영역 B<영역 C로 설정하기 위해서는,이하의 방법도 있다. 영역 A와 영역 B에 대하여 함께 동등정도가 낮은 투과율을 갖는 차광부분으로 마스크상에 패턴을 형성하여, 영역 C용에는 충분한 투과율을 갖는, 예를 들면 일체의 차광 패턴을 형성하지 않은 패턴을 마스크상에 형성한다. 이어서, 이 영역 A+영역 B의 차광 패턴을 갖는 마스크를 사용하여 노광량 1로 노광을 하고, 영역 C에 대응하는 부분의 포토레지스트에 빛을 조사한다. 이어서, 영역 A의 차광 패턴 마스크를 사용하여 영역 A를 형성하는 부분 이외에서 노광량 2로 빛을 조사한다. 이때, 노광량 1은 현상시에 영역 C의 포토레지스트가 충분히 제거할 수 있는 강도로 노광을 하고, 노광량 2는 현상시에 영역 B에 필요한 두께의 포토레지스트가 남도록 설정한다. 일반적으로는 포지티브형의 포토레지스트를 사용한 경우에는 노광량 1은 노광량 2보다도, 광 조사시 광강도×광조사 시간의 계산결과가 커지도록 설정한다.
포토레지스트의 두께가, 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정하기 위한 제 3 방법으로서는, 영역 A를 형성하기 위해서는 금속등이 낮은 투과율을 갖는 차광층으로 마스크상에 패턴을 형성하여, 영역 C용에는 충분한 투과율을 갖는, 예를 들면 일체의 차광 패턴을 형성하지 않은 패턴을 마스크상에 형성한다.
영역 B용으로서는, 예를 들면 소위 하프톤 마스크를 사용하여도 된다. 실제의 패턴의 예를 도 33에 나타낸다. 하프톤 마스크(233)는 마스크상의 차광 패턴의 공간주파수를 노광기의 패턴 분해 능력보다 충분히 높게 하여, 포토레지스트상에서 마스크의 패턴이 충분히 해상할 수 없는 상태로 하고, 영역 C보다도 포토레지스트에 입사하는 노광강도가 적어지도록 한다. 하프톤 마스크의 패턴은, 완전히 빛을통과시키지 않은 영역과, 투과율이 포토마스크의 유리와 동등한 영역이, 합계 6㎛ 이하의 폭으로 주기적으로 형성되는 것이 바람직하다.
이 결과, 포토레지스트의 두께가 영역 A> 영역 B> 영역 C(실질적으로 0)로 설정할 수 있고, 그 결과, 도 44b, 도 46b의 포토레지스트형상이 실현된다.
이어서, 예를 들면 게이트 배선상의 n+a-Si:H 막(415), a-Si:H 막(414)이라고 한 반도체막과, Si3N4등의 게이트 절연막(413)을 에칭한다. 이 에칭은, 예를 들면 HC1을 주성분으로 하는 가스나 CF4를 주성분으로 하는 가스나 CF4와 O2의 혼합가스, SF6을 주성분으로 하는 가스등으로 행한다. 이 결과, 적어도 예를 들면 게이트 배선과 외부에서 신호를 입력하기 위해 TCP 등으로 접속하는 게이트단자부분(423), 정전기 방지를 위해 직접 소스 배선 또는 TFT 또는 저항을 통해 소스 배선부와 단락하는 부분(도 28, 113등)에 있어서, n+a-Si:H 막(415), n-Si:H 막(414), 게이트 절연막(413)은 에칭된다. 이 에칭 완료시에, 영역 B의 포토레지스트는 잔존하도록 막두께가 설정되어 있다. 이 공정에서 n+a-Si:H 막(415), a-Si:H 막(414), Si3N4등의 게이트 절연막(413)의 에칭은 CF4이나 CF4+ O2등의 단일가스로 전체 막을 에칭하여도 되지만, 예를 들면 a-Si:H 막 에칭시에 SiN 막의 에칭이 억제되는 가스를 사용하는 등, 적어도 a-Si:H 막과 Si3N4막을 별도의 에칭가스로 드라이에칭하거나, 별도의 조건으로 에칭하여도 된다. 이 경우 a-Si:H의 에칭으로서 SF6, HC1, F123 또는 이것들의 혼합가스 또는 이들과 불활성가스 또는 O2과의 혼합가스를 Si2N4막의 에칭으로서 CF4, SF6또는 이것들의 혼합가스 또는 그것들과 O2나 불활성가스와 혼합가스를 사용하여도 된다.
이어서, 예를 들면 산소플라즈마등의 레지스트의 막두께를 감소할 수 있는 플라즈마를 사용하여 애싱을 행하여 레지스트를 제거하고, 영역 B:(418b)부터 레지스트를 제거한다(도 44c). 이때, 영역 A(418a)의 레지스트의 막두께는 초기의 막두께보다 얇게 되지만, 이하의 에칭시에 에칭하지 않은 부분을 충분히 보호할 수 있는 두께를 유지하도록 제어한다. 이어서, 적어도 n+a-Si:H 막(415), a-Si:H 막(414)을 드라이에칭법등으로 에칭하여 영역 B으로부터 이것들의 막을 제거한다(도 45a).
이때, 영역 B의 레지스트의 막두께를 감소시키는 공정은 독립적으로 행하지 않고, n+a-Si:H 막(415), a-Si:H 막(414), Si3N4등의 게이트 절연막(413)의 에칭할 때에, 포토레지스트 자신도 얼마쯤 제거할 수 있는 현상을 이용하여, 동시에 영역 B의 포토레지스트를 제거하여도 좋다. 이어서, 포토레지스트(418a)를 제거한다.
이어서, 예를 들면 ITO(인듐주석산화물)이나 SnO2, InZnO 등의 투명도전막 또는 이것들의 적층, 또는 혼합층으로 이루어지는 투명 도전층(416)과, Cr, A1, Ti, Ta, Au, Ag, W, Mo, Mo-W, Cu 또는 이들을 주성분으로 하는 합금 또는 그것들의 다층 적층물등으로 이루어지는 소스전극(442b) 및 소스 배선(102),드레인전극(442a)이 되는 금속층(417)을 막형성한다. 이어서, 사진제판법으로 소스전극 및 소스 배선, 드레인전극, 화소전극의 형상으로 배선패턴을 형성 후, 투명 도전층(416)과 금속층(417)을 동일한 포토레지스트 패턴을 사용하여 웨트 또는 드라이등으로 에칭하여, 소스전극, 소스 배선, 드레인전극 및 화소전극을 형성한다. 이어서, 소스전극(442b)과 드레인전극(442a) 사이의 n+a-Si:H 막등으로 형성한 오믹콘택층(415)을 드라이에칭등으로 제거하여, 최후에 레지스트를 박리함으로써 소정의 패턴을 형성한다(도 44b, 도 45c).
이때, 보유 용량을 형성하기 위해서, 소스 배선과 동시에 제작하는 보유 용량전극(419)을 적어도 게이트 절연막(413)을 통해 다음단 또는 전단의 게이트 배선412과 대항시킨다. 이때, 보유 용량전극(419)과 게이트 절연막(413)의 사이에는 게이트 절연막(413)만이 아니라 n+a-Si:H 막(415), a-Si:H 막(414)을 남겨도 된다. 보유 용량전극은, 용량값을 증가시키기 위해 도 46c에 나타낸 것처럼 화소전극(445)의 적어도 일부를 전단 또는 다음단의 게이트 배선(412)으로 튀어나오게 하는 구조를 취하는 것이 필요하다.
이어서, Si3N4, SiO2등 또는 그것들의 혼합물 및 적층물로 이루어지는 절연막으로 형성한 보호막(420)을 형성한다. 사진제판으로 적어도 신호를 넣기 위해서 외부의 TCP 등에 접속하는 게이트단자부(423), 소스단자부(424)에 콘택홀이 형성할 수 있도록 보호막(420)을 제거하는 포토레지스트 패턴을 형성함과 동시에, 화소전극(445)으로서 빛을 투과시키는 영역(443) 위의 보호막(420)을 제거할 수 있는 포토레지스트패턴을 형성 후, CF4계등의 가스를 사용한 드라이에칭이나 웨트에칭법으로 보호막(420)을 제거한다. 또한, 2층의 소스 배선재료층 중 상층의 금속층을 제거한다. 에쳔트로서는 상층의 금속막을 에칭하지만, 하층의 ITO 막을 에칭하지 않은 용액이나 가스등을 사용하여, 웨트 또는 드라이에칭한다. 이에 따라, 콘택홀과 화소전극의 ITO 막이 노출한다. 에칭 완료후 포토레지스트를 제거한다. 이에 따라, TFT 어레이가 형성된다(도 45c, 도 47a). 완성한 평면 패턴도는 도 47b에 나타낸다.
이어서, TFT 어레이상에 배향막을 형성하고, 적어도 표면에 배향막과 공통전극을 형성한 대향 기판과 마주 대하여, 양유리기판을 지지하고, 또한 액정을 유지하는 실부를 주변에 형성하고 그 사이에 액정을 주입하여, 주입공을 밀봉하여 액티브 매트릭스형 액정디스플레이를 형성한다.
이상의 프로세스에 의해서 도 28에 나타낸 구성도를 갖는 TFT 어레이 및 그것을 사용한 액정디스플레이가 형성된다. 도 28에 있어서 예를들면 게이트 배선재료를 사용하여 형성한 소스 배선의 리페아 배선(114)이 도시되어 있지만, 이것은 상황에 따라서는 형성하지 않아도 된다. 또한, 도 34에 나타낸 것처럼, 리페아 배선(114)과의 교차부에서, 소스 배선(102)을 콘택홀(116a, 116b)을 이용하여 게이트 배선재료로 형성한 게이트 배선과 동층의 배선(117)으로 일단 변환하여도 된다. 이때, 리페아 배선(114)은 소스 배선재료를 사용하여 형성한다.
또한, 도 48, 도 49와 같이 소스 배선(302)에 있어서 콘택홀을 통해 게이트 배선재료로 변환하여 소스단자(308)까지 연결되어도 된다. 예를 들면, 보호막(420)이 얇은 경우 등, 핀홀을 통해 수분이 진입하여, 실부의 외측에 존재하는 소스단자부(308)근방으로 소스 배선이 부식하는 경우가 있지만, 이와 같이 게이트 배선재료로 변환하면 소스 배선의 부식의 문제를 피할 수 있다.
(실시예 13)
상기 실시예에서는 보유 용량이 다음단 또는 전단의 게이트 배선과의 사이에서 형성된 소위 CS on gate 구조에 관해서 설명하였지만, 도 50의 회로도에 나타낸 것처럼, 게이트 지연에 유리한 보유 용량 배선을 게이트 배선과 별도로 형성한 공통 배선구조이어도 된다. 여기서, 보유 용량(305)은 공통배선(320)에 접속되어 있다. 또한, 공통배선(320)는 콘택홀(322)을 통해 공통배선 인출선(321)에 접속되어 있다. 공통전압은 공통배선 인출선(321)에 접속되어 있는 공통배선단자(323)를 통해 외부에서 전압을 인가한다. 그 밖의 부분의 기능과 도면번호는 도 28과 동일하다.
공통배선방식에 있어서는, 예를 들면 도 51에 나타낸 것 같은 단면구조, 도 52a, 52b, 52c, 53a, 53b에 나타낸 평면배치를 취한다. 도 52a, 52b, 52c, 53a, 53b에는 평면도를 플로우마다 나타낸 것이다. 여기서, 도 51은 도 52a, 52b, 52c, 도 53a, 53b의 Z1-Z1단면도이다. 단면의 플로우는 도 44a, 44b, 44c와 기본적으로 동일하다.
도 50에 나타낸 것처럼, 공통배선구조를 사용하는 경우는 게이트 배선과 평행하게 인출되는 공통배선(320)과 그것을 한데 모아서 게이트 배선(301)과 수직하게 달리는 공통배선 인출선(321)이 필요해진다. 도 50의 경우는 게이트 배선(301)과 동시에 제작한 공통배선(320)을 좌단에서 콘택홀(322)을 통해 소스 배선(302)과 동시에 제작한 공통배선 인출선(321)과 접속되어 있다.
도 54와 같이 공통배선(320)은 게이트 배선(301)과 같은 재료로 동시에 형성하는 것이 가장 좋고, 공통배선 인출선(321)은 적어도 그 게이트 배선과의 교차부(324)는 게이트 배선과는 다른 층의 소스 배선재료를 사용한다. 경우에 따라서는 게이트 배선과의 교차부 이외는, 게이트 배선재료로 공통배선 인출선을 형성하여도 된다.
또한, 도 55에 나타낸 것처럼, 리페아 배선(314)과의 교차부에서, 소스 배선(302)을 콘택홀(315a, 315b)을 이용하여 게이트 배선재료로 형성한 게이트 배선과 동층의 배선(316)으로 일단 변환하여도 된다.
또한, 도 56과 같이 소스 배선(302)에 있어서 콘택홀을 통해 게이트 배선과 같은 재료로 변환하여 소스단자(308)까지 연결되어도 좋다. 예를 들면, 보호막(420)이 얇은 경우 등 핀홀을 통해 수분이 진입하여, 실부의 외측에 존재하는 단자부(308) 근방에서 소스 배선이 부식하는 경우가 있지만, 이와 같이 게이트 배선재료로 변환하면 소스 배선의 부식의 문제를 피할 수 있다. 이 구조의 단자부의 단면도는 도 49와 동일하다.
(실시예 14)
도 47a, 47b, 도 53a, 53b에 나타낸 것처럼 화소전극에 빛을 통과시키기 위한 금속을 제거하기 위한 보호막(420)을 제거하는 영역(443)은 442a의 내측에 씌어저 있지만, 443의 외측에 배치하여도 된다.
(실시예 15)
상기 실시예 12∼14에서는, 액정 자신에게 전압을 인가하는 공통전극이 대향기판에 있는 경우에 관해서 설명하였지만, 광 시야각을 실현할 수 있는 IPS(In-plane switching)모드등의 횡방향 전계 인가용 TFT 기판에 관해서도 적용할 수 있다. 이 경우는, 소스 배선은 투명도전막(416)과 금속층(417)의 2층으로 할 필요는 없게 금속층(417)만이어도 된다. 그리고, 게이트전극과 동시에 형성하는 횡전계용의 적어도 2개의 전극(도 62b), 또는 소스전극과 동시에 형성하는 횡방향용의 적어도 2개의 전극, 또는 소스전극과 동시에 형성하는 적어도 1개의 횡방향전계용의 전극과 게이트전극과 동시에 형성하는 적어도 1개의 횡방향 전계용 전극이 조로 된 적어도 2개의 횡방향 전계용의 전극(도 62a)을 사용하여 횡방향의 전계를 액정에 인가하는 전극구성을 만들 수 있다. 이 경우, 보호절연막(420)은 도 45c와 같이 화소전극 위를 제거하지 않아도 된다. 또한, 보호절연막을 형성하지 않아도 된다.
또한, 도 45b, 45c의 부분을 도 63a, 63b와 같은 플로우로하여도 된다. 이때, 소스전극/배선은 금속 일층으로 만든다. 여기서, 도 63a와 같이 드레인전극(442a), 소스전극(442b)을 형성 후, 도 63b와 같이 보호절연막(420)(SiN)을 형성한다. 이어서, 드레인전극(442a) 상과 공통배선(412)상에 콘택홀을 형성 후, 드레인전극측의 IPS 전극(447), 공통배선측의 IPS전극(448)이 되는 제 3 전극을 형성한다. 평면도를 도 62c에 나타낸다.
(실시예 16)
상기 실시예에서는, a-Si:H 막의 섬 형상화를 위해, 도 44에서 나타낸 것과 같이 하프톤 등의 기술을 사용하여, 레지스트의 두께를 평면형으로 부분적으로 변경했었지만, 이 공정을 그만두고, a-Si:H 막의 섬화의 사진제판을 별도로 하여도 된다. 이 경우는, 예를 들면, 레지스트의 두께는 공간적으로는 변화시키지 않는다. 도 44b의 상태에서 평면적으로 레지스트의 두께를 변화시키지 않고, 콘택부(423)상의 SiN막(413)/a-Si:H(414)/n+a-Si:H(415)을 배출하는 공정을 실시 후, 레지스트를 제거하고, 재차 트랜지스터의 섬을 형성하는 패턴을 제작하고, TFT부 이외의 a-Si:H 막(414)과 n+a-Si:H 막(415)을 에칭으로 제거하여, 도 45a의 구조를 제작한다. 이 경우, 도 28보다는 사진제판회수가 증가하지만, 종래 예보다는 감소할 수 있다.
(실시예 17)
상기 실시예에 의하면, 반도체층은 a-Si:H 막으로 형성되어 있지만, poly-Si 이더도 된다.
(실시예 18)
n+a-Si:H 막(415)은 n+마이크로크리스탈 Si 층이어도 좋고, 이 경우, ITO층(416)과 n+a-Si:H 막(415)사이의 콘택저항이 저하하여, TFT의 온 전류를 개선할 수 있다.
(실시예 19)
소스 배선으로서도 사용하고 있는 ITO층(416)은 비결정질 ITO이어도 되고, 동시에 소스금속으로서 A1이나 Cr/A1등의 A1계를 사용한 경우는, ITO를 에칭시에 Al의 부식을 감소할 수 있어, 옥살산등의 Al에 대한 부식성이 낮은 에쳔트와 사용할 수 있다.
(실시예 20)
상기 실시예에 있어서, 게이트로서 Al계 재료를 사용하는 경우는, Al 및 그 합금의 표면을 A1의 질화물 또는 산화물로 하면 ITO 층과의 콘택을 개선할 수 있다.
(실시예 21)
상기 실시예에 있어서 n+a-Si:H 막(415)의 표면은 약간 산화플라즈마 등에 표백 산화처리하여도 되고, 이에 따라 ITO(416)와 n+a-Si:H 막(415) 사이의 콘택저항의 변동을 감소할 수 있다.
본 발명의 박막 트랜지스터 어레이 기판 및 그 제조방법에 있어서는, 절연성 기판, 해당 절연성 기판상에 형성된 제 1 금속패턴, 해당 제 1 금속패턴상의 절연막, 해당 절연막상의 반도체패턴, 해당 반도체 패턴상의 제 2 금속패턴을 구비하여, 해당 반도체 패턴은 해당 제 2 금속패턴을 내포하고 있으므로, 4회의 사진제판공정으로 제조되어, 소스 배선 아래로 반도체층 단차가 존재하지 않기 때문에, 소스단선이 발생하기 어렵고, 또한 소스전극, 드레인전극의 패턴이 반도체패턴에 내포되어 교차하지 않기 때문에, 누설 전류도 낮게 억제된다.
또한, 소스 배선과 드레인전극을 내포하는 반도체패턴의 외연의 적어도 일부가 게이트 배선의 외연의 내측에 들어가고 있기 때문에, 빛 누설등에 의한 누설 전류의 발생을 억제할 수 있다.
이상과 같이 본 발명에 의하면 마스크의 사진제판공정수를 4회로 TFT 어레이를 형성할 수 있기 때문에 저비용의 TFT 어레이를 실현할 수 있어, 비용감소, 생산량 향상을 실현할 수 있다.

Claims (28)

  1. 절연성 기판, 해당 절연성 기판상에 형성된 제 1 금속패턴, 해당 제 1 금속패턴상의 절연막, 해당 절연막상의 반도체패턴, 해당 반도체 패턴상의 제 2 금속패턴을 구비하고, 해당 반도체 패턴은 해당 제 2 금속패턴을 내포하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    화소부에서의 소스전극부에서, 소스전극부를 내포하는 부분의 반도체패턴이 제 1 금속패턴상에만 존재하도록 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 절연성 기판, 해당 기판과 해당 기판상에 형성된 게이트 배선, 해당 게이트 배선상의 게이트 절연막, 해당 게이트 절연막상의 반도체층, 해당 반도체층상의 소스 배선, 소스전극, 드레인전극 및 해당 드레인전극상에 형성된 화소전극을 구비하고, 해당 반도체패턴은 해당 소스 배선, 해당 소스전극, 해당 드레인 전극을 내포하고, 해당 드레인전극상의 화소전극은 해당 드레인전극의 적어도 일부와 수직적으로 접하여 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 절연성 기판, 해당 기판과 해당 기판상에 형성된 게이트 배선, 해당 게이트 배선상의 게이트 절연막, 해당 게이트 절연막상의 반도체층, 해당 반도체층상의 소스 배선, 소스전극, 드레인전극, 해당 소스 배선, 해당 소스전극, 해당 드레인 전극상에 형성된 층간 절연막, 해당 층간 절연막상에 형성된 화소전극을 구비하고, 해당 반도체 패턴은 해당 소스 배선, 해당 소스전극, 해당 드레인 전극을 내포하고 있고, 해당 층간 절연막을 관통하여, 해당 드레인 전극에 달하는 제 1 콘택홀 및 해당 소스 배선에 달하는 제 2 콘택홀과, 해당 게이트 절연막 및 해당 층간 절연막을 관통하여 해당 게이트 배선에 달하는 제 3 콘택홀을 가지고, 해당 제 1∼3의 콘택홀은 해당 화소전극재료의 패턴으로 덮혀진 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    화소부의 소스전극부에서, 소스전극부를 내포하는 부분의 반도체패턴이 게이트 배선상에만 존재하도록 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선을 형성한 후, 게이트 절연막, 반도체막과 오믹 콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트패턴을 소스 배선, 소스전극, 드레인전극, 및 박막 트랜지스터의 반도체 활성층 해당부에, 적어도 해당 반도체 활성층 해당부에서, 그 밖의 부분보다도 레지스트 막두께가 얇게 되도록 형성한 후, 제 2 금속막을 에칭하여 소스 배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹 콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 반도체 활성층 해당부상의 오믹막을 제거한 후, 제 3 사진제판, 에칭공정으로 게이트 절연막을 패터닝하여 게이트배선상에 달하는 콘택홀을 형성한 후, 도전막을 형성하고, 제 4 사진제판, 에칭공정으로 화소전극을 해당 드레인 전극에 접속하도록 형성한 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선을 형성한 후, 게이트 절연막, 반도체막과 오믹 콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트패턴을 소스 배선, 소스전극, 드레인전극, 및 박막 트랜지스터의 반도체 활성층 해당부에, 적어도 해당 반도체 활성층 해당부에서, 그 밖의 부분보다도 레지스트 막두께가 얇게 되도록 형성한 후, 제 2 금속막을 에칭하여 소스 배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹 콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여, 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 반도체 활성층 해당부상의 오믹막을 제거한 후, 제 3 사진제판, 에칭공정으로 해당 게이트 절연막을 패터닝하여서 게이트배선상에 달하는 콘택홀을 형성한 후, 도전막을 형성하고, 제 4 사진제판, 에칭공정으로 화소전극을 해당 드레인 전극에 접속하도록 형성하고, 소스단자를 해당 소스배선에 접속하도록 형성하고, 게이트단자를 콘택홀을 통해 해당 게이트배선에 접속하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선을 형성한 후, 게이트 절연막, 반도체막과 오믹 콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트패턴을 소스 배선, 소스전극, 드레인전극, 및 박막 트랜지스터의 반도체 활성층 해당부에, 적어도 해당 반도체 활성층 해당부에서, 그 밖의 부분보다도 레지스트 막두께가 얇게 되도록 형성한 후, 제 2 금속막을 에칭하여 소스 배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹 콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여, 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 반도체 활성층 해당부상의 오믹막을 제거한후, 층간 절연막을 형성한 후, 제 3 사진제판, 에칭공정으로 해당 게이트 절연막 및 층간 절연막을 패터닝하여, 해당 드레인 전극에 달하는 제 1 콘택홀 및 해당 소스 배선에 달하는 제 2 콘택홀과, 게이트 배선에 달하는 제 3 콘택홀을 형성한 후, 도전막을 형성하고, 제 4 사진제판, 에칭공정으로 화소전극을 해당 제 1 콘택홀을 통해 해당 드레인 전극에 접속하도록 형성하고, 소스단자를 해당 제 2 콘택홀을 통해 해당 소스 배선에 접속하도록 형성하고, 게이트단자를 해당 제 3 콘택홀을 통해 해당 게이트 배선에 접속하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선 및 소스배선 변환부를 형성한 후, 게이트 절연막, 반도체막과 오믹콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트패턴을 소스배선, 소스전극, 드레인전극, 및 박막트랜지스터의 반도체 활성층 해당부에, 적어도 해당 반도체 활성층 해당부에서, 그 밖의 부분보다도 레지스트 막두께가 얇게되도록 형성한 후, 제 2 금속막을 에칭하여서 소스배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여, 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 해당 반도체 활성층 해당부상의 오믹막을 제거한 후, 제 3 사진제판, 에칭공정으로 해당 게이트 절연막을패터닝하여, 해당 드레인전극에 달하는 제 1 콘택홀 및 해당 소스배선에 달하는 제 2 콘택홀과, 게이트배선에 달하는 제 3 콘택홀 및 소스배선 변환부에서 게이트배선에 달하는 제 4 콘택홀, 소스배선에 달하는 제 5 콘택홀을 형성한 후, 도전막을 형성하고, 제 4 사진제판, 에칭공정으로 화소전극을 해당 제 1 콘택홀을 통해 해당 드레인전극에 접속하도록 형성하고, 소스단자를 해당 제 2, 제 4 및 제 5 콘택홀을 통해 해당 소스 배선에 접속하도록 형성하고, 게이트단자를 해당 제 3 콘택홀을 통해 해당 게이트배선에 접속하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  10. 절연기판상에 제 1 금속박막을 형성한 후에, 제 1 사진제판, 에칭공정으로 게이트 배선 및 소스배선 변환부를 형성한 후, 게이트 절연막, 반도체막과 오믹콘택막, 제 2 금속막을 형성한 후, 제 2 사진제판공정으로 레지스트패턴을 소스배선, 소스전극, 드레인전극, 및 박막 트랜지스터의 반도체 활성층 해당부에, 적어도 해당 반도체 활성층 해당부에서, 그 밖의 부분보다도 레지스트 막두께가 얇게되도록 형성한 후, 제 2 금속막을 에칭하여서 소스배선, 소스전극, 드레인전극을 형성한 후, 해당 오믹콘택막 및 해당 반도체막을 에칭한 후, 레지스트를 박막화하여, 해당 박막 트랜지스터 활성층 해당부의 레지스트를 제거한 후, 제 2 금속막을 에칭하여 해당 반도체 활성층 해당부상의 제 2 금속막을 제거한 후, 해당 반도체 활성층 해당부상의 오믹막을 제거한 후, 층간 절연막을 형성한 후, 제 3 사진제판, 에칭공정으로 해당 게이트 절연막 및 층간 절연막을 패터닝하여, 해당 드레인전극에 달하는 제 1 콘택홀 및 해당 소스배선에 달하는 제 2 콘택홀과, 게이트배선에 달하는 제 3 콘택홀 및 소스배선 변환부에서 제 1 금속막에 달하는 제 4 콘택홀, 제 2 금속막에 달하는 제 5 콘택홀을 형성한 후, 도전막을 형성하고, 제 4 사진제판, 에칭공정으로 화소전극을 해당 제 1 콘택홀을 통해 해당 드레인전극에 접속하도록 형성하고, 소스단자를 해당 제 2, 제 4 및 제 5 콘택홀을 통해 해당 소스 배선에 접속하도록 형성하고, 게이트단자를 해당 제 3 콘택홀을 통해 해당 게이트배선에 접속하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  11. 게이트 배선·게이트전극은 상층의 금속층과 하층의 투명 전도체층의 2층으로 이루어지고, 화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고, 보유 용량전극은 소스 배선과 동층의 전극재료로 형성되어 화소전극에 접속되어 있고, 화소전극부에서 게이트 배선·게이트전극의 상층의 금속층이 제거되어 있는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  12. 게이트 배선·게이트전극 및 공통배선은 상층의 금속층과 하층의 투명 전도체층의 2층으로 이루어지고, 화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고, 보유 용량전극은 소스 배선과 동층의 전극재료로 형성되어 화소전극에 접속되어 있고, 화소전극부에서 게이트 배선·게이트전극의 상층의 금속층이 제거되어 있는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  13. 게이트 배선·게이트전극은 상층의 금속층과 하층의 투명 전도체층의 2층으로 이루어지고, 화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고, 보유 용량전극은 소스 배선과 동층의 전극재료로 형성되어 화소전극에 접속되어 있고, 화소전극부에서 게이트 배선·게이트전극의 상층의 금속층이 제거되어 있고, 소스 배선재료 또는 소스 배선이 다층막일 경우는 적어도 소스 배선 최하층의 재료가 화소전극상의 금속막과 동일한 재료인 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  14. 게이트 배선·게이트전극 및 공통배선은 상층의 금속층과 하층의 투명 전도체층의 2층으로 이루어지고, 화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고, 보유 용량전극은 소스 배선과 동층의 전극재료로 형성되어 화소전극에 접속되어 있고, 화소전극부에서 게이트 배선·게이트전극의 상층의 금속층이 제거되어 있고, 소스 배선재료 또는 소스 배선이 다층막일 경우는 적어도 소스 배선 최하층의 재료가 화소전극상의 금속막과 동일한 재료인 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  15. 게이트 배선·게이트전극은 금속층과 투명 전도체층의 적어도 2층으로 이루어지고,
    그 금속층은 투명 전도체층의 상층에 형성되어 있고,
    화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고,
    게이트 절연막, 반도체층이 적어도 상기 게이트 전극상에 형성되고,
    그 반도체층에 접하도록 소스·드레인전극이 형성되고,
    소스·드레인전극 사이의 반도체층중 n+-Si 층은 적어도 제거되고 있고,
    보유 용량전극은 소스 배선과 동층의 전극재료로 형성되고 화소전극에 접속되어 있고,
    게이트 배선 또는 게이트 배선과 동시에 형성된 금속층과 투명 전도체층의 적어도 2층으로 이루어지는 보유 용량 배선과, 적어도 게이트 절연막을 끼워 상기 보유 용량전극이 게이트 배선과 대향함에 의해 보유 용량을 형성하고,
    화소전극상에서 빛을 투과하는 부분 위는 적어도 게이트 절연막, 반도체층, 적어도 2층으로 이루어지는 게이트 배선·게이트를 전극형성하였을 때에 동시에 형성한 화소전극중 금속층이 적어도 제거되어 있고,
    인접하는 소스 배선이 반도체층으로 단락하지 않도록 반도체층의 적어도 일부가 제거되어 있고,
    반도체층의 바로 아래의 게이트 절연막 두께가 그 이외의 게이트절연층의 막두께보다 두껍게 되어있는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  16. 게이트 배선·게이트전극 및 공통배선은 금속층과 투명 전도체층의 적어도 2층으로 이루어지고,
    그 금속층은 투명 전도체층의 상부에 형성되어 있고,
    화소전극은, 상기 게이트 배선·게이트전극의 투명 전도체층과 동층의 투명 전도체층으로 형성되고,
    게이트 절연막, 반도체층이 적어도 상기 게이트 전극상에 형성되고,
    그 반도체층에 접하도록 소스·드레인전극이 형성되고,
    소스·드레인전극 사이의 반도체층중 n+-Si 층은 적어도 제거되어 있고,
    보유 용량전극은 소스 배선과 동층의 전극으로 형성되어 화소전극에 접속되어 있고,
    게이트 배선 또는 게이트 배선과 동시에 형성된 금속층과 투명 전도체층의 적어도 2층으로 이루어지는 보유 용량 배선과, 적어도 게이트 절연막을 끼워 상기 보유 용량전극이 공통배선과 대향함에 의해 보유 용량을 형성하고,
    화소전극상에서 빛을 투과하는 부분 위는 적어도 게이트 절연막, 반도체층, 적어도 2층으로 이루어지는 게이트 배선·게이트전극을 형성하였을 때에 동시에 형성한 화소전극중 금속층이 적어도 제거되어 있고,
    인접하는 소스 배선이 반도체층으로 단락하지 않도록 반도체층의 적어도 일부가 제거되어 있고,
    반도체층의 바로 아래의 게이트 절연막 두께가 그 이외의 게이트절연층의 막두께보다 두껍게 되어 있는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  17. 게이트전극·게이트 배선 및 화소전극을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 하고, 금속층이 투명 전도체층의 상층이 되도록 형성하여, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 화소전극을 노출시키는 공정과, 그 노출한 화소전극상에서 상기 적어도 2층구조의 화소전극에 있어서 상부에 있는 금속층을 에칭으로 제거하는 공정과, 드레인전극·소스전극·소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  18. 게이트전극·게이트 배선 및 화소전극을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 하여, 금속층이 투명 전도체층의 상층이 되도록 형성하고, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 화소전극을 노출시키는 공정과, 드레인전극·소스전극·소스 배선금속층을 형성하여, 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 드레인전극·소스전극·소스 배선을 형성하는 공정을 포함하고, 상기 노출한 화소전극의 상기 적어도 2층구조에 있어서 상층에 있는 금속층을 제거하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  19. 게이트전극·게이트 배선 및 화소전극을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 하여, 금속이 투명 전도체층의 상층이 되도록 형성하고, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 포토레지스트의 두께를 적어도 반도체층을 남긴 부분을 두껍게 한 영역 A와, 적어도 화소전극의 빛을 투과하는 부분을 노출시키기 위해서 포스트 레지스트를 제거한 영역 C와, 그 이외의 부분의 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 영역 B를 형성하는 공정과, 반도체층, 게이트절연층을 상기 두께 형상의 포토레지스트를 사용하여 각각의 형상의 패턴으로 에칭을 하여 화소전극을 노출시키는 공정과, 그 노출한 화소전극에 있어서 상기 적어도 2층구조의 상층에 있는 금속층을 에칭으로 제거하는 공정과, 영역 A의 포토레지스트를 남기면서 영역 B 상에서 포토레지스트를 제거하는 공정과, 영역 A 이외의 부분의 반도체층을 제거하는 공정과, 소스·드레인전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  20. 게이트전극·게이트 배선, 화소전극 및 공통배선을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 하여, 금속층이 투명 전도체층의 상층이 되도록 형성하고, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 포토레지스트의 두께를, 적어도 반도체층을 남긴 부분을 두껍게 한 영역 A와, 적어도 화소전극의 빛을 투과하는 부분을 노출시키기 위해서 포토레지스트를 제거한 영역 C와, 그 이외의 부분의 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 영역 B를 형성하는 공정과, 반도체층, 게이트절연층을 상기 두께 형상의 포토레지스트를 사용하여 각각의 형상의 패턴으로 에칭을 하여 화소전극을 노출시키는 공정과, 그 노출한 화소전극에 있어서 상기 적어도 2층구조의 상층에 있는 금속층을 에칭으로 제거하는 공정과, 영역 A의 포토레지스트를 남기면서 영역B 상에서 포토레지스트를 제거하는 공정과, 영역 A 이외의 부분의 반도체층을 제거하는 공정과, 소스·드레인전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  21. 게이트전극·게이트 배선 및 화소전극을 투명 전도체층과 금속층의 적어도 2층으로 이루어지는 구성으로 하여, 금속층이 투명 전도체층의 상층이 되도록 형성하고, 그것을 상기 각각의 패턴형상의 포토레지스트를 사용하여 에칭을 하여 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 포토레지스트의 두께를, 적어도 반도체층을 남기는 부분을 두껍게 한 영역 A와, 적어도 빛을 투과하는 부분의 화소전극을 노출시키기 위해서 포토레지스트를 제거한 영역 C와, 그 이외의 부분의 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 공정과 영역 B를 형성하는 공정과, 반도체층, 게이트절연층을 상기 두께 형상의 포토레지스트를 사용하여 각각의 형상의 패턴으로 에칭을 하여 화소전극을 노출시키는 공정과, 영역 A의 포토레지스트를 남기면서 영역 B 상에서 포토레지스트를 제거하는 공정과, 영역 A 이외의 부분의 반도체층을 제거하는 공정과, 게이트 배선의 상층에 적용한 것과 같은 금속재료로 이루어지는 소스·드레인전극을 형성하는 공정과, 그 노출한 화소전극에 있어서 상기 적어도 2층구조의 상층에 있는 금속층을 소스·드레인전극을 에칭으로 제거하는 공정에서 동시에 제거하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  22. 소스 배선과 게이트 배선이 매트릭스상에 형성되어 있고, 그 교차부에 박막 트랜지스터 및 액정에 전압을 인가하는 화소전극이 적어도 존재하고, 게이트전극, 그 상부에 형성된 게이트 절연막 및 적어도 게이트전극상에서 게이트 절연막에 접하도록 형성된 반도체층과,
    반도체층상에 적어도 일부가 접하도록 형성되어 투명도전막과 그 위에 형성된 금속막의 적어도 2층으로 이루어지는 소스전극, 소스 배선 및 드레인전극을 구비하고,
    드레인전극과 화소전극은, 투명도전막 자체에 의해 접속되어 있고,
    화소전극의 빛을 투과하는 부분은, 그 바로위의 보호막, 금속막이 제거되어 있는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판.
  23. 게이트전극상에 적어도 게이트 절연막 및 반도체층을 형성하는 공정과, 포토레지스트의 두께를 반도체층을 남기는 부분을 두껍게 한 영역(A)과, 적어도 게이트 배선을 노출시키기 위해서 포토레지스트를 제거한 영역(C)과, 그 이외의 부분에 있어서 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 영역(B)을 형성하는 공정과, 반도체층, 게이트절연층을 상기 두께가 다른 포토레지스트를 사용하여 에칭을 행하여, 적어도 게이트 배선상의 게이트 절연막, 반도체층을 제거하여, 게이트전극의 일부를 노출시키는 공정과, 포토레지스트의 두께를 감소시키고, 영역(A)의 포토레지스트를 남기면서 영역(B)의 포토레지스트를 제거하는 공정과, 그 포토레지스트를 사용하여 영역(A) 이외의 부분의 반도체층을 제거하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  24. 게이트전극·게이트 배선용의 도전성물질을 형성하고, 그것을 게이트전극, 게이트 배선의 패턴형상의 포토레지스트를 사용하여 에칭을 하여, 각각의 소정의 패턴을 형성하는 공정과, 게이트 절연막, 반도체층을 형성하는 공정과, 포토레지스트의 두께를 반도체층을 남기는 부분을 두껍게 한 영역(A)과, 적어도 게이트 배선의 일부를 노출시키기 위해서 포토레지스트를 제거한 영역(C)과, 그 이외의 부분에 있어서 포토레지스트의 두께를 반도체층의 부분의 두께보다 얇게 한 영역(B)을 형성하는 공정과, 반도체층, 게이트절연층을 상기 형상의 포토레지스트를 사용하여 에칭을 하여 게이트 배선의 적어도 일부를 노출시키는 공정과, 영역 A의 포토레지스트를 남기면서 영역(B)의 포토레지스트를 제거하는 공정과, 그 포토레지스트를 사용하여 영역(A) 이외의 부분의 반도체층을 제거하는 공정과, 적어도 일부가 반도체층에 접하도록 형성된 투명도전층과 그 위에 형성된 금속층이 소스·드레인전극의 패턴형상의 포토레지스트를 사용하여, 소스·드레인전극을 형성하는 공정과,
    보호막을 형성하는 공정과,
    그 보호막의 적어도 화소전극상의 빛을 투과하는 부분을 제거하는 공정과,
    화소전극상에 형성된 보호막이 제거된 영역으로부터 투명도전층상의 금속층을 제거하여 화소전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법.
  25. 제 11, 제 12, 제 13, 제 14, 제 15, 제 16 또는 제 22 항에 있어서,
    박막 트랜지스터를 내포하는 영역과, 소스 배선의 적어도 일부 및 소스전극을 내포하는 영역을 가지는 패턴의 반도체층을 가지고, 화소부에서 상기 반도체층의 패턴의 소스전극을 내포하는 부분이 상기 게이트 배선상에만 존재하도록 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  26. 제 17, 제 18, 제 19, 제 20, 제 21, 제 23 또는 제 24 항에 있어서,
    상기 반도체층을 형성하는 공정에서, 상기 반도체층의 패턴을, 박막 트랜지스터를 내포하는 영역과, 소스 배선의 적어도 일부 및 소스전극을 내포하는 영역을 가지고, 화소부에서 상기 반도체층의 패턴의 소스 전극을 내포하는 부분이 게이트 배선상에만 존재하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  27. 제 6, 제 7, 제 8, 제 9, 제 10, 제 17, 제 18, 제 19, 제 20, 제 21, 제 23 또는 제 24 항에 기재된 제조방법을 사용하여 제조한 박막 트랜지스터 어레이 기판을 구비한 액정표시장치.
  28. 제 1, 제 2, 제 3, 제 4, 제 5, 제 11, 제 12, 제 13, 제 14, 제 15, 제 16 또는 제 22 항에 기재된 박막 트랜지스터 어레이 기판을 사용하여 제조한 액정표시장치.
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