KR20070077681A - 박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법 - Google Patents

박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법 Download PDF

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KR20070077681A
KR20070077681A KR1020060007391A KR20060007391A KR20070077681A KR 20070077681 A KR20070077681 A KR 20070077681A KR 1020060007391 A KR1020060007391 A KR 1020060007391A KR 20060007391 A KR20060007391 A KR 20060007391A KR 20070077681 A KR20070077681 A KR 20070077681A
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윤여건
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삼성전자주식회사
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Abstract

본 발명은 상면에 게이트 전극과, 게이트 전극을 포함한 전면에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 활성층 및 활성층 상에 형성된 소스 및 드레인 전극을 포함하고, 활성층과 소스 및 드레인 전극이 접하는 전면은 오믹 접촉층을 통해 접하는 것을 특징으로 하는 박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법을 제공한다. 이에 따라 본 발명은 활성층과 소스 또는 드레인 전극과의 쇼트키 접촉(schottky contact)으로 인한 누설 전류가 발생하는 것을 막을 수 있다. 또한 본 발명의 박막 트랜지스터를 이용한 액정 표시 장치의 경우 화면 불량의 발생을 막고, 신뢰성을 향상시킬 수 있는 이점이 있다.
LCD, 액정 표시 장치, TFT, 박막 트랜지스터, 오믹 접촉

Description

박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법 {Thin film transistor substrate, Liquid Crystal Display and Fabricating method of the same}
도 1은 종래 박막 트랜지스터 기판의 일부 단면을 도시한 단면도.
도 2는 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 3은 도 2의 B-B 선 상의 단면도.
도 4는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법의 공정 순서도.
도 5a 내지 도 10b는 본 발명에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서대로 나타낸 평면도 및 단면도.
도 11은 본 발명에 따른 액정 표시 장치를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 게이트 라인 11, 111 : 게이트 전극
12, 112 : 게이트 절연막 13, 113 : 활성층
14, 114 : 오믹 접촉층 15, 115 : 기판
20, 120 : 소스 라인 21, 121 : 소스 전극
22, 122 : 드레인 전극 23, 123 : 보호막
30 : 박막 트랜지스터 40, 140 : 화소 전극
50 : 유지 전극 라인 100 : 박막 트랜지스터
200 : 공통 전극 기판
본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는 활성층과 소스 또는 드레인 전극 간의 직접 접촉으로 인한 오프(OFF) 상태에서의 누설 전류를 감소시킬 수 있는 박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극, 스토리지 커패시터 및 각 화소를 스위칭하는 박막 트랜지스터(TFT: Thin Film Transistor) 등이 형성된 박막 트랜지스터 기판과, 블랙 매트릭스, 칼라 필터 및 공통 전극 등이 형성된 공통 전극 기판 및 두 기판 사이에 밀봉된 액정으로 구성된다. 여기서, 액정 표시 장치는 두 개의 기판 사이에 전압을 인가하여 액정을 구동시키고 광의 투과율을 제어함으로써 화상을 디스플레이 한다.
상기 박막 트랜지스터 기판은 하부 기판 상에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인 및 소스 라인 라인과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극을 구비한다. 게이트 신호를 공급하는 게이트 라인과 소스 신호를 공급하는 소스 라인은 교차 구조로 형성되어 화소 영역을 정의한다. 박막 트랜지스터 기판은 게이트 라인의 게이트 신호에 응답하여 소스 라인의 화소 신호가 화소 전극에 충전되어 유지되게 한다.
도 1은 종래 박막 트랜지스터 기판의 일부 단면을 도시한 단면도이다.
도 1을 참조하면, 박막 트랜지스터 기판은 게이트 라인에 접속된 게이트 전극(2)과, 소스 라인에 접속된 소스 전극(6)과, 화소 전극(9)에 접속된 드레인 전극(7)을 포함한다. 또한, 게이트 전극(2)과 게이트 절연막(3)을 사이에 두고 소스 전극(6)과 드레인 전극(7) 사이에 채널을 형성하는 활성층(4)을 더 포함한다. 활성층(4) 상에는 소스 라인, 소스 전극(6) 및 드레인 전극(7)과 오믹 접촉을 위한 오믹 접촉층(5)이 더 형성된다. 최근에는 백라이트로부터 입사되는 광에 의한 활성층(4)의 광여기 전류의 증가를 방지하기 위하여, 소스 전극(6) 하부의 활성층(4)을 게이트 전극(2)과 중첩되도록 형성하는 것이 일반적이다. 또한, 소스 전극(6)과 드레인 전극(7) 사이의 채널을 제외하는 활성층(4)의 전면을 덮도록 소스 전극(6) 또는 드레인 전극(7)이 형성된다.
이러한 박막 트랜지스터 기판의 제조 방법을 간략히 설명하면, 기판 상에 제 1 도전성 막을 형성하고, 이를 패터닝하여 게이트 전극, 게이트 라인 및 유지 전극 라인을 형성한다. 전체 구조 상에 게이트 절연막을 형성하고, 활성층 및 오믹 접촉층을 형성하여 이를 패터닝한다. 다음으로, 제 2 도전성 막을 형성하고, 이를 패터닝하여 소스 및 드레인 전극과 소스 라인을 형성한 후, 소스 및 드레인 전극 사이에 노출되는 오믹 접촉층을 에칭하여 제거한다. 이후, 전체 구조 상에 보호막을 형성하고, 그 상부에 드레인 전극과 그 일부가 접속된 화소 전극을 형성한다. 일반적으로 활성층은 비정질 실리콘층을 사용하고, 오믹 접촉층은 n형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다.
이러한 제조 공정에 따라 제조된 박막 트랜지스터는 도 1에서 볼 수 있듯이, 활성층과 소스 및 드레인 전극이 직접적으로 접촉되는 부분(A)이 형성된다. 여기서, 활성층과 소스 또는 드레인 전극이 직접 접촉되는 부분은 쇼트키 접촉(schottky contact)이 형성되어 게이트 전극에 0V의 전압이 인가되어도 활성층으로부터 소스 또는 드레인 전극으로 정공(hole)이 확산되는 현상이 발생한다. 이에 따라 오프(OFF) 영역에서의 누설 전류가 발생하고, 이러한 박막 트랜지스터를 액정 표시 장치에 이용할 경우 화면 불량을 야기하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 활성층과 소스 또는 드레인 전극과의 직접 접촉을 방지함으로써, 누설 전류의 발생을 방지할 수 있는 박막 트랜지스터, 액정 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상술한 목적을 달성하기 위하여 상면에 게이트 전극과, 상기 게이트 전극을 포함한 전면에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 활성층 및 상기 활성층 상에 형성된 소스 및 드레인 전극을 포함하고, 상기 활성층과 상기 소스 및 드레인 전극이 접하는 전면은 오믹 접촉층을 통해 접하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 소스 전극 또는 상기 드레인 전극은 채널부를 제외한 활성층의 전면을 덮도록 형성될 수 있다. 상기 오믹 접촉층은 N형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있고, 상기 오믹 접촉층은 상기 소스 및 드레인 전극과 동일한 마스크를 이용하여 패터닝된 것을 특징으로 한다. 상기 활성층은 비정질 실리콘을 포함할 수 있다.
본 발명은 상면에 게이트 전극과 상기 게이트 전극을 포함한 전면에 형성된 게이트 절연막을 포함하는 기판, 상기 게이트 절연막 상에 형성된 활성층, 상기 활성층 상에 형성된 소스 및 드레인 전극 및 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 활성층과 상기 소스 및 드레인 전극이 접하는 전면은 오믹 접촉층을 통해 접하는 것을 특징으로 하는 하부 기판, 상기 하부 기판과 마주하며 상기 화소 전극과 대향하는 공통 전극을 포함하는 상부 기판 및 상기 하부 기판과 상기 상부 기판 사이에 형성된 액정층을 포함하는 것을 특징으로 하는 액정 표시 장치를 제공한다.
상기 소스 전극 또는 상기 드레인 전극은 채널부를 제외한 활성층의 전면을 덮도록 형성될 수 있다. 상기 활성층, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 포함하고, 상기 보호막을 관통하여 상기 드레인 전극과 연결되는 상기 화소 전극을 포함할 수 있다. 또한, 상기 게이트 전극과 연결되는 게이트 라인, 상기 소스 전극과 연결되며 상기 게이트 라인과 교차하는 소스 라인을 포함할 수 있고, 상기 소스 라인과 동일 면상에 형성되어 동일한 방향으로 연장된 유지 전극 라인을 포함할 수 있다.
본 발명은 상기 하부 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 하부 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 활성층을 형성하여 패터닝하는 단계, 전체 구조 상에 오믹 접촉층을 형성 하는 단계, 전체 구조 상에 도전성 막을 형성하는 단계, 상기 도전성 막을 패터닝하여 상기 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 소스 전극 및 드레인 전극 하부를 제외한 영역의 오믹 접촉층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다. 상기 채널을 제외한 활성층의 전면을 덮도록 상기 소스 전극 또는 상기 드레인 전극을 형성할 수 있으며, 상기 오믹 접촉층을 제거하는 단계는 상기 도전성 막의 패터닝과 동일한 마스크를 사용하는 것을 특징으로 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 2는 본 발명에 따른 박막 트랜지스터 기판의 평면도이며, 도 3은 도 2의 박막 트랜지스터 기판을 B-B 선에 대해 자른 단면도이다.
박막 트랜지스터 기판은 투광성 절연 기판(15) 위에 게이트 신호를 전달하며 제 1 방향으로 연장되고 제 2 방향으로 소정 간격을 갖도록 배열된 복수의 게이트 라인(10)과, 게이트 라인(10)에 교차하여 형성된 복수의 소스 라인(20)과, 게이트 라인(10)과 소스 라인(20)에 의해 정의된 화소 영역에 형성된 화소 전극(40)과, 상기 소스 라인(20)과 동일한 방향으로 연장된 유지 전극 라인(50)을 포함하고, 상기 화소 전극(40)의 끝단과 적어도 일부가 중첩된 유지 전극 라인(50)과, 게이트 라인(10)과 소스 라인(20)의 교차점에 매트릭스 형태로 형성된 복수의 박막 트랜지스터(30)를 포함한다.
여기서, 인접하는 2개의 게이트 라인(10) 및 소스 라인(20)에 의해 둘러싸여 형성된 화소 영역은 레이아웃 상에서 직사각형 형상을 갖는 것이 바람직하다. 또한, 박막 트랜지스터(30)는 게이트 전극(11), 소스 전극(21) 및 드레인 전극(22)을 포함하며, 게이트 전극(11)은 게이트 절연막(12)을 통하여 소스 전극(21) 및 드레인 전극(22)과 절연 상태를 유지한다.
상술한 박막 트랜지스터(30)는 게이트 라인(10)에 공급되는 신호에 응답하여 소스 라인(20)에 공급되는 화소 신호가 화소 전극(40)에 충전되도록 한다. 따라서, 박막 트랜지스터(30)는 게이트 라인(10)에 접속된 게이트 전극(11)과, 소스 라인(20)에 접속된 소스 전극(21)과, 화소 전극(40)에 접속된 드레인 전극(22)과, 게이트 전극(11)과 소스 전극(21) 및 드레인 전극(22) 사이에 순차적으로 형성된 게이트 절연막(12) 및 활성층(13)과, 활성층(13)의 상면에 형성된 오믹 접촉층(14)을 포함한다. 이 때, 오믹 접촉층(14)은 상기 소스 전극(21)과 드레인 전극(22) 사이의 채널을 제외한 활성층(13)의 전면에 형성된다. 즉, 활성층(13)의 소스 또는 드레인 전극(21, 22)과 접하는 상면뿐만 아니라 측면에도 형성될 수 있으며, 활성층(13)과 소스 또는 드레인 전극(21, 22)과의 직접적인 접촉을 방지한다. 이에 따라, 활성층(13)과 소스 또는 드레인 전극(21, 22)과의 쇼트키 접촉(schottky contact)으로 인한 누설 전류가 발생하는 것을 막을 수 있다.
또한, 박막 트랜지스터(30)의 상부에는 절연성 보호막(23)이 형성되어 있다. 보호막(23)은 질화 실리콘 또는 산화 실리콘 등의 무기 물질로 형성될 수도 있고, 저유전율 유기막으로 형성될 수도 있다. 물론 무기 절연막과 유기막의 이중층으로 형성될 수도 있다.
게이트 라인(10)은 주로 가로 방향으로 뻗어 있고, 게이트 라인(10)의 일부가 상부 및/또는 하부로 돌출하여 상술한 박막 트랜지스터(30)의 게이트 전극(12)을 이룬다. 게이트 라인(10)의 끝단에는 외부 회로와의 연결을 위한 게이트 패드(미도시)가 형성되어 있다.
소스 라인(20)은 주로 세로 방향으로 뻗어 있고, 그 일부가 돌출하여 상술한 박막 트랜지스터(30)의 소스 전극(21)을 이룬다. 소스 라인(20)의 끝단에는 소스 패드(미도시)가 형성되어 있다. 여기서는 직선형의 소스 라인(20)을 예시하였으나, 소스 라인(20)은 소정의 굽은 영역을 가질 수도 있고, 이때는 화소 전극(40)이 소스 라인(20)의 굽은 영역을 따라 형성될 수도 있다.
화소 전극(40)은 상기 소스 라인(20)과 게이트 라인(10)을 통해 마련된 영역 내에 사각형 형상으로 마련된다. 물론 상기 소스 라인(20) 및 게이트 라인(10)의 형태에 따라 상기 영역의 형상은 다양하게 변화될 수 있고, 이에 따라 화소 전극(40)의 형상 또한 다양하게 형성될 수 있다.
또한 소스 라인(21)과 별도의 스토리지 커패시터(storage capacitor)용 유지 전극 라인(50)이 형성되어 있다. 유지 전극 라인(50)은 화소 전극(40), 소스 라인(20), 소스 전극(21) 및 드레인 전극(22)과 절연되고, 화소 전극(40)의 가장자리 영역의 적어도 일부와 중첩되도록 형성되는 것이 효과적이다. 물론 이에 한정되지 않고, 화소 영역 내에 형성될 수 있다. 유지 전극 라인(50)은 소스 라인(20)과 동일한 층에 동일한 방향으로 연장되며 그 끝단의 일부는 공통 전압(Vcom)과 연결되어 있는 것이 효과적이다.
상술한 설명에서, 화소 전극(40)은 일반적으로 투명한 전도성 재질의 인듐 틴 옥사이드(indium tin oxide: ITO) 또는 인듐 징크 옥사이드(indium zinc oxide: IZO)를 사용한다. 또한, 소스 라인(20)과 유지 전극 라인(50)은 Al, Nd, Ag, Cr, Ti, Ta 및 Mo 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성되는 것이 바람직하다. 또한, 소스 라인(20) 및 유지 전극 라인(50)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성될 수 있다. 즉, 물리 화학적 특성이 우수한 Cr, Ti, Ta, Mo 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다. 물론 게이트 라인(10) 또한 상술한 금속으로 형성할 수도 있다.
이하, 도면을 참조하여 본 발명에 의한 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다.
도 4는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법의 공정 순서도이다.
도 4를 참조하면, 기판 상에 게이트 전극을 형성하여 이를 패터닝한 후(S10), 전체 구조 상에 게이트 절연막을 형성한다(S20). 그 다음에 활성층을 형성하여 이를 패터닝한 후(S30), 그 상면에 오믹 접촉층을 형성한다(S40). 또한 소스 및 드레인 전극을 형성하여 이를 패터닝한 후(S50), 이와 동일한 마스크 패턴을 이용하여 상기 오믹 접촉층을 에칭하여 제거한다(S60). 이에 의해 박막 트랜지스터를 제조한다. 이후, 전체 구조 상에 보호막을 형성하고(S70), 그 상부에 드레인 전극과 그 일부가 접속된 화소 전극을 형성한다(S80). 여기서, 소정층의 패터닝이라 함은 소정층 상에 소정의 마스크를 이용하여 감광막 마스크 패턴을 형성한 후, 이를 식각 마스크로 하는 식각 공정을 통해 패턴을 형성함을 의미한다.
도 5a 내지 도 10b는 본 발명에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서대로 나타낸 도면이다. 도 5a, 6a, 7a, 8a, 9a 및 10a는 박막 트랜지스터 기판의 평면도를 나타내었고, 도 5b, 6b, 7b, 8b, 9b 및 10b는 박막 트랜지스터 기판의 단면도를 나타내었다.
도 5a 및 도 5b를 참조하면, 투명 절연 기판(15) 상에 제 1 도전성 막을 형성한 다음, 이를 제 1 감광막 마스크 패턴(미도시)을 이용한 사진 식각 공정을 통해 게이트 라인(10) 및 게이트 전극(11) 을 형성한다.
먼저 상기의 투명 절연 기판(15) 상에 CVD법, PVD법 및 스퍼터링법 등을 이 용한 증착 방법을 통해 제 1 도전성 막을 형성한다. 제 1 도전성 막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하다. 상기 제 1 도전성막으로 Ar/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu합금/Al, Cu합금/Mo합금, Cu합금/Al합금, Al/Mo합금, Mo합금/Al, Al합금/Mo합금, Mo합금/Al합금 등과 같이 다층막을 형성할 수도 있다. 이후, 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 도면에 도시된 바와 같이, 게이트 라인(10) 및 게이트 전극(11)을 형성하는 것이 바람직하다. 이후, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b에 도시된 전체 구조 상에 게이트 절연막(12) 및 활성층(13)을 순차적으로 형성한 다음, 제 2 감광막 마스크 패턴(미도시)을 이용한 사진 식각 공정을 통해 박막 트랜지스터의 활성영역을 형성한다.
전체 기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(12)을 형성한다. 이 때, 게이트 절연막(12)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 게이트 절연막(12) 상에 상술한 증착 방법을 통해 활성층(13)을 형성한다. 활성층(13)으로는 비정질 실리콘층을 사용한다. 이후, 활성층(13) 상에 감광막을 도포한 다음, 제 2 마 스크를 이용한 리소그라피 공정을 실시하여 제 2 감광막 마스크 패턴(미도시)을 형성한다. 상기의 제 2 감광막 마스크 패턴을 식각 마스크로 하고, 게이트 절연막(12)을 식각 정지막으로 하는 식각 공정을 실시하여 활성층(13)을 제거하여 게이트 전극(11) 상부에 활성 영역을 형성한다. 이후, 소정의 스트립 공정을 실시하여 잔류하는 제 2 감광막 마스크 패턴을 제거한다. 이 때, 게이트 절연막(12)은 1500 내지 5000Å 두께로 형성하고, 활성층(13)은 500 내지 2000Å 두께로 형성하는 것이 바람직하다.
도 7a 및 도 7b를 참조하면, 박막 트랜지스터의 활성 영역이 형성된 전체 구조 상에 오믹 접촉층(14)을 형성한다.
이를 위해 활성층(13)이 형성된 전체 구조 상에 PECVD법, 스퍼터링법 등을 이용한 다양한 증착 방법을 통해 오믹 접촉층(14)을 형성한다. 이 때, 오믹 접촉층(14)으로는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용하고, 300 내지 600Å 두께로 형성하는 것이 바람직하다.
도 8a 및 도 8b를 참조하면, 제 2 도전성 막을 형성한 다음, 이를 제 3 감광막 마스크 패턴(미도시)을 이용한 사진 식각 공정을 통해 소스 및 드레인 전극(21, 22), 소스 라인(20) 및 유지 전극 라인(50)을 형성한 후, 상기 오믹 접촉층(14)의 노출된 영역을 식각한다.
전체 기판 상에 제 2 도전성 막을 CVD법, PVD법 및 스퍼터링법 등을 이용한 다양한 증착 방법을 통해 제 2 도전성 막을 형성한다. 이 때, 제 2 도전성막으로는 Mo, Al, Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하다. 상기 제 2 도전성막으로 Ar/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu합금/Al, Cu합금/Mo합금, Cu합금/Al합금, Al/Mo합금, Mo합금/Al, Al합금/Mo합금, Mo합금/Al합금 등과 같이 다층막을 형성할 수도 있다. 물론 제 2 도전성 막은 제 1 도전성 막과 동일한 물질을 사용할 수도 있다. 제 2 도전성 막은 1,500Å 내지 3,000Å의 두께로 증착하는 것이 바람직하다. 이후, 제 2 도전성 막 상에 감광막을 도포한 다음, 마스크를 이용한 리소그라피 공정을 실시하여 제 3 감광막 마스크 패턴(미도시)을 형성한다. 상기 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제 2 도전성 막을 식각하여 소스 전극(21), 드레인 전극(22), 소스 라인(20) 및 유지 전극 라인(50)을 형성한다. 그 다음에, 오믹 접촉층(14)을 제거하여 소스 전극(21)과 드레인 전극(22) 사이의 활성층을 노출시킬 수 있다. 이 때, 식각 공정은 먼저 습식 식각을 실시하여 제 3 감광막 마스크 패턴이 형성되지 않은 영역의 제 2 도전성 막을 제거하고, 건식 식각 공정을 실시하여 오믹 접촉층(14)을 제거할 수 있다. 다음으로, 소정의 스트립 공정을 실시하여 잔류하는 제 3 감광막 마스크 패턴을 제거한다.
또한, 상기 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제 2 도전성 막을 식각하여 소스 전극(21), 드레인 전극(22), 소스 라인(20) 및 유지 전극 라인(50)을 형성한 후, 제 3 감광막 마스크 패턴을 제거하고, 식각된 제 2 도전성막을 식각 마스크로 하는 식각을 실시하여 제 2 도전성 막 사이의 노출된 영역의 오믹 접촉층(14)을 제거할 수 있다. 이 때, 습식 식각과 건식 식각 사이에 O2 플라즈마를 이용한 애싱 공정을 실시하여 제 3 감광막 패턴을 제거할 수 있다.
상술한 공정에 의해, 소스 라인(20)은 하부에 형성된 게이트 라인(10)과 교차하는 방향으로 연장되고, 유지 전극 라인(50)은 소스 라인(20)과 동일한 방향으로 연장된다. 또한, 소스 전극(21)은 소스 라인(20)에서 연장되어 활성 영역의 일부와 중첩되고, 드레인 전극(20)은 활성 영역의 일부와 중첩되고, 일부가 화소 영역으로 연장되어 화소 전극(40)에 접속된다.
도 9a 및 9b를 참조하면, 소스 전극(21) 및 드레인 전극(22)이 형성된 전체 구조 상에 보호막(23)을 형성하고, 제 4 감광막 마스크 패턴(미도시)을 이용한 식각 공정을 통해 보호막(23)의 일부를 제거하여 콘택홀(45)을 형성한다.
즉, 각종 증착 방법을 통해 도 8a 및 8b에 도시된 전체 구조 상에 보호막(23)을 형성한다. 보호막(23)은 게이트 절연막(12)과 동일한 절연 물질을 사용하는 것이 바람직하다. 또한, 보호막(23)은 다층으로 형성할 수 있다. 예를 들어 무기 보호막과 유기 보호막의 두 층으로 형성할 수 있다. 상기의 보호막(23) 상에 감광막을 도포한 다음, 마스크를 이용한 포토리소그라피 공정을 실시하여 콘택 영역을 개방하는 제 4 감광막 마스크 패턴(미도시)을 형성한다. 이후, 제 4 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 드레인 전극(22), 게이트 라인(10)의 끝부분인 게이트 패드, 소스 라인(20)의 끝부분인 소스 패드와 유지 전극 라인(50)의 일부를 노출하는 다수의 콘택홀(45)을 형성한다. 잔류하는 제 4 감광막 마스크 패턴은 소정의 스트립 공정을 실시하여 제거한다.
도 10a 및 도 10b를 참조하면, 패터닝된 보호막 상에 제 3 도전성막을 형성한 다음, 제 5 감광막 마스크 패턴(미도시)을 이용하여 제 3 도전성막을 패터닝하여 화소 전극(40), 게이트 패드, 소스 패드 및 유지 전극 라인(50)들 사이를 연결하는 패드(미도시)를 형성한다. 여기서, 제 3 도전성막은 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다.
우선 도 9a 및 도 9b에 도시된 전체 구조 상에 소정의 증착 방법으로 제 3 도전성 막을 형성한 다음, 감광막을 도포하고, 마스크를 이용한 리소그라피 공정을 실시하여 제 5 감광막 마스크 패턴(미도시)을 형성한다. 제 5 감광막 마스크 패턴에 의해 화소 전극(40) 영역, 게이트 패드 영역, 소스 패드 영역, 유지 전극 라인(50)들 사이를 연결하는 패드 영역 및 화소 전극(40)과 연결되는 드레인 전극(22)의 소정 영역을 제외한 나머지 영역을 개방한다. 다음으로, 제 5 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제 3 도전성 막의 개방 영역을 제거하고, 소정의 스트립 공정을 통해 제 5 감광막 마스크 패턴을 제거하면 게이트 패드, 소스 패드, 유지 전극 패드 및 화소 전극(40)이 형성된다.
이러한 제조 공정에 따라 제조된 박막 트랜지스터는 활성층과 소스 또는 드레인 전극과의 직접적인 접촉을 방지한다. 즉, 활성층 및 오믹 접촉층의 패터닝을 동시에 진행하지 않고 서로 다른 식각 마스크 패턴을 이용함으로써, 채널부를 제외한 활성층의 전면에 형성된 오믹 접촉층이 활성층의 상면 뿐만 아니라 측면에도 형성되기 때문에, 활성층과 소스 또는 드레인 전극과의 직접적인 접촉을 방지한다. n 형 불순물이 고농도로 도핑된 비정질 실리콘층으로 형성된 오믹 접촉층에서 전자와 정공의 결합으로 정공(hole)의 확산을 막기 때문에, 이로 인한 누설 전류의 발생을 방지할 수 있다. 이에 따라 본 발명의 박막 트랜지스터를 이용한 액정 표시 장치의 경우 화면 불량의 발생을 막고, 신뢰성을 향상시킬 수 있는 이점이 있다.
이하, 본 발명에 의한 액정 표시 장치에 대하여 설명한다.
도 11은 본 발명에 따른 액정 표시 장치를 도시한 단면도이다.
도 11을 참조하면, 액정 표시 장치는 하부 기판인 박막 트랜지스터 기판(100)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(200)과, 이들 두 기판 사이에 형성되며 두 기판에 대해서 원하는 방향으로 배향되는 액정층(미도시)으로 이루어진다. 상하부 기판(100, 200)들의 표면은 액정의 배향을 위해 배향막(160, 260)을 설치하여 액정층의 액정 분자를 배향시킨다. 이 때 액정층의 액정 분자의 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드인 것이 바람직하나, 수직 배향이 아닐 수도 있다.
상기 박막 트랜지스터 기판(100)은 상술한 바와 같이, 투광성 절연 기판(115) 위에 게이트 신호를 전달하며 제 1 방향으로 연장되고 제 2 방향으로 소정 간격을 갖도록 배열된 복수의 게이트 라인과, 게이트 라인에 교차하여 형성된 복수의 소스 라인(120)과, 게이트 라인과 소스 라인(120)에 의해 정의된 화소 영역에 형성된 화소 전극(140)과, 상기 소스 라인(120)과 동일한 방향으로 연장된 유지 전극 라인을 포함하고, 상기 화소 전극(140)의 끝단과 적어도 일부가 중첩된 유지 전극 라인과, 게이트 라인과 소스 라인(120)의 교차점에 매트릭스 형태로 형성된 복 수의 박막 트랜지스터를 포함한다.
박막 트랜지스터는 게이트 라인에 공급되는 신호에 응답하여 소스 라인(120)에 공급되는 화소 신호가 화소 전극(140)에 충전되도록 한다. 따라서, 박막 트랜지스터는 게이트 라인에 접속된 게이트 전극(111)과, 소스 라인(120)에 접속된 소스 전극(121)과, 화소 전극(140)에 접속된 드레인 전극(122)과, 게이트 전극(111)과 소스 전극(121) 및 드레인 전극(122) 사이에 순차적으로 형성된 게이트 절연막(112) 및 활성층(113)과, 활성층(113)의 상면에 형성된 오믹 접촉층(114)을 포함한다. 이 때, 오믹 접촉층(114)은 채널부를 제외한 활성층(113)의 전면에 형성된다. 즉, 활성층(113)의 소스 또는 드레인 전극(121, 122)과 접하는 상면 뿐만 아니라 측면에도 형성될 수 있어, 활성층(113)과 소스 또는 드레인 전극(121, 122)과의 직접적인 접촉을 방지한다. 이에 따라, 활성층(113)과 소스 또는 드레인 전극(121, 122)과의 쇼트키 접촉(schottky contact)으로 인한 누설 전류가 발생하는 것을 막을 수 있다.
상기 공통 전극 기판(200)은 유리 등의 투명한 절연 물질로 이루어진 절연 기판(210)의 아래 면에 빛샘과 인접한 화소 영역들 사이의 광 간섭을 방지하기 위한 블랙 매트릭스(220)와 적색, 녹색 및 청색의 칼라 필터(230)가 형성되고, 칼라 필터(230) 위에는 유기 물질로 이루어진 오버 코트막(240)이 형성된다. 오버 코트막(240) 상에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(250)이 형성된다.
상기와 같은 박막 트랜지스터 기판과(100)과 공통 전극 기판(200)의 전체 구 조 상에 제 1 배향막 및 제 2 배향막(160, 260)이 형성되고, 박막 트랜지스터 기판(100)과 공통 전극 기판(200) 사이에 스페이서(미도시)를 개재하여 이들 기판이 서로 결합된다. 또한, 진공 주입 방법을 이용하여 스페이서에 의해 형성된 소정의 공간에 액정 물질을 주입하여 액정층을 형성함으로써 본 발명에 따른 액정 표시 장치가 형성된다.
이와 같이 박막 트랜지스터 기판(100)과 공통 전극 기판(200)을 결합하고 그 사이에 액정층을 포함하여 본 발명에 따른 액정 표시 장치의 기본 패널이 이루어지며, 하부의 박막 트랜지스터 기판(100)과 상부의 공통 전극 기판(200)은 화소 전극(140)이 칼라 필터(230)와 대응하여 정확하게 중첩되게 정렬되는 것이 바람직하다. 본 발명에 따른 액정 표시 장치는 상부 및 하부 기판(100, 200) 사이에 네가티브 타입의 유전율 이방성(negative type dielectric constant anisotropy)을 갖는 액정을 포함하여 수직 배향시키는 것이 바람직하나, 특별히 이에 한정되는 것은 아니다.
액정 표시 장치는 이러한 기본 패널 양측에 도시되지 않은 편광판, 백라이트, 보상판 등의 요소들을 배치할 수 있다.
이러한 액정 표시 장치에 전압을 가하면 화소 전극은 박막 트랜지스터 기판으로부터 공급되는 화소 신호를 받아 공통 전극 기판에 형성되어 있는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 공통 전극 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극을 경유하여 입사되는 광량을 조절하여 공통 전극 기판 쪽으 로 투과시키게 된다.
상술한 실시예의 경우, 별도의 도메인 규제 수단을 설치하지 않은 화소 전극 및 공통 전극을 갖는 구조를 예시하였으나, 본 발명은 이에 한정되지 않고 다양한 화소 영역을 갖는 액정 표시 장치에 적용될 수 있다. 즉, 도메인 수단으로 화소 전극 및 공통 전극에 절개 패턴을 형성한 PVA(patterned vertically aligned) 모드 등의 액정 표시 장치에 적용될 수도 있다.
이상, 본 발명을 바람직한 실시예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시예에 한정되는 것은 아니며, 첨부된 특허 청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술 분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명은 활성층 및 오믹 접촉층의 패터닝을 동시에 진행하지 않고 서로 다른 식각 마스크 패턴을 이용함으로써, 오믹 접촉층을 활성층의 상면 뿐만 아니라 측면에도 형성하여 활성층과 소스 또는 드레인 전극과의 직접 접촉을 방지한다. 이에 따라 활성층과 소스 또는 드레인 전극과의 쇼트키 접촉(schottky contact)으로 인한 누설 전류가 발생하는 것을 막을 수 있다. 또한 본 발명의 박막 트랜지스터를 이용한 액정 표시 장치의 경우 화면 불량의 발생을 막고, 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (13)

  1. 상면에 게이트 전극과, 상기 게이트 전극을 포함한 전면에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 소스 및 드레인 전극을 포함하고,
    상기 활성층과 상기 소스 및 드레인 전극이 접하는 전면은 오믹 접촉층을 통해 접하는 것을 특징으로 하는 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 소스 전극 또는 상기 드레인 전극은 채널부를 제외한 활성층의 전면을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 오믹 접촉층은 N형 불순물이 고농도로 도핑된 비정질 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 오믹 접촉층은 상기 소스 및 드레인 전극과 동일한 마스크를 이용하여 패터닝된 것을 특징으로 하는 박막 트랜지스터.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 활성층은 비정질 실리콘을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 상면에 게이트 전극과 상기 게이트 전극을 포함한 전면에 형성된 게이트 절연막을 포함하는 기판, 상기 게이트 절연막 상에 형성된 활성층, 상기 활성층 상에 형성된 소스 및 드레인 전극 및 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 활성층과 상기 소스 및 드레인 전극이 접하는 전면은 오믹 접촉층을 통해 접하는 것을 특징으로 하는 하부 기판;
    상기 하부 기판과 마주하며 상기 화소 전극과 대향하는 공통 전극을 포함하는 상부 기판; 및
    상기 하부 기판과 상기 상부 기판 사이에 형성된 액정층을 포함하는 것을 특징으로 하는 액정 표시 장치.
  7. 청구항 6에 있어서,
    상기 소스 전극 또는 상기 드레인 전극은 채널부를 제외한 활성층의 전면을 덮도록 형성되는 것을 특징으로 하는 액정 표시 장치.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 활성층, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 포함하고, 상기 보호막을 관통하여 상기 드레인 전극과 연결되는 상기 화소 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
  9. 청구항 6 또는 청구항 7에 있어서,
    상기 게이트 전극과 연결되는 게이트 라인;
    상기 소스 전극과 연결되며 상기 게이트 라인과 교차하는 소스 라인을 포함하는 것을 특징으로 하는 액정 표시 장치.
  10. 청구항 9에 있어서,
    상기 소스 라인과 동일 면상에 형성되어 동일한 방향으로 연장된 유지 전극 라인을 포함하는 것을 특징으로 하는 액정 표시 장치.
  11. 상기 하부 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 하부 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 활성층을 형성하여 패터닝하는 단계;
    전체 구조 상에 오믹 접촉층을 형성하는 단계;
    전체 구조 상에 도전성 막을 형성하는 단계;
    상기 도전성 막을 패터닝하여 상기 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 드레인 전극 하부를 제외한 영역의 오믹 접촉층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 청구항 11에 있어서,
    상기 채널을 제외한 활성층의 전면을 덮도록 상기 소스 전극 또는 상기 드레인 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 오믹 접촉층을 제거하는 단계는,
    상기 도전성 막의 패터닝과 동일한 마스크를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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