KR101473675B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
게이트 전극을 포함하는 게이트선을 형성하고, 게이트선 위에 제1 게이트 절연막 및 제2 게이트 절연막을 형성한다. 제2 게이트 절연막 위에 반도체 패턴, 소스 전극을 포함하는 데이터선, 및 드레인 전극을 형성하고, 결과물 위에 보호막을 적층한다. 드레인 전극의 일부 및 화소 영역 상에 놓이는 제1 부분과 제1 부분보다 두꺼운 제2 부분을 포함하는 제1 감광막 패턴을 보호막 위에 형성한다. 제1 감광막 패턴을 전면 식각하여 제1 부분이 제거된 제2 감광막 패턴을 형성하고, 제2 감광막 패턴을 마스크로 하여 노출되어 있는 화소 영역 내의 보호막을 식각한다. 결과물 위에 화소 전극용 도전체막을 형성하고, 제2 감광막 패턴을 제거함으로써 화소 전극을 형성한다.
박막 트랜지스터 표시판, 게이트 절연막, 이중층
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널은 서로 대향하는 박막 트랜지스터 어레이 표시판 및 칼러필터 어레이 표시판과, 두 표시판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정층을 구비한다.
박막 트랜지스터 어레이 표시판은 게이트선들 및 데이터선들과, 그 게이트선들과 데이터선들의 교차부마다 스위칭소자로 형성된 박막 트랜지스터와, 화소 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트선들과 데이터선들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트선에 공급되는 스캔신호에 응답하여 데이터선에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 표시판은 화소 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 화소들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 표시판과 칼라필터 어레이 표시판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다. 이러한 액정패널에서 박막 트랜지스터 어레이 표시판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 표시판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피(photolithography) 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 표시판의 표준 마스크 공정이던 5매 마스크 공정에서 하나의 마스크 공정을 줄인 4매 마스크 공정이 대두되고 있다. 종래의 박막 트랜지스터 표시판 및 그 제조방법은 4매 마스크 공정을 채용함으로써 5매 마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4매 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 표시판의 제조방법이 요구된다.
따라서, 본 발명의 목적은 3매 마스크 공정을 채용하여 기판구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 표시판의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해서, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 표시판은, 기판; 상기 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선; 상기 게이트선 위에 형성되어 있는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 형성되어 있는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체 패턴; 상기 반도체 패턴 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선; 상기 반도체 패턴 위에 형성되어 있으며 상기 박막 트랜지스터의 채널부를 사이에 두고 상기 소스 전극과 마주하는 드레인 전극; 상기 데이터선과 상기 게이트선 덮고 있으며, 상기 데이터선과 상기 게이트선에 의하여 둘러싸여 있는 화소 영역 내의 상기 제1 게이트 절연막과 상기 드레인 전극의 일부를 노출하는 개구부를 가지는 보호막; 및 상기 개구부 내의 상기 제1 게이트 절연막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함할 수 있다.
상기 화소 전극의 평면 형상은 상기 개구부의 평면 형상과 실질적으로 일치할 수 있다.
상기 게이트선과 동일한 층으로 형성되어 있고, 상기 데이터선을 따라 뻗어 있는 복수의 스토리지 전극을 포함하는 스토리지선을 더 포함할 수 있다.
상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓고, 상기 데이터선은 상기 스토리지 전극의 폭 안쪽에 놓이는 것이 바람직하다.
동일한 식각 조건에서 상기 제1 게이트 절연막에 대한 상기 제2 게이트 절연막의 식각 속도비는 10 이상일 수 있다.
상기 제1 게이트 절연막은 SiOx로 이루어질 수 있고, 상기 제2 게이트 절연막은 SiNx로 이루어질 수 있다.
상기 제2 게이트 절연막은 상기 반도체 패턴과 형상이 일치할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 게이트 전극을 포함하는 게이트선을 형성하는 단계; 상기 게이트선 위에 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 위에 반도체 패턴, 소스 전극을 포함하는 데이터선, 및 드레인 전극을 형성하는 단계; 상기 결과물 위에 보호막을 적층하는 단계; 상기 드레인 전극의 일부 및 화소 영역 상에 놓이는 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하는 제1 감광막 패턴을 상기 보호막 위에 형성하는 단계; 상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계; 상기 제2 감광막 패턴을 마스크로 하여 노출되어 있는 화소 영역 내의 상기 보호막을 식각하는 단계; 상기 결과물 위에 화소 전극용 도전체막을 형성하는 단계; 및 상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계를 포함할 수 있다.
상기 반도체 패턴, 상기 데이터선, 및 상기 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위에 비정질 실리콘층, 도핑된 비정질 실리콘층, 및 데이터 금속층을 연속 증착하는 단계; 상기 채널부에 대응하는 위치에 놓이는 제4 부분과, 상기 제4 부분보다 두껍고 상기 소스 전극 및 상기 드레인 전극과 대응하는 위치에 놓이는 제5 부분을 포함하는 제3 감광막 패턴을 상기 데이터 금속층 위에 형성하는 단계; 상기 제3 감광막 패턴을 마스크로 하여 노출되어 있는 상기 데이터 금속층, 상기 도핑된 비정질 실리콘층 및 상기 비정질 실리콘층을 식각하는 단계; 상기 제3 감광막 패턴을 전면 식각하여 상기 제4 부분이 제거된 제4 감광막 패턴을 형성하는 단계; 및 상기 제4 감광막 패턴을 마스크로 하여 상기 제4 부분이 제거되어 노출된 상기 데이터 금속층과 상기 도핑된 비정질 실리콘층을 식각하는 단계를 포함할 수 있다.
상기 반도체 패턴, 상기 데이터선 및 상기 드레인 전극을 형성한 후, 상기 반도체 패턴과 정렬하도록 상기 제2 게이트 절연막을 패터닝하는 단계를 더 포함할 수 있다.
상기 제2 게이트 절연막을 패터닝하는 동안, 상기 제1 게이트 절연막은 식각되지 않는 것이 바람직하다.
상기 제2 게이트 절연막을 패터닝하는 동안, 상기 제1 게이트 절연막에 대한 상기 제2 게이트 절연막의 식각 속도비는 10 이상일 수 있다.
상기 제1 게이트 절연막은 SiOx로 이루어지고, 상기 제2 게이트 절연막은 SiNx로 이루어질 수 있다.
상기 제1 감광막 패턴을 형성한 후에 상기 제1 감광막 패턴을 마스크로 하여 상기 게이트선의 끝단 상의 상기 보호막을 식각하는 단계를 더 포함할 수 있다.
상기 제1 감광막 패턴은 상기 게이트선의 끝단을 노출시키는 개구부를 구비한 제3 부분을 더 포함할 수 있다.
상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 뻗어 있는 복수의 스토리지 전극을 포함하는 스토리지선을 함께 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 표시판의 제조방법은 리프트 오프(lift off) 방법을 이용한 3매 마스크 공정에 의해 이루어짐으로써 기판 구조 및 제조 공정이 더욱 단순화된다. 이에 따라, 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다.
특히, 게이트 절연막을 2중층으로 형성하여 데이터 배선 형성시 화소 전극이 형성될 부분에도 상기 게이트 절연막의 일부를 남겨둠으로써 최종 구조에서 화소 전극을 게이트 절연막 위에 형성할 수 있다. 따라서 화소 영역의 단차를 줄여 빛샘을 줄일 수 있고, 게이트 절연막이 없을 경우에 발생하기 쉬운 층간 단락을 방지할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되 지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 표시판을 도시한 평면도이고, 도 1b는 도 1a에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선을 따라 절단하여 도시한 단면도이다.
도 1a 및 도 1b에 도시된 박막 트랜지스터 어레이 표시판은 하부기판(110) 위에 게이트 절연막(140, 145)을 사이에 두고 교차하게 형성된 게이트선(121) 및 데이터선(171)과, 그 교차부마다 형성된 박막 트랜지스터와, 박막 트랜지스터에 연결되어 화소영역에 형성된 화소 전극(191)을 구비한다. 그리고, 박막 트랜지스터 어레이 표시판은 게이트선(121)의 끝단(129)에 접속되는 게이트 패드부(81)와, 데이터선(171)의 끝단(179)에 접속되는 데이터 패드부(82)를 구비한다. 스토리지선(132)은 게이트선(121)과 동일한 층에, 게이트선(121)과 실질적으로 나란히 뻗어 있으며, 데이터선(171)을 따라 뻗어 있는 복수의 스토리지 전극(133)을 포함한다. 스토리지 전극(133)의 폭은 데이터선(171)의 폭보다 넓고, 데이터선(171)은 스토리지 전극(133)의 폭 안쪽에 배치된다.
박막 트랜지스터는 게이트선(121)에 접속된 게이트 전극(124)과, 데이터선(171)에 접속된 소스 전극(173)과, 화소전극(191)에 접속된 드레인 전극(175)과, 소스 전극(173)과 드레인 전극(175) 사이에 채널부를 형성하는 반도체 패턴을 구비한다. 이러한 박막 트랜지스터는 게이트선(121)에 공급되는 게이트 신호에 응답하여 데이터선(171)에 공급되는 화소전압 신호가 화소 전극(191)에 충전되어 유지되게 한다.
반도체 패턴은 제1 게이트 절연막(140) 및 제2 게이트 절연막(145)을 사이에 두고 게이트 전극(124)과 중첩하는 제1 활성층(154)를 포함한다. 제1 활성층(154)은 소스 전극(173)과 드레인 전극(175) 사이에 채널부를 형성하고, 소스 전극(173) 및 드레인 전극(175)과 일부 중첩된다. 또한 반도체 패턴은 데이터선(171) 및 스토리지 전극(133)과 중첩되는 제2 활성층(151)을 포함한다. 그리고, 반도체 패턴은 활성층(151, 154) 위에 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 오믹접촉을 위해 형성된 오믹접촉층(161, 163, 165)을 더 구비한다.
화소 전극(191)은 보호막(180)에 의해 외부로 노출된 박막 트랜지스터의 드레인 전극(175)과 접속된다. 보호막(180)은 화소 영역 내의 제1 게이트 절연막(140)과 드레인 전극(175)의 일부를 노출시키는 개구부를 가진다. 화소 전극(191)에 화소 전압이 충전되면, 상부 표시판(미도시)에 형성되는 공통 전극(미도시)과 화소 전극(191) 사이에 전위차가 발생된다. 이 전위차에 의해 박막 트랜지스터 표시판과 상부 표시판 사이에 위치하는 액정층의 액정분자들이 유전 이방성(dielectric anisotropy)에 의해 회전하게 되며 광원(미도시)으로부터 화소 전극(191)을 경유하여 입사되는 광을 상부 표시판 쪽으로 투과시키게 된다.
화소 전극(191)의 평면 형상은 보호막(180)에 형성된 개구부의 평면 형상과 실질적으로 일치한다. 이는 보호막(180)을 형성할 때 사용한 감광막 패턴을 이용하여 화소 전극(191)을 형성하기 때문이다. 이를 리프트 오프(lift off) 방법이라 하면 후에 자세히 설명한다.
이러한 구조의 박막 트랜지스터는 화소 영역에서 제1 게이트 절연막(140)이 제거되지 않고 남아 있어서, 보호막(180)이 남겨진 부분과 그렇지 않은 부분 사이의 단차가 작다. 따라서, 화소 전극(191) 위에 형성되는 배향막(도시하지 않음)을 러빙(rubbing)할 때, 단차 주변에서 러빙 불량이 발생하는 것을 줄일 수 있다. 그리고, 박막 트랜지스터 표시판과 상부 표시판 사이의 이격거리(이를 '셀갭(cell gap)'이라 한다)를 유지시키기 위해 볼 스페이서(ball spacer)를 이들 표시판 사이에 개재시키는 경우에 박막 트랜지스토 표시판 상의 높은 부분에 놓인 스페이서와 낮은 부분에 놓인 스페이서의 높이 차이로 인해 셀갭이 불균일해지는 것을 줄일 수 있다.
이러한 구성을 가지는 박막 트랜지스터 어레이 표시판은 3매 마스크 공정으로 형성된다. 3매 마스크 공정을 이용한 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판의 제조방법은 게이트선(121)을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 전극(173, 175)을 형성하기 위한 제2 마스크 공정과, 보호막(180) 및 화소 전극(191)을 형성하기 위한 제3 마스크 공정을 포함하게 된다.
도 2, 도 4, 및 도 6은 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조방법을 단계적으로 도시한 평면도들이다. 도 3, 도 5a 내지 5d, 및 도 7a 내지 7e는 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조방법을 단계적으로 도시한 단면도들이다. 구체적으로, 도 3은 도 2에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도이다. 도 5a 내지 5d는 도 4에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도들이다. 도 7a 내지 7e는 도 6에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도들이다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조방법 중 제 1 마스크 공정에 관한 것이다.
도 2 및 도 3을 참조하면 하부기판(110) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층(미도시)이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써, 게이트선(121), 게이트 전극(124), 게이트선 끝단(129), 및 스토리지 전극(133)을 포함하는 게이트 패턴이 형성된다. 게이트 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다.
도 4 및 도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조방법 중 제2 마스크 공정에 관한 것이다.
도 4 및 도 5a를 참조하면, 게이트 패턴들이 형성된 하부기판(110) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 게이트 절연막(140), 제2 게이트 절연 막(145), 비정질 실리콘층(150), n형 불순물이 고농도로 도핑된 n+ 비정질 실리콘층(160), 그리고 데이터 금속층(170)이 순차적으로 형성된다. 본 실시예에서는 게이트 절연막(140, 145)을 상호 고 식각 선택비를 갖는 2층 이상으로 형성되는 것을 특징으로 한다. 즉, 제2 게이트 절연막(145)의 재료로는 질화 실리콘(SiNx)등의 무기 절연 물질이 이용되고, 제1 게이트 절연막(140)의 재료로는 산화 실리톤(SiOx)등의 무기 절연물질이 이용된다. 데이터 금속(170)으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다. 제1 게이트 절연막(140)과 제2 게이트 절연막(145)은 동일한 식각 조건에서 서로 식각 선택비가 높은 물질로 이루어지는 것이 바람직하다. 예를 들어, 동일한 식각 조건에서 제1 게이트 절연막(140)에 대한 제2 게이트 절연막(145)의 식각 속도비는 10 이상, 바람직하게는 20 이상일 수 있다.
이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 도 4a에 도시된 바와 같이 감광막 패턴(71)을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 대응하는 위치에 슬릿 패턴과 같은 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부 상부의 감광막 패턴(71)이 소스/드레인 전극(도 5d의 도면부호 173, 175 참조) 상부의 감광막 패턴(71) 보다 낮은 높이를 갖게 한다.
이어서, 도 5b에 도시된 바와같이 감광막 패턴(71)을 이용한 습식식각공정으로 데이터 금속층(170)이 패터닝됨으로써 데이터선(171), 소스 전극(173), 그 소스 전극(173)과 일체화된 드레인 전극(175), 및 데이터선 끝단(179)을 포함하는 소스/ 드레인 패턴이 형성된다.
그 다음, 동일한 감광막 패턴(71)을 이용한 건식 식각공정으로 n+ 비정질 실리콘층(160)과 비정질 실리콘층(150) 그리고 제2 게이트 절연막(145)을 동시에 패터닝함으로써 오믹접촉층(161, 163, 165), 활성층(151, 154), 및 제2 게이트 절연막(145)이 형성된다. 본 실시예에서는 상기 제2 마스크를 이용하는 공정에서 게이트 절연막의 일부인 제2 게이트 절연막(145)까지 패터닝하는 것을 특징으로 한다. 제2 게이트 절연막(145)은 반도체 패턴 중 제1 활성층(154)과 평면 형상이 일치하게 된다. 앞서 언급한 바와 같이 제1 게이트 절연막(140)과 제2 게이트 절연막(145)은 서로 식각 선택비가 높으므로 제2 게이트 절연막(145)이 패터닝되는 동안 제1 게이트 절연막(140)은 실질적으로 식각되지 않는다.
이어서, 도 5c에 도시된 바와 같이 애싱(Ashing) 공정으로 감광막 패턴(71)을 전체적으로 일정한 두께로 제거하여 채널부 상부에 위치하는 소스/드레인 패턴이 외부에 노출되도록 한다. 이 후 건식 식각공정으로 채널부 상부에 위치하는 소스/드레인 패턴 및 오믹접촉층(163, 165)을 식각한다. 이에 따라, 도 5d에 도시된 바와 같이 채널부의 활성층(154)이 노출되어 소스 전극(173)과 드레인 전극(175)이 분리되고, 오믹접촉층(163, 165)도 서로 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴 위에 남아 있는 감광막 패턴(71)이 제거된다.
도 6 및 도 7a 내지 도 7e는 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조 방법 중 제3 마스크 공정에 관한 것이다.
구체적으로, 도 7a를 참조하면, 소스/드레인 패턴이 형성된 게이트 절연막(140, 145) 상에 플라즈마 도움 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD) 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobutane) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질으로 이루어진 보호막(180)을 전면 증착하고 보호막(180) 위에 감광막(미도시)을 전면 도포한다.
이어서, 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 7a에 도시된 바와 같이 감광막 패턴(271)이 형성된다. 감광막 패턴(271)은, 드레인 전극(175)의 일부 및 화소 영역 상에 형성된 제1 부분과, 소스 전극(173), 데이터선(171), 및 채널부 상에 형성된 제2 부분과, 게이트선 끝단(129)을 노출시키는 개구부가 형성된 제3 부분으로 이루어질 수 있다. 여기서, 화소 영역은 화소 전극(도 1b의 도면부호 191 참조)이 형성되는 영역을 말한다. 제2 부분의 두께는 제1 부분의 두께보다 두꺼운 것이 바람직하다.
이어서, 감광막 패턴(271)을 식각 마스크로 하여 감광막 패턴(271)에 의해 노출되어 있는 보호막(180) 및 제1 게이트 절연막(140)을 식각하여 제거한다. 이때, 게이트선 끝단(129) 상부에 위치하는 보호막(180) 및 제1 게이트 절연막(140)이 일부 식각된다. 이러한 식각 방법으로는 건식 식각을 사용할 수 있다.
다음, 도 7b를 참고하면, 감광막 패턴(271)을 전면 식각하여 두께를 줄인다. 따라서, 드레인 전극(175)의 일부, 데이터선 끝단 및 화소 영역과 중첩하는 보호막의 일부를 노출하는 감광막 패턴(272)을 형성한다. 감광막 패턴(271)의 전면 식각 은 산소 플라즈마를 이용한 애싱 방법을 사용할 수 있다. 이어서 상기 감광막 패턴(272)을 식각 마스크로 이용하고 건식식각에 의해 보호막(180)을 패터닝한다.
따라서, 도 7c를 참조하면, 화소 전극이 형성될 영역이 제거된 보호막(180)이 형성된다. 여기서, 보호막(180)을 건식식각에 의해 패터닝할 때, 보호막(180)을 과식각(over etching)하여 언더컷(undercut)을 형성한다. 보호막(180)을 건식식각하기 위한 식각가스로는 SF6 와 O2 가 혼합된 식각가스를 이용하게 된다. 특히, 공정압력이 증가되면 가스 분자들간의 충돌횟수가 많아져 가스 분자들의 평균자유행로(mean free path)가 짧아지게 된다. 이로써, 가스 분자들의 직진성이 감소됨과 아울러 가스 분자들의 상하좌우 방향의 불규칙적인 운동이 증가한다. 이와 같이 불규칙적으로 진행하는 가스 분자들의 양이 증가되는 만큼 감광막 패턴(272)의 하부에 형성된 보호막(180)의 측면이 가스 분자들에 의해 더 많은 영향을 받게 된다. 다시 말해서, 감광막 패턴(272)의 하부에 형성된 보호막(180)이 과식각된다. 이와 같이 보호막(180)이 과식각됨으로써 이 후에 이루어질 리프트 오프 방법에 의해 화소 전극을 용이하게 형성할 수 있다.
다음, 도 7d를 참고하면, 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전 물질 또는 반사 특성이 좋은 도전 물질 등으로 이루어진 화소 전극용 도전층(190)을 증착한다. 이어서, 도 7e를 참조하면 감광막 패턴(272)을 벗겨냄으로써 감광막 패턴(272) 위에 증착된 화소 전극용 도전층(190)을 제거하여, 화소 전극(191)이 형성된다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 표시판의 제조 방법은 리프트 오프 방법을 이용한 3매 마스크 공정에 의해 이루어짐에 따라 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다.
특히, 게이트 절연막(140)의 일부를 화소 전극(191) 아래에 남길 수 있어서 불량률을 낮출 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 표시판을 도시한 평면도이다.
도 1b는 도 1a에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선을 따라 절단하여 도시한 단면도이다.
도 2, 도 4, 및 도 6은 본 발명의 일 실시 예에 따른 박막 트랜지스터 어레이 표시판 제조방법을 단계적으로 도시한 평면도들이다.
도 3은 도 2에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도이다.
도 5a 내지 5d는 도 4에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도들이다.
도 7a 내지 7e는 도 6에 도시된 박막 트랜지스터 어레이 표시판을 II-II'선으로 자른 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
121: 게이트선 124: 게이트 전극
140: 제1 게이트 절연막 145: 제2 게이트 절연막
154: 활성층 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 191: 화소 전극
Claims (18)
- 기판;상기 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선;상기 게이트선 위에 형성되어 있는 제1 게이트 절연막;상기 제1 게이트 절연막 위에 형성되어 있는 제2 게이트 절연막;상기 제2 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체 패턴;상기 반도체 패턴 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선;상기 반도체 패턴 위에 형성되어 있으며 상기 박막 트랜지스터의 채널부를 사이에 두고 상기 소스 전극과 마주하는 드레인 전극;상기 데이터선과 상기 게이트선 덮고 있으며, 상기 데이터선과 상기 게이트선에 의하여 둘러싸여 있는 화소 영역 내의 상기 제1 게이트 절연막과 상기 드레인 전극의 일부를 노출하는 개구부를 가지는 보호막; 및상기 개구부 내의 상기 제1 게이트 절연막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
- 제 1 항에서,상기 화소 전극의 평면 형상은 상기 개구부의 평면 형상과 실질적으로 일치하는 박막 트랜지스터 표시판.
- 제 1 항에서,상기 게이트선과 동일한 층으로 형성되어 있고, 상기 데이터선을 따라 뻗어 있는 복수의 스토리지 전극을 포함하는 스토리지선을 더 포함하는 박막 트랜지스터 표시판.
- 제 3 항에서,상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓고, 상기 데이터선은 상기 스토리지 전극의 폭 안쪽에 놓이는 박막 트랜지스터 표시판.
- 제 1 항에서,동일한 식각 조건에서 상기 제1 게이트 절연막에 대한 상기 제2 게이트 절연막의 식각 속도비는 10 이상인 것을 특징으로 하는 박막 트랜지스터 표시판.
- 제 1 항에서,상기 제1 게이트 절연막은, SiOx로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판.
- 제 6 항에서,상기 제2 게이트 절연막은, SiNx로 이루어지는 것을 특징으로 하는 박막 트 랜지스터 표시판.
- 제 1 항에서,상기 제2 게이트 절연막은 상기 반도체 패턴과 형상이 일치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
- 게이트 전극을 포함하는 게이트선을 형성하는 단계;상기 게이트선 위에 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계;상기 제2 게이트 절연막 위에 반도체 패턴, 소스 전극을 포함하는 데이터선, 및 드레인 전극을 형성하는 단계;상기 반도체 패턴, 소스 전극을 포함하는 데이터선, 및 드레인 전극을 형성하는 단계의 결과물 위에 보호막을 적층하는 단계;상기 드레인 전극의 일부 및 화소 영역 상에 놓이는 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하는 제1 감광막 패턴을 상기 보호막 위에 형성하는 단계;상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계;상기 제2 감광막 패턴을 마스크로 하여 노출되어 있는 화소 영역 내의 상기 보호막을 식각하는 단계;상기 보호막을 식각하는 단계의 결과물 위에 화소 전극용 도전체막을 형성하는 단계; 및상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 9항에서,상기 반도체 패턴, 상기 데이터선, 및 상기 드레인 전극을 형성하는 단계는,상기 게이트 절연막 위에 비정질 실리콘층, 도핑된 비정질 실리콘층, 및 데이터 금속층을 연속 증착하는 단계;채널부에 대응하는 위치에 놓이는 제4 부분과, 상기 제4 부분보다 두껍고 상기 소스 전극 및 상기 드레인 전극과 대응하는 위치에 놓이는 제5 부분을 포함하는 제3 감광막 패턴을 상기 데이터 금속층 위에 형성하는 단계;상기 제3 감광막 패턴을 마스크로 하여 노출되어 있는 상기 데이터 금속층, 상기 도핑된 비정질 실리콘층 및 상기 비정질 실리콘층을 식각하는 단계;상기 제3 감광막 패턴을 전면 식각하여 상기 제4 부분이 제거된 제4 감광막 패턴을 형성하는 단계; 및상기 제4 감광막 패턴을 마스크로 하여 상기 제4 부분이 제거되어 노출된 상기 데이터 금속층과 상기 도핑된 비정질 실리콘층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 9 항에서,상기 반도체 패턴, 상기 데이터선 및 상기 드레인 전극을 형성한 후,상기 반도체 패턴과 정렬하도록 상기 제2 게이트 절연막을 패터닝하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 11 항에서,상기 제2 게이트 절연막을 패터닝하는 동안, 상기 제1 게이트 절연막은 식각되지 않는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
- 제 11 항에서,상기 제2 게이트 절연막을 패터닝하는 동안, 상기 제1 게이트 절연막에 대한 상기 제2 게이트 절연막의 식각 속도비는 10 이상인 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
- 제 9 항에서,상기 제1 게이트 절연막은 SiOx로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
- 제 10 항에서,상기 제2 게이트 절연막은, SiNx로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
- 제 9항에서,상기 제1 감광막 패턴을 형성한 후에 상기 제1 감광막 패턴을 마스크로 하여 상기 게이트선의 끝단 상의 상기 보호막을 식각하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 16항에서,상기 제1 감광막 패턴은 상기 게이트선의 끝단을 노출시키는 개구부를 구비한 제3 부분을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 9항에서,상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 뻗어 있는 복수의 스토리지 전극을 포함하는 스토리지선을 함께 형성하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
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| KR20150023160A (ko) | 2013-08-23 | 2015-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
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| KR20160013433A (ko) | 2014-07-25 | 2016-02-04 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| EP3093195B1 (en) | 2015-05-12 | 2017-08-23 | SMR Patents S.à.r.l. | Adjustment unit, rear view device and vehicle |
| CN105975963B (zh) * | 2016-06-30 | 2019-06-07 | 京东方科技集团股份有限公司 | 一种指纹识别基板及其制备方法、显示面板和显示装置 |
| KR102532743B1 (ko) * | 2016-12-06 | 2023-05-16 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광소자 |
| CN107068615B (zh) * | 2017-05-23 | 2019-09-17 | 深圳市华星光电技术有限公司 | Tft基板的制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6506617B1 (en) | 2001-11-06 | 2003-01-14 | Hannstar Display Corporation | In-plane switching liquid crystal display array |
| US6586286B2 (en) | 1999-06-03 | 2003-07-01 | Samsung Electronics Co., Ltd. | Method for fabricating thin film transistor array substrate for liquid crystal display |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135024B1 (en) | 1994-11-15 | 1998-04-20 | Korea Electronics Telecomm | Fabrication method of self-aligned t-gare gaas metal semiconductor field effect transistor |
| JP3250005B2 (ja) | 1997-02-25 | 2002-01-28 | 株式会社アドバンスト・ディスプレイ | 薄膜トランジスタアレイ基板 |
| JP3024592B2 (ja) | 1997-05-02 | 2000-03-21 | 日本電気株式会社 | 液晶表示装置及びその製造方法 |
| KR100320661B1 (ko) * | 1998-04-17 | 2002-01-17 | 니시무로 타이죠 | 액정표시장치, 매트릭스 어레이기판 및 그 제조방법 |
| CN100472330C (zh) * | 2002-01-25 | 2009-03-25 | 捷时雅株式会社 | 双层层叠物及使用它的构图方法 |
| US7279370B2 (en) * | 2003-10-11 | 2007-10-09 | Lg.Philips Lcd Co., Ltd. | Thin film transistor array substrate and method of fabricating the same |
-
2008
- 2008-07-07 KR KR1020080065492A patent/KR101473675B1/ko active IP Right Grant
-
2009
- 2009-07-07 US US12/498,526 patent/US8184251B2/en active Active
-
2012
- 2012-04-19 US US13/450,643 patent/US8390776B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586286B2 (en) | 1999-06-03 | 2003-07-01 | Samsung Electronics Co., Ltd. | Method for fabricating thin film transistor array substrate for liquid crystal display |
| US6506617B1 (en) | 2001-11-06 | 2003-01-14 | Hannstar Display Corporation | In-plane switching liquid crystal display array |
Also Published As
| Publication number | Publication date |
|---|---|
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| US8390776B2 (en) | 2013-03-05 |
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