KR101319332B1 - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 스트립 용액의 잔여물이 반도체 채널부를 오염시키는 것을 방지함과 아울러 구리를 이용한 소스/드레인 도전 패턴군 형성시 오믹 접촉층의 외곽 에지 및 소스/드레인 도전 패턴군의 외곽 에지가 실질적으로 동일한 선을 따라 일치하는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
이 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극을 포함한 게이트 도전 패턴군을 형성하는 단계; 상기 기판 상에 상기 게이트 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 및 구리를 포함하는 소스/드레인 금속층을 형성하는 단계; 상기 소스/드레인 금속층 상에 부분적으로 높이가 다른 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 및 비정질 실리콘층을 식각하여 활성층 및 오믹접촉층을 포함하는 반도체 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 애싱하는 단계; 상기 애싱된 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층을 습식 식각하여 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 도전 패턴군을 형성하는 단계; 상기 소스전극과 상기 드레인 전극 사이에 상기 오믹 접촉층이 잔류하는 상태에서 상기 포토레지스트 패턴을 스트립하는 단계; 및 상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계를 포함한다.
Description
도 1은 종래 액정표시패널을 개략적으로 나타내는 사시도.
도 2는 도 1에 도시된 종래 박막 트랜지스터 어레이 기판의 박막 트랜지스터 부를 절취하여 나타낸 단면도.
도 3a 내지 도 3c는 소스/드레인 도전 패턴군 및 반도체 채널부의 형성과정을 설명하기 위한 단면도들.
도 4는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 I-I'선을 따라 절취하여 나타낸 단면도.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8h는 본 발명에 따른 제2 마스크 공정을 박막 트랜지스터 영역 위주로 단계적으로 설명하기 위한 단면도들.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
31 : 기판 41 : 게이트 절연막
48 : 보호막 32 : 게이트 라인
GP : 게이트 패드 DP : 데이터 패드
132 : 게이트 패드 하부 전극 133 : 데이터 패드 하부 전극
142 : 게이트 패드 상부 전극 143 : 데이터 패드 상부 전극
35 : 활성층 36 : 오믹 접촉층
37 : 반도체 패턴 38 : 소스 전극
39 : 드레인 전극 33 : 데이터 라인
34 : 게이트 전극 40 : 화소 전극
49, 134, 135 : 접촉홀
46 : 마스크 P1 : 투과영역
P2 : 회절 노광영역 P3 : 차단영역
47A, 47B, 47 : 포토레지스트 패턴 42 : 비정질 실리콘층
44 : 소스/드레인 금속층 182 : 스트립 용액
43 : 불순물이 도핑된 비정질 실리콘층
P : 오염물
본 발명은 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다. 특히 본 발명은 스트립 용액의 잔여물이 반도체 채널부를 오염시키는 것을 방지함과 아울러 구리를 이용한 소스/드레인 도전 패턴군 형성시 오믹 접촉층의 외곽 에지 및 소스/드레인 도전 패턴군의 외곽 에지가 실질적으로 동일한 선을 따라 일치하는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor ; 이하, "TFT"라 함)는 주로 능동 행렬형 평판 디스플레이(Active Matrix Flat Panel Display)에 이용된다. 평판 디스플레이는 기판 상에 게이트 라인들 및 데이터 라인들의 교차로 정의된 다수의 화소 어레이를 포함한다. 각각의 화소는 게이트 라인과 데이터 라인에 접속된 TFT에 의해 전기적 신호를 전달받는다. TFT를 포함하는 평판 디스플레이의 대표적이 예로서는 액정표시장치(LCD:Liquid Crystal Display)가 있다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구 동하는 구동 회로를 구비한다.
도 1은 액정 패널을 도시한 도면이다. 그리고 도 2는 도 1에 도시된 TFT 어레이 기판의 TFT부 단면을 나타낸 것이다.
도 1을 참조하면, 종래의 액정 패널은 액정(6)을 사이에 두고 접합된 칼라 필터 어레이 기판(1)과 박막 트랜지스터 어레이 기판(10)으로 구성된다.
유전 이방성을 갖는 액정(6)은 화소 전극(20)의 데이터 신호와 공통 전극(5)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조를 구현한다.
칼라 필터 어레이 기판(1)은 상부 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(3), 칼라 필터(4), 및 공통 전극(5)을 구비한다. 블랙 매트릭스(3)는 상부 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(3)는 상부 기판(2)의 영역을 칼라 필터(4)가 형성될 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(4)는 블랙 매트릭스(3)에 의해 구분된 셀영역에 적색(R), 녹색(G), 청색(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(5)은 칼라 필터(4) 위에 전면 도포된 투명 도전층으로서 액정(6) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터 어레이 기판(1)은 칼라 필터(4)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에 오버코트층(Overcoat Layer)(미도시)을 추가로 포함하기도 한다.
TFT 어레이 기판(10)은 하부 기판(11)상에 게이트 라인(12)과 데이터 라인(13)의 교차로 정의된 셀영역마다 형성된 TFT와 화소 전극(20)을 구비한다. 게이트 라인(12)과 데이터 라인(13)은 게이트 절연막(21)에 의해 절연되게 교차한다. TFT는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(13)으로부터의 데이터 신호를 화소 전극(20)에 공급한다. 이를 위하여, TFT는 도 2에 도시된 바와 같이 게이트 라인(12)에 연결된 게이트 전극(14), 게이트 전극(14)과 중첩된 반도체 패턴(17), 반도체 패턴(17)과 오믹 접촉하고 화소 접촉홀(29)을 통해 화소 전극(20)에 접속된 드레인 전극(19), 및 반도체 패턴(17)과 오믹 접촉하고 데이터 라인(13)에 연결된 소스 전극(18)을 포함한다.
반도체 패턴(17)은 활성층(15), 및 활성층(15)상에 적층된 오믹 접촉층(16)으로 구성된다. 활성층(15)은 소스 전극(18)과 드레인 전극(19) 사이에서 노출되어 채널 역할을 하고, 오믹 접촉층(16)은 전극들(18, 19)이 활성층(15)에 오믹 접촉되도록 한다.
이러한 종래 TFT 어레이 기판은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅)공정, 세정 공정, 포토리쏘그래피 공정(이하, 포토공정), 식각 공정, 포토레지스트 제거공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
상술한 다수의 마스크 공정 중 TFT 어레이 기판의 반도체 채널부(110)를 형성하기 위한 마스크 공정은 반도체 채널부(110)에 잔여물(P)을 남기고, 오믹 접촉층(16), 및 이와 접속되는 전극들(18, 19) 사이에 단차를 형성시킨다. 이러한 문제는 저저항 배선을 위하여 소스 전극(18) 및 드레인 전극(19)을 포함하는 소스/드레인 도전 패턴군이 구리(이하, "Cu"라 함.)를 포함하는 경우 두드러진다.
이하, 도 3a 내지 도 3c를 참조하여 반도체 채널부(110), 소스 전극(18) 및 드레인 전극(19)의 형성과정을 구체적으로 살펴보기로 한다.
도 3a 내지 도 3c를 참조하면, 반도체 채널부(110), 소스 전극(18), 및 드레인 전극(19)은 동일한 포토레지스트 패턴(27)에 의해 형성된다. 즉, 하나의 포토레지스트 패턴(27)을 마스크로 반도체 채널부(110), 소스 전극(18), 및 드레인 전극(19)을 형성한다.
이를 보다 상세히 설명하면, 포토레지스트 패턴(27)을 마스크로 Cu를 포함하는 금속층을 습식식각하여 도 3a에 도시된 바와 같이 소스 전극(18) 및 드레인 전극(19)을 형성한다. Cu를 포함하는 금속층을 습식식각하는 과정에서 Cu는 포토레지스트 패턴(27)의 에지와 접하는 부분에서 빠르게 식각된다. 이에 따라 습식식각을 통해 형성된 소스 전극(18) 및 드레인 전극(19)의 각각의 폭은 포토레지스트 패턴(27)의 폭보다 좁게 형성된다.
이어서, 도 3b에 도시된 바와 같이 포토레지스트 패턴(27)을 마스크로 소스 전극(18) 및 드레인 전극(19)의 형성으로 노출된 오믹 접촉층(16)을 건식식각하여 반도체 채널부(110)를 형성한다. 오믹 접촉층(16)을 건식식각하는 과정에서 오믹접촉층(16)의 외곽 에지는 포토레지스트 패턴(27)의 외곽 에지와 실질적으로 단차없이 동일한 선을 따라 일치시킬 수 있다. 그 결과, 오믹 접촉층(16)의 외곽 에지는 소스 전극(18) 및 드레인 전극(19)을 포함하는 소스/드레인 도전 패턴군의 외곽 에지와 단차를 갖게 된다. 일반적으로 반도체 채널부(110)에서 오믹 접촉층(16)의 외곽 에지는 소스/드레인 도전 패턴군의 외곽 에지와 동일 선상에 형성될수록 TFT 소자의 전기적 특성이 좋다. 따라서 Cu를 적용한 경우 반도체 채널부(110)에 형성된 오믹 접촉층(16)의 외곽 에지와 소스/드레인 도전 패턴군의 외곽 에지 사이의 단차는 TFT 소자의 전기적 특성을 저하시키는 원인이 된다.
이후, 노즐(121)을 통해 분사되는 스트립 용액(122)을 이용하여 도 3c에 도시된 바와 같이 포토레지스트 패턴(27)을 제거한다. 이 때, 스트립 용액(122)의 잔여물(P)이 반도체 채널부(110)에 남는다.
이와 같이 반도체 채널부(110)가 스트립 용액(122)에 노출됨으로써 스트립 공정 중 발생하는 잔여물(P)에 의해 오염된다. 반도체 채널부(110)가 오염되면, TFT소자의 전기적 특성이 저하된다.
본 발명의 목적은 스트립 용액의 잔여물이 반도체 채널부를 오염시키는 것을 방지한 박막 트랜지스터 어레이 기판의 제조방법을 제공하는데 있다.
이와 더불어 본 발명의 다른 목적은 구리를 이용한 소스/드레인 도전 패턴군 형성시 오믹 접촉층의 외곽 에지 및 소스/드레인 도전 패턴군의 외곽 에지가 실질적으로 동일한 선을 따라 일치하는 박막 트랜지스터 어레이 기판의 제조방법을 제공하는데 있다.
본 발명에 따른 TFT 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극을 포함한 게이트 도전 패턴군을 형성하는 단계; 상기 기판 상에 상기 게이트 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 및 구리를 포함하는 소스/드레인 금속층을 형성하는 단계; 상기 소스/드레인 금속층 상에 부분적으로 높이가 다른 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 및 비정질 실리콘층을 식각하여 활성층 및 오믹접촉층을 포함하는 반도체 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 애싱하는 단계; 상기 애싱된 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층을 습식 식각하여 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 도전 패턴군을 형성하는 단계; 상기 소스전극과 상기 드레인 전극 사이에 상기 오믹 접촉층이 잔류하는 상태에서 상기 포토레지스트 패턴을 스트립하는 단계; 및 상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계를 포함한다.
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상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계에서 상기 소스 전극과 드레인 전극 각각의 외곽 에지는 상기 오믹 접촉층의 외곽 에지와 실질적으로 동일한 선을 따라 일치한다.
상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계에서 건식 식각가스는 SF6 가스를 포함한다.
상기 게이트 도전 패턴군은 상기 게이트 전극과 연결된 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드 하부 전극을 포함한다.
상기 소스/드레인 도전 패턴군은 상기 소스 전극과 연결된 데이터 라인 및 상기 데이터 라인과 연결된 데이터 패드 하부 전극을 포함한다.
상기 반도체 패턴을 형성하는 단계 이후에는 상기 게이트 절연막 상에 상기 드레인 전극을 노출시키는 화소 접촉홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 화소 접촉홀을 통해 상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함한다.
상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 본 발명의 바람직한 실시예를 도 4 내지 10b를 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 TFT 어레이 기판을 나타낸 평면도이다. 그리고 도 5는 도 4에 도시된 TFT 어레이 기판을 선 "I-I'"을 따라 절취하여 나타낸 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 TFT 어레이 기판은 하부 기판(31)상에 게이트 라인(32)과 데이터 라인(33)의 교차로 정의된 셀영역마다 형성된 TFT와 화소 전극(40)을 구비한다. 그리고 TFT 어레이 기판은 게이트 라인(32)에 게이트 신호를 공급하는 게이트 패드부(GP)와 데이터 라인(33)에 데이터 신호를 공급하는 데이터 패드부(DP)를 더 구비한다.
게이트 패드부(GP)는 게이트 라인(32)에 게이트 신호를 공급하기 위하여 게이트 라인(32)으로부터 연장된 게이트 패드 하부 전극(132), 게이트 절연막(41) 및 보호막(48)을 관통하여 게이트 패드 하부 전극(132)을 노출시키는 게이트 패드 접촉홀(134), 및 게이트 패드 접촉홀(134)을 통해 게이트 패드 하부 전극(132)과 접속되는 게이트 패드 상부 전극(142)을 포함한다.
데이터 패드부(DP)는 데이터 라인(33)에 데이터 신호를 공급하기 위하여 데이터 라인(33)으로부터 연장된 데이터 패드 하부 전극(133), 보호막(48)을 관통하여 데이터 패드 하부 전극(133)을 노출시키는 데이터 패드 접촉홀(135), 및 데이터 패드 접촉홀(135)을 통해 데이터 패드 하부 전극(133)과 접속되는 데이터 패드 상부 전극(143)을 포함한다.
TFT는 게이트 라인(32)으로부터의 게이트 신호에 응답하여 데이터 라인(33)으로부터의 데이터 신호를 화소 전극(40)에 공급한다. 이를 위하여, TFT는 게이트 라인(32)에 연결된 게이트 전극(34), 게이트 전극(34)과 중첩된 반도체 패턴(37), 반도체 패턴(37)과 오믹 접촉하고 화소 전극(40)에 접속된 드레인 전극(39), 및 반도체 패턴(37)과 오믹 접촉하고 데이터 라인(33)에 연결된 소스 전극(38)을 포함한다.
반도체 패턴(37)은 활성층(35), 및 활성층(35)상에 적층된 오믹 접촉층(36)으로 구성된다. 활성층(35)은 소스 전극(38)과 드레인 전극(39) 사이의 반도체 채널부(30)에서 노출되어 채널 역할을 하고, 오믹 접촉층(36)은 전극들(38, 39)이 활성층(35)에 오믹 접촉되도록 한다.
반도체 채널부(30)에는 스트립 용액의 잔여물이 남지 않는다. 이와 같이 반도체 채널부(30)가 오염되지 않으므로 TFT 소자의 전기적 특성이 저하되지 않고, 그 결과 구동의 신뢰성이 개선된다.
소스 전극(38) 및 드레인 전극(39) 각각의 외곽 에지는 실질적으로 오믹 접촉층(36)의 외곽 에지와 단차없이 패터닝된다. 다시 말하여, 소스 전극(38) 및 드레인 전극(39) 각각의 외곽 에지와 오믹 접촉층(36)의 외곽 에지는 실질적으로 동일한 선을 따라 일치한다.
이하, 도 6a 내지 도 10b에서는 본 발명에 따른 TFT 어레이 기판의 제조공정에 대해 설명하기로 한다.
도 6a 및 도 6b는 본 발명에 따른 TFT 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 기판(31) 상에는 제1 마스크 공정으로 게이트 라인(32), 게이트 전극(34), 및 게이트 패드 하부 전극(132)을 포함하는 게이트 도전 패턴군이 형성된다. 게이트 도전 패턴군은 몰리브덴(Mo), 티타늄(Ti), Cu, 알루미늄네오디뮴(AlNd), 알루미늄(Al), 크롬(Cr), Mo합금, Cu합금, Al합금 등과 같은 금속물질을 재료로 단일층 또는 이중층이상으로 이루어진다.
도 7a 및 도 7b는 본 발명에 따른 TFT 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다. 그리고 도 8a 내지 8h는 본 발명에 따른 제2 마스크 공정을 단계적으로 설명하기 위한 도면이다.
도 7a 및 도 7b를 참조하면, 게이트 도전 패턴군이 형성된 기판(31) 상에는 게이트 절연막(41)이 형성된다. 그리고 게이트 절연막(41) 상에는 제2 마스크 공정으로 데이터 라인(33), 소스 전극(38), 드레인 전극(39), 및 데이터 패드 하부 전극(133)을 포함하는 소스/드레인 도전 패턴군이 형성되고, 소스/드레인 도전 패턴군 하부에는 반도체 패턴(37)이 중첩된다. 반도체 패턴(37)은 활성층(35) 및 오믹 접촉층(36)을 포함하고, 활성층(35)은 소스 전극(38)과 드레인 전극(39) 사이의 채널부(30)에서 노출된다. 또한, 소스 전극(38) 및 드레인 전극(39) 각각의 외곽 에지와 오믹 접촉층(36)의 외곽 에지는 실질적으로 동일한 선을 따라 일치한다.
이하에서는 본 발명에 따른 제2 마스크 공정을 TFT영역 위주로 단계적으로 설명하기로 한다.
게이트 도전 패턴군이 형성된 기판(31)상에는 도 8a에 도시된 바와 같이 게이트 도전 패턴군을 덮도록 게이트 절연막(41), 비정질 실리콘층(42), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(이하, n+ 불순물이 도핑된 경우를 예로 들어 "n+ 비정질 실리콘층"이라 함)(43), 소스/드레인 금속층(44), 및 포토레지스트(45)가 순차적으로 형성된다. 게이트 절연막(41)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다. 소스/드레인 금속층(44)으로는 저저항 배선을 위한 Cu 금속이 이용된다. 이어서, 기판(31) 상부에는 제2 마스크(46)가 배치된다. 제2 마스크(46)로는 회절 노광 마스크 또는 반투과 마스크가 이용된다. 이하에서는, 회절 노광 마스크를 이용한 경우를 예로들어 설명한다. 회절 노광 마스크인 제2 마스크(46)는 자외선을 투과시키는 투과영역(P1)과, 자외선을 회절시켜 자외선의 일부만을 투과시키는 회절 노광영역(P2)과, 자외선을 차단하는 차단 영역(P3)을 구비한다.
상술한 제2 마스크(46)를 이용하여 포토레지스트(45)를 노광한 후 현상함으로써 도 8b에 도시된 바와 같이 소스/드레인 금속층(44)상에는 부분적으로 다른 높이를 갖는 포토레지스트 패턴(47)이 형성된다. 포토레지스트 패턴(47)은 차단 영역(P3)과 회절 노광영역(P2)에 대응하는 부분에서 단차를 갖는다. 즉, 차단 영역(P3)에 대응하는 부분에는 제1 높이(h1)의 포토레지스트 패턴(47A)이 형성되고 회절 노광영역(P2)에 대응하는 부분에는 제1 높이(h1)의 포토레지스트 패턴(47A)보다 낮은 높이를 가지는 제2 높이(h2)의 포토레지스트 패턴(47B)이 형성된다. 이 후 포토레지스트 패턴(47)을 이용하여 노출된 소스/드레인 금속층(44), 그 하부의 n+ 비정질 실리콘층(43), 및 비정질 실리콘층(42)을 순차적으로 식각하여 제거한다. 이 때, 소스/드레인 금속층(44)은 습식식각으로, n+ 비정질 실리콘층(43), 및 비정질 실리콘층(42)은 건식식각으로 제거한다.
상술한 식각공정을 통해 도 8c에 도시된 바와 같이 소스/드레인 연결패턴(140) 및 반도체 패턴(37)이 형성된다. 도시하진 않았으나 소스/드레인 연결패턴(140)은 데이터 라인 및 데이터 패드 하부 전극과 동시에 형성된다. 반도체 패턴(37)은 데이터 라인, 데이터 패드 하부 전극, 및 소스/드레인 연결패턴(140) 하부에 형성되고, 활성층(35) 및 오믹 접촉층(36)을 포함한다. 소스/드레인 금속층(44)을 습식식각하는 과정에서 소스/드레인 금속층(44)으로 이용되는 Cu는 포토레지스트 패턴(47)의 에지와 접하는 부분에서 빠르게 식각된다. 이에 따라 습식식각을 통해 형성된 소스/드레인 연결패턴(140)의 폭은 이와 중첩된 포토레지스트 패턴(47)의 폭보다 좁게 형성된다.
이 후, 플라즈마를 이용한 애싱 공정을 통해 포토레지스트 패턴(47)을 애싱함으로써 도 8d에 도시된 바와 같이 제1 높이의 포토레지스트 패턴(47A)은 얇아지고, 제2 높이의 포토레지스트 패턴(47B)은 제거된다. 이에 따라 제2 높이의 포토레지스트 패턴(47B)과 대응하는 소스/드레인 연결패턴(140)의 일부가 노출된다. 또한 애싱 공정 진행시 제2 높이의 포토레지스트 패턴(47B)의 제거와 함께 제1 높이의 포토레지스트 패턴(47A)의 양측부도 동시에 제거된다. 이에 따라 반도체 패턴(37)의 외곽 에지가 노출된다.
노출된 소스/드레인 연결패턴(140)은 도 8e에 도시된 바와 같이 애싱된 포토레지스트 패턴(47A)을 이용한 습식 식각 공정을 통해 제거된다. 이 때 애싱된 포토레지스트 패턴(47A)의 에지와 인접한 소스/드레인 연결패턴(140)은 도 8c에서 상술한 바와 같이 식각액에 의해 빠르게 식각된다. 이에 따라 소스/드레인 연결패턴(140)은 소스 전극(38)과 드레인 전극(39)으로 분리되고, 소스 전극(38) 및 드레인 전극(39) 각각의 폭은 이들과 중첩된 포토레지스트 패턴(47A)의 폭보다 좁게 형성된다.
이후, 남은 포토레지스트 패턴(47A)은 도 8f에 도시된 바와 같이 노즐(141)을 통해 분사되는 스트립 용액(182)에 의해 제거된다. 그리고 활성층(35)은 오믹 접촉층(36)에 의해 보호된다.
스트립 공정 완료 후, 스트립 용액(182)의 잔여물(P)은 도 8g에 도시된 바와 같이 오믹 접촉층(36)상에 남기 때문에 반도체 채널 역할을 하는 활성층(35)을 오염시키지 않는다.
노출된 오믹 접촉층(36)은 도 8h에 도시된 바와 같이 소스 전극(38) 및 드레인 전극(39)을 포함한 소스/드레인 도전 패턴군을 이용한 건식 식각 공정을 통해 제거된다. 여기서 소스/드레인 도전 패턴군은 데이터 라인 및 데이터 패드 상부 전극을 더 포함한다. 노출된 오믹 접촉층(36)을 제거하면, 소스 전극(38)과 드레인 전극(39)사이에는 활성층(35)이 노출된 반도체 채널부(30)가 형성된다. 그리고 오믹 접촉층(36)이 제거되는 과정에서 오믹 접촉층(36)상에 남은 잔여물(P)도 함께 제거되므로 반도체 채널부(30)에는 잔여물(P)이 남지 않는다. 본 발명에 따른 건식식각 공정은 Cu가 노출된 상태에서 이루어지므로 건식식각 공정에서 사용되는 식각가스로는 Cu를 손상시키지 않는 것을 이용하는 것이 바람직하다. 즉, 건식식각가스로는 Cu와 비정질 실리콘 사이의 선택 식각비(etching selectivity) 차이가 큰 것을 이용하는 것이 바람직하다. 그 예로는 헥사플루오린화황 가스(이하, "SF6가스"라 함)가 있다. 여기서, SF6가스에는 Cu를 쉽게 부식시키는 염소(Cl2)가 포함되지 않는 것이 바람직하다.
상술한 바와 같이 본 발명의 제2 마스크 공정에서는 소스/드레인 도전 패턴군을 형성한 후, 반도체 채널부(30)가 형성되기 전에 포토레지스트 패턴(47A)을 스트립하므로 반도체 채널부(30)가 오염되지 않는다. 또한 본 발명에서는 포토레지스트 패턴(47A)을 스트립한 후, 소스/드레인 도전 패턴군을 이용한 건식식각으로 반도체 채널부(30)를 형성하므로 소스/드레인 도전 패턴군의 외곽 에지와 오믹 접촉층(36)의 외곽 에지는 실질적으로 동일한 선을 따라 일치한다.
도 9a 및 도 9b는 본 발명에 따른 TFT 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 반도체 패턴(37) 및 소스/드레인 도전 패턴군이 형성되고 반도체 채널부(30)가 노출된 게이트 절연막(41) 상에는 제3 마스크 공정으로 다수의 접촉홀(49, 134, 135)을 포함하는 보호막(48)이 형성된다. 여기서 보호막(48)으로는 게이트 절연막(41)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, 벤조사이클로부텐(BCB ; benzocyclobutene), 퍼플루오르싸이클로부탄(PFCB ; perfluorocyclobutane) 등과 같은 유기 절연 물질이 이용된다. 다수의 접촉홀(49, 135, 134)은 드레인 전극(39)을 노출시키는 화소 접촉홀(49), 게이트 패드 하부 전극(132)을 노출시키는 게이트 패드 접촉홀(134), 및 데이터 패드 하부 전극(133)을 노출시키는 데이터 패드 접촉홀(135)을 포함한다. 화소 접촉홀(49)은 보호막(48)을 관통하여 드레인 전극(39)을 노출시킨다. 게이트 패드 접촉홀(134)은 보호막(48)및 게이트 절연막(41)을 관통하여 게이트 패드 하부 전극(132)을 노출시킨다. 데이터 패드 접촉홀(135)은 보호막(48)을 관통하여 데이터 패드 하부 전극(133)을 노출시킨다.
도 10a 및 도 10b는 본 발명에 따른 TFT 어레이 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 보호막(48) 상에는 제4 마스크 공정으로 화소 전극(40), 게이트 패드 상부 전극(142), 데이터 패드 상부 전극(143)을 포함하는 투명도전 패턴군이 형성된다. 화소 전극(40)은 화소 접촉홀(49)을 통해 드레인 전극(39)과 접속된다. 게이트 패드 상부 전극(142)은 게이트 패드 접촉홀(134)을 통해 게이트 패드 하부 전극(132)과 접속된다. 데이터 패드 상부 전극(143)은 데이터 패드 접촉홀(135)을 통해 데이터 패드 하부 전극(133)과 접속된다. 또한 투명도전 패턴군의 재료로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO)등을 포함하는 투명산화도전층이 이용된다.
상술한 바와 같이 본 발명에서는 소스/드레인 도전 패턴군을 형성한 후, 반 도체 채널부가 형성되지 않은 상태에서 포토레지스트 패턴을 스트립한다. 이어서 본 발명에서는 소스/드레인 도전 패턴군을 이용한 건식식각 공정으로 반도체 채널부를 노출시키므로 채널부에 스트립 공정의 잔여물이 남지 않는다. 이에 따라 본 발명은 박막 트랜지스터 소자의 전기적 특성을 개선할 수 있다.
또한 본 발명에서는 포토레지스트 패턴을 스트립한 후 소스/드레인 도전 패턴군을 이용한 건식식각 공정으로 반도체 채널부를 형성하므로 소스 전극 및 드레인 전극 각각의 외곽 에지와 오믹 접촉층의 외곽 에지를 단차없이 동일한 선을 따라 일치시킬 수 있다. 이에 따라 본 발명은 박막 트랜지스터 소자의 전기적 특성을 개선할 수 있다.
그리고 본 발명은 마스크 등의 제조장비를 추가 또는 변경하지 않고 표준 마스크 공정인 4마스크 공정을 통해 이루어지므로 마스크 변경에 따른 제조 비용이 추가되지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (11)
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- 기판 상에 박막 트랜지스터의 게이트 전극을 포함한 게이트 도전 패턴군을 형성하는 단계;상기 기판 상에 상기 게이트 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 및 구리를 포함하는 소스/드레인 금속층을 형성하는 단계;상기 소스/드레인 금속층 상에 부분적으로 높이가 다른 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 및 비정질 실리콘층을 식각하여 활성층 및 오믹접촉층을 포함하는 반도체 패턴을 형성하는 단계;상기 포토레지스트 패턴을 애싱하는 단계;상기 애싱된 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층을 습식 식각하여 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함하는 소스/드레인 도전 패턴군을 형성하는 단계;상기 소스전극과 상기 드레인 전극 사이에 상기 오믹 접촉층이 잔류하는 상태에서 상기 포토레지스트 패턴을 스트립하는 단계; 및상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계를 포함하며;상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계에서 사용되는 건식 식각가스는 염소(Cl2)가 포함되지 않은 헥사플루오린화항(SF6) 가스인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 소스/드레인 도전 패턴군을 이용한 건식식각으로 활성층이 노출된 반도체 채널부를 형성하는 단계에서 상기 소스 전극과 드레인 전극 각각의 외곽 에지는 상기 오믹 접촉층의 외곽 에지와 실질적으로 동일한 선을 따라 일치하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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- 제 6 항에 있어서,상기 게이트 도전 패턴군은 상기 게이트 전극과 연결된 게이트 라인 및 상기 게이트 라인과 연결된 게이트 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 소스/드레인 도전 패턴군은 상기 소스 전극과 연결된 데이터 라인 및 상기 데이터 라인과 연결된 데이터 패드 하부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 반도체 패턴을 형성하는 단계 이후에는상기 게이트 절연막 상에 상기 드레인 전극을 노출시키는 화소 접촉홀을 포함하는 보호막을 형성하는 단계; 및상기 보호막 상에 상기 화소 접촉홀을 통해 상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
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| KR1020070028226A KR101319332B1 (ko) | 2007-03-22 | 2007-03-22 | 박막 트랜지스터 어레이 기판의 제조방법 |
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| KR1020070028226A KR101319332B1 (ko) | 2007-03-22 | 2007-03-22 | 박막 트랜지스터 어레이 기판의 제조방법 |
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2007
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