KR102135911B1 - 박막트랜지스터 어레이 기판의 제조방법 - Google Patents

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Abstract

본원의 각 실시예는 박막트랜지스터 어레이 기판의 신뢰도를 향상시키기 위한 제조방법에 관한 것으로, 기판 상에 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 게이트전극과 오버랩하고 채널영역을 포함하는 액티브층을 형성하는 단계; 상기 게이트절연막 상의 전면에 상기 액티브층을 덮는 제 1 및 제 2 금속층을 형성하는 단계; 상기 제 2 금속층 상에, 상기 액티브층의 채널영역에 대응하는 투과부를 포함한 마스크층을 형성하는 단계; 상기 제 2 금속층만을 패터닝하는 단계; 상기 제 1 금속층을 패터닝하여, 상기 액티브층의 양측 상에 접하는 소스 및 드레인전극을 형성하는 단계; 및 상기 마스크층을 제거하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.

Description

박막트랜지스터 어레이 기판의 제조방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판을 제조하는 방법에 관한 것으로, 특히 박막트랜지스터 어레이 기판의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
이들 표시장치 중 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식의 표시장치는 한 쌍의 기판 중 어느 하나로서, 박막트랜지스터 어레이 기판을 포함한다.
박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하는 복수의 박막트랜지스터를 포함한다.
각 박막트랜지스터는 게이트전극, 게이트전극으로부터 절연되고, 게이트전극의 전압레벨에 따라 채널이 형성되는 채널영역을 포함하는 액티브층, 게이트전극으로부터 절연되고 액티브층의 채널영역 양측에 연결되는 소스 및 드레인전극을 포함한다. 이러한 박막트랜지스터는, 게이트전극과 액티브층의 배치 형태에 따라, 바텀게이트형태 및 탑게이트형태로 구분될 수 있다.
도 1 및 도 2는 일반적인 바텀게이트형태의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제조하는 과정을 나타낸 공정도이다.
도 1 및 도 2에 도시한 바와 같이, 바텀게이트형태의 박막트랜지스터(10)는 기판(11) 상에 형성되는 게이트전극(12), 기판(11) 상의 전면에 형성되고 게이트전극(12)을 덮는 게이트절연막(13), 게이트절연막(13) 상에 형성되고 게이트전극(12)과 오버랩하는 액티브층(14), 게이트절연막(13) 상에 형성되고 액티브층(14)의 양측 상에 접하는 소스 및 드레인전극(15, 16)을 포함한다. 그리고, 식별부호 "20"은 소스 및 드레인전극(15, 16)을 형성하기 위한 마스크층을 나타낸다.
이와 같이, 액티브층(14)을 형성한 이후에, 소스 및 드레인전극(15, 16)을 형성하므로, 소스 및 드레인전극(15, 16)을 형성하기 위한 습식식각 공정 시, 액티브층(14)의 표면이 식각공정에 노출될 수 있으며, 이 경우, 액티브층(14)이 반도체특성을 상실할 수 있는 문제점이 있다.
이에, 소스 및 드레인전극(15, 16)을 형성하는 단계는, 습식식각을 이용하여, 투과부(TA)에 대응한 제 1 및 제 2 금속층(a, b)을 함께 패터닝하고, 액티브층(14) 상에 제 1 금속층(a)의 일부를 남기는 단계, 및 건식식각을 이용하여 액티브층(14) 상에 남겨진 제 1 금속층(a)의 일부를 제거하는 단계를 포함한다.
습식식각을 이용하여 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계에서, 습식식각은 등방성을 띠므로, 투과부(TA)를 통해 노출된 제 1 및 제 2 금속층(a, b)이 식각되는 너비는 투과부(TA)보다 넓어진다. 이에, 액티브층(14) 상부에서 마스크층(20)은 제 2 금속층(b) 밖으로 소정 너비(WP)만큼 돌출된다.
그리고, 도 2에 도시한 바와 같이, 건식식각을 이용하여 투과부(TA)에 대응한 제 1 금속층(a)의 남겨진 일부를 제거하는 단계에서, 제 1 금속층(a)의 남겨진 일부가 제거되어, 액티브층(14)의 일부 표면이 노출된다. 이 뿐만 아니라, 건식식각에 의해, 투과부(TA) 주변의 마스크층(20)이 애싱(ashing)되어, 제 1 마진(M1)의 너비만큼 밀려 제거된다.
이에, 건식식각을 이용하여 액티브층(14) 상에 남겨진 제 1 금속층(a)의 일부를 제거하기 전에, 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 소정 너비(WP)가 제 1 마진(M1) 이상이 되지 않으면, 액티브층(14) 상에 남겨진 제 1 금속층(a)의 일부를 제거하기 위한 건식식각이 실시되는 동안, 제 2 금속층(b) 상부가 건식식각에 노출된다. 그리고, 마스크층(20)에 의해 가려지지 않은 제 2 금속층(b)의 표면은, 건식식각 시의 식각가스에 반응하여, 이물질(30)을 발생시키는 문제점이 있다. 이러한 이물질(30)은 소스 및 드레인전극(15, 16)의 저항을 증가시켜서, 박막트랜지스터 어레이 기판의 신뢰도가 저하되는 문제점이 있다.
또한, 별도로 도시하고 있지 않으나, 마스크층(20)을 제거하기 전에, 투과부(TA)에 대응하는 액티브층(14)의 채널영역 표면을 플라즈마 처리할 수 있다. 그런데, 제 2 금속층(b)이 마스크층(20) 밖으로 노출되면, 액티브층(14)보다 높은 전도도를 띠는 제 2 금속층(b) 측으로 플라즈마가 집중되어, 액티브층(13)의 표면에 대한 플라즈마 처리가 적절히 실시될 수 없으므로, 박막트랜지스터 어레이 기판의 신뢰도가 저하되는 문제점이 있다.
그러므로, 건식식각을 이용하여 액티브층(14) 상에 남겨진 제 1 금속층(a)의 일부를 제거하기 전에, 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 소정 너비(WP)가 제 1 마진(M1) 이상이 되도록, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계의 공정 시간을 충분히 늘릴 필요가 있다.
한편, 도 1에 도시한 바와 같이, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계에서, 투과부(TA)에 대응한 제 1 및 제 2 금속층(a, b)이 완전히 제거된 후에도 계속해서 습식식각이 실시되면, 액티브층(14)이 습식식각에 노출될 수 있다. 이 경우, 액티브층(14)의 반도체 특성이 제거되거나 감소되며, 그로 인해, 박막트랜지스터 어레이 기판의 신뢰도가 저하되는 문제점이 있다.
이에, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계는, 액티브층(14) 상부에 남아있는 제 1 금속층(a)의 두께(RTH)가 제 2 마진(M2) 이상일 때까지만 실시되어야 한다. 즉, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계의 공정시간은 액티브층(14) 상에 제 1 금속층(a)이 제 2 마진(M2) 이상의 두께로 남아있을 때까지로 한정된다.
이상과 같이, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계에서, 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 너비(WP)가 제 1 마진(M1) 이상이 되도록 공정시간이 충분히 길어야 하는 반면, 액티브층(14) 상부에 남아있는 제 1 금속층(a)의 두께(RTH)가 제 2 마진(M2) 이상이 되기 위해서는 공정시간이 짧아야 한다.
즉, 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 너비(WP)가 제 1 마진(M1) 이상이어야 하는 것과, 액티브층(14) 상부에 남아있는 제 1 금속층(a)의 두께(RTH)이 제 2 마진(M2) 이상이어야 하는 것은 상호 트레이드오프(trade off) 관계이다.
따라서, 소스 및 드레인전극(15, 16) 형성 시, 이물질 발생과 플라즈마 처리 방해, 및 액티브층(14)의 반도체특성 저하를 모두 방지하는 것이 어려우므로, 박막트랜지스터 어레이 기판의 신뢰도 향상에 한계가 있는 문제점이 있다.
본원은 소스 및 드레인 전극 형성 시, 이물질 발생과 액티브층의 반도체특성 저하를 모두 용이하게 방지할 수 있어, 박막트랜지스터 어레이 기판의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 기판 상에 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 게이트전극과 오버랩하고 채널영역을 포함하는 액티브층을 형성하는 단계; 상기 게이트절연막 상의 전면에 상기 액티브층을 덮는 제 1 및 제 2 금속층을 형성하는 단계; 상기 제 2 금속층 상에, 상기 액티브층의 채널영역에 대응하는 투과부를 포함한 마스크층을 형성하는 단계; 상기 제 2 금속층만을 패터닝하는 단계; 상기 제 1 금속층을 패터닝하여, 상기 액티브층의 양측 상에 접하는 소스 및 드레인전극을 형성하는 단계; 및 상기 마스크층을 제거하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
여기서, 상기 제 2 금속층만을 패터닝하는 단계는 상기 액티브층 상부에서, 상기 마스크층이 상기 제 2 금속층 밖으로 돌출되는 너비가 제 1 마진 이상이 되기까지 실시된다.
본원의 각 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 제 2 금속층만을 패터닝하는 단계를 포함한다.
이러한 제 2 금속층만을 패터닝하는 단계에서, 액티브층 상부에서 마스크층이 제 2 금속층 밖으로 돌출되는 너비가 제 1 마진 이상이 되도록 조절될 수 있다.
그러므로, 이후 액티브층 상부에 잔존하는 제 1 금속층을 패터닝하는 단계에서, 마스크층이 제 1 마진의 너비만큼 밀려 제거되더라도, 제 1 및 제 2 금속층이 마스크층 밖으로 노출되는 것을 방지할 수 있어, 노출된 제 1 및 제 2 금속층에 의한 이물질 발생 및 플라즈마 처리 방해를 미연에 방지할 수 있다.
또한, 제 2 금속층만을 패터닝하는 단계에서, 제 2 금속층만이 식각되므로, 액티브층 상부에서 마스크층이 제 2 금속층 밖으로 돌출되는 너비가 제 1 마진 이상이 되기까지 충분히 긴 공정시간동안 식각공정을 실시하더라도, 제 1 금속층에 미치는 영향이 작다. 즉, 액티브층 상부에 제 1 금속층이 제 2 마진 이상의 두께로 남아있으므로, 액티브층이 습식식각에 노출되어 반도체특성을 상실하는 것을 방지할 수 있다.
따라서, 본원의 각 실시예에 따른 제조방법은 박막트랜지스터 어레이 기판의 신뢰도를 향상시킬 수 있다.
도 1 및 도 2는 일반적인 바텀게이트형태의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제조하는 과정을 나타낸 공정도이다.
도 3은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 4a 내지 도 4i는 도 3의 각 단계를 나타낸 공정도이다.
도 5는 본원의 제 2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6a 내지 도 6c는 도 5의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 3 및 도 4a 내지 도 4i를 참조하여, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 3은 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 4a 내지 도 4i는 도 3의 각 단계를 나타낸 공정도이다.
도 3에 도시한 바와 같이, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트전극을 형성하는 단계(S110), 기판 상의 전면에 게이트전극을 덮는 게이트절연막을 형성하는 단계(S120), 게이트절연막 상에 게이트전극과 오버랩하고 채널영역을 포함하는 액티브층을 형성하는 단계(S130), 및 게이트절연막 상에 액티브층의 양측 상에 접하는 소스 및 드레인전극을 형성하는 단계(S140)를 포함한다.
소스 및 드레인전극을 형성하는 단계(S140)는 게이트절연막 상의 전면에 액티브층을 덮는 제 1 및 제 2 금속층을 순차 형성하는 단계(S141), 제 2 금속층 상에 액티브층의 채널영역에 대응하는 투과부를 포함한 마스크층을 형성하는 단계(S142), 제 2 금속층만을 패터닝하는 단계(S143), 및 제 1 금속층을 패터닝하여, 제 1 및 제 2 금속층을 포함한 다중층으로 이루어진 소스 및 드레인전극을 형성하는 단계(S144)를 포함한다.
그리고, 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 소스 및 드레인전극을 형성하는 단계(S140) 이후에, 마스크층 사이로 노출된 액티브층의 표면을 플라즈마 처리하는 단계(S150), 및 마스크층을 제거하는 단계(S160)를 더 포함한다.
도 4a에 도시한 바와 같이, 기판(11) 상에 게이트전극(12)을 형성한다. (S110) 여기서, 게이트전극은 저항이 비교적 낮은 금속의 단일층 또는 그를 포함한 다중층으로 형성될 수 있다.
도 4b에 도시한 바와 같이, 기판(11) 상의 전면에 게이트전극(12)을 덮는 게이트절연막(13)을 형성한다. (S120) 여기서, 게이트절연막(13)은 SiOx 및 SiNy와 같은 무기절연재료로 형성될 수 있다.
도 4c에 도시한 바와 같이, 게이트절연막(13) 상에 게이트전극(11)의 적어도 일부와 오버랩하는 액티브층(14)을 형성한다. (S130)
액티브층(14)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나일 수 있다.
도 4d에 도시한 바와 같이, 액티브층(14)을 포함한 게이트절연막(13) 상의 전면에 제 1 및 제 2 금속층(a, b)을 순차적으로 적층한다. (S141)
제 1 금속층(a)은 게이트절연막(13) 및 액티브층(14)과의 점착력이 우수한 재료로 선택될 수 있다. 예시적으로, 제 1 금속층(a)은 몰리브덴-티타늄의 합금(Mo/Ti)으로 이루어질 수 있다.
제 2 금속층(b)은 전도도가 낮은 재료로 선택될 수 있다. 예시적으로 제 2 금속층(b)은 구리(Cu)로 이루어질 수 있다.
도 4e에 도시한 바와 같이, 제 2 금속층(b) 상의 전면에 포토레지스트층(미도시)을 형성하고, 이를 패터닝하여, 마스크층(20)을 형성한다. (S142) 마스크층(20)은 액티브층(14)의 채널영역에 대응하는 제 2 금속층(b)의 일부를 노출시키는 투과부(TA)를 포함한다.
여기서 투과부(TA)는, 습식식각에 대한 제 2 금속층(b)의 식각 마진을 고려하여, 액티브층(14)의 채널영역보다 좁은 너비일 수 있다.
도 4f에 도시한 바와 같이, 습식식각을 이용하여, 마스크층(20)의 투과부(TA)에 의해 노출된 제 2 금속층(b)만을 패터닝한다. (S143)
이때, 식각액은 제 1 금속층(a)에 대한 식각율이 제 2 금속층(b)에 대한 식각율보다 현저히 낮은 재료로 선택된다. 예를 들어, 제 1 금속층(a)의 식각율이 1Å/sec 이하인 식각액일 수 있다.
그리고, 제 2 금속층(b)만을 패터닝하는 단계(S143)는, 액티브층(14) 상부, 즉 투과부(TA) 주변의 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 너비(WP)가 제 1 마진(M1) 이상이 되기까지 실시된다.
여기서, 제 1 마진(M1)은 이후 제 1 금속층(a)을 제거하는 단계(S144) 동안, 액티브층(14) 상부, 즉 투과부(TA) 주변의 마스크층(20)이 건식식각에 의해 애싱되어 밀려 제거되는 너비이다. 예시적으로 제 1 마진(M1)은 0.3um~2um일 수 있다.
다음, 도 4g에 도시한 바와 같이, 건식식각을 이용하여, 제 1 금속층(a)을 패터닝함으로써, 액티브층(14)의 양측 상에 접하는 소스 및 드레인전극(15, 16)을 형성한다. (S144)
여기서, 소스 및 드레인전극(15, 16) 각각은 제 1 및 제 2 금속층(a, b)을 포함한 다중층으로 형성된다.
이로써, 게이트전극(12), 액티브층(14), 소스 및 드레인전극(15, 16)을 포함한 박막트랜지스터가 형성된다.
이어서, 도 4h에 도시한 바와 같이, 마스크층(20)을 그대로 유지한 상태에서, 액티브층(14)의 노출된 표면에 플라즈마 처리를 실시한다. (S150)
이와 같이 하면, 단계(S144)의 식각 공정에 노출된 액티브층(14)의 표면에 발생될 수 있는 이물질 등이 제거될 수 있어, 박막트랜지스터 어레이 기판의 신뢰도가 더욱 향상될 수 있다.
도 4i에 도시한 바와 같이, 제 2 금속층(b) 상에 남아있는 마스크층(20)을 제거한다. (S160)
이상과 같이, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 마스크층(20)과 습식식각을 이용하여 제 2 금속층(b)만을 패터닝하는 단계(S143)를 포함함으로써, 액티브층(14) 상부를 덮는 제 1 금속층(a)을 유지시키면서도, 투과부(TA) 주변의 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 너비(WP)가 제 1 마진(M1) 이상이 되도록 조절하기가 용이해진다.
이에, 제 1 금속층(a)을 패터닝하기 위한 건식식각이 실시되는 단계(S144) 동안, 마스크층(20)이 밀려 제거되더라도, 제 2 금속층(b)은 마스크층(20)에 의해 가려질 수 있으므로, 제 2 금속층(b)이 단계(S144)의 건식식각 또는 단계(S150)의 플라즈마 처리에 노출되는 것이 방지된다.
따라서, 액티브층(14)이 습식식각에 노출되어 반도체특성을 상실하는 것이 방지될 수 있을 뿐만 아니라, 이물질 발생이 방지될 수 있고, 액티브층(14)에 대한 플라즈마 처리가 안정적으로 실시될 수 있어, 박막트랜지스터 어레이 기판의 신뢰도가 향상될 수 있다.
한편, 본원의 제 1 실시예에 따르면, 건식식각을 이용하여 제 1 금속층(a)을 패터닝하는 단계(S144)가 제 1 금속층(a)의 전체 두께에 대응하는 공정 시간으로 실시되어야 하므로, 마스크층(20)이 밀려 제거되는 너비인 제 1 마진(M1)이 커질 수 있다.
이를 방지하기 위하여, 본원의 제 2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 마스크층(20)의 투과부(TA)에 대응하는 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계를 더 포함한다.
도 5에 도시한 바와 같이, 본원의 제 2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 제 2 금속층(b)만을 패터닝하는 단계(S143) 이전에, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계(S145)를 더 포함하는 것을 제외하면, 도 3, 도 4a 내지 도 4e, 도 4h 및 도 4i에 도시한 제 1 실시예와 동일하므로, 이하에서 중복되는 설명은 생략하기로 한다.
즉, 도 4a 내지 도 4e에 도시한 바와 같이, 기판(11) 상에 게이트전극(12)을 형성하고 (S110), 기판(11) 상의 전면에 게이트절연막(13)을 형성하며 (S120), 게이트절연막(13) 상에 액티브층(14)을 형성한다. (S130) 그리고, 액티브층(14)을 포함한 게이트절연막(13) 상의 전면에 제 1 및 제 2 금속층(a, b)을 형성하고 (S141), 제 2 금속층(b) 상에 마스크층(20)을 형성한다. (S142)
이어서, 도 6a에 도시한 바와 같이, 습식식각을 이용하여, 마스크층(20)의 투과부(TA)에 의해 노출된 제 2 금속층(b) 및 그 하부의 제 1 금속층(a)을 함께 패터닝한다. (S145)
이때, 식각액은 제 1 및 제 2 금속층(a, b)에 대한 식각율이 비슷하게 높은 재료로 선택될 수 있다.
그리고, 제 1 및 제 2 금속층(a, b)을 함께 패터닝하는 단계(S145)는, 액티브층(14) 상부에 제 1 금속층(a)이 제 2 마진(M2) 이상의 소정 두께만큼 남아있을 때까지만 실시된다.
즉, 단계(S145) 이후에, 액티브층(14)의 일부 상에는 제 2 마진(M2) 이상인 소정 두께(RTH)의 제 1 금속층(a)이 잔존한다.
여기서, 제 2 마진(M2)은 식각액을 투과시키지 않는 제 1 금속층(a)의 임계 두께에 해당한다.
다음, 도 6b에 도시한 바와 같이, 제 2 금속층(b)만을 패터닝한다. (S143) 이때, 제 2 금속층(b)만을 패터닝하는 단계(S143)는, 액티브층(14) 상부에서 마스크층(20)이 제 2 금속층(b) 밖으로 돌출되는 너비(WP)가 제 1 마진(M1') 이상이 되기까지 실시된다.
이어서, 도 6c에 도시한 바와 같이, 건식식각 및 마스크층(20)을 이용하여, 제 1 금속층(a)을 패터닝함으로써, 액티브층(14)의 양측 상에 접하는 소스 및 드레인전극(15, 16)을 형성한다. (S144) 이때, 건식식각에 의해 제거되는 제 1 금속층(a)의 두께(RTH)는 제 2 마진(M2)보다는 크지만, 단계(S145)에 의해 제 1 금속층(a)의 전체두께보다 작으므로, 제 1 실시예에 비해 짧은 공정시간으로 실시될 수 있다. 이에, 단계(S144)에서, 마스크층(20)이 밀려 제거되는 너비인 제 1 마진(M1')이 제 1 실시예의 제 1 마진(M1)보다 감소될 수 있다.
이로써, 단계(S144) 및 단계(S150) 동안, 제 2 금속층(a)이 건식식각 또는 플라즈마 처리에 노출되는 것이 더욱 용이하게 방지될 수 있으므로, 박막트랜지스터 어레이 기판의 신뢰도가 더욱 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
10: 박막트랜지스터 어레이 기판 11: 기판
12: 게이트전극 13: 게이트절연막
14: 액티브층 15, 16: 소스 및 드레인전극
a, b: 제 1 및 제 2 금속층
20: 마스크층 TA: 투과부
WP: 마스크층이 제 2 금속층 밖으로 돌출되는 너비
M1, M1': 제 1 마진(WP에 대한 마진)
RTH: 단계(S145) 이후, 제 1 금속층의 두께
M2: 제 2 마진(RTH)에 대한 마진)

Claims (7)

  1. 기판 상에 게이트전극을 형성하는 단계;
    상기 기판 상의 전면에 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 게이트전극과 오버랩하고 채널영역을 포함하는 액티브층을 형성하는 단계;
    상기 게이트절연막 상의 전면에 상기 액티브층을 덮는 제 1 및 제 2 금속층을 형성하는 단계;
    상기 제 2 금속층 상에, 상기 액티브층의 채널영역에 대응하는 투과부를 포함한 마스크층을 형성하는 단계;
    상기 마스크층을 이용하여 습식식각으로 상기 제 2 금속층을 패터닝함과 함께 그 하부의 제 1 금속층을 일정 두께만큼 패터닝하는 단계;
    상기 마스크층을 이용하여 건식식각으로 잔류하는 상기 제 1 금속층을 패터닝하여, 상기 액티브층의 양측 상에 접하는 소스 및 드레인전극을 형성하는 단계;
    상기 건식 식각에 노출된 액티브층의 노출된 표면에 발생된 이물질을 플라즈마 처리를 실시하여 제거하는 단계; 및
    상기 마스크층을 제거하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 금속층만을 패터닝하는 단계는
    상기 액티브층 상부에서, 상기 마스크층이 상기 제 2 금속층 밖으로 돌출되는 너비가 제 1 마진 이상이 되기까지 실시되는 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 2 금속층만을 패터닝하는 단계 이전에,
    상기 투과부에 대응하는 상기 제 1 및 제 2 금속층을 함께 패터닝하는 단계를 더 포함하고,
    상기 제 1 및 제 2 금속층을 함께 패터닝하는 단계는, 상기 제 1 금속층이 상기 액티브층 상부에 남아있는 두께가 제 2 마진 이상이 되기까지만 실시되는 박막트랜지스터 어레이 기판의 제조방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속층을 형성하는 단계에서,
    상기 제 1 금속층은 몰리브덴-티타늄의 합금(Mo/Ti)으로 이루어지고,
    상기 제 2 금속층은 구리(Cu)로 이루어지는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 액티브층을 형성하는 단계에서,
    상기 액티브층은 산화물반도체로 형성되는 박막트랜지스터 어레이 기판의 제조방법.
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