JP2011029373A - 薄膜トランジスタ基板及びその製造方法 - Google Patents

薄膜トランジスタ基板及びその製造方法 Download PDF

Info

Publication number
JP2011029373A
JP2011029373A JP2009173059A JP2009173059A JP2011029373A JP 2011029373 A JP2011029373 A JP 2011029373A JP 2009173059 A JP2009173059 A JP 2009173059A JP 2009173059 A JP2009173059 A JP 2009173059A JP 2011029373 A JP2011029373 A JP 2011029373A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
electrode
film transistor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009173059A
Other languages
English (en)
Inventor
Tatsu Okabe
達 岡部
Yoshimasa Chikama
義雅 近間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2009173059A priority Critical patent/JP2011029373A/ja
Publication of JP2011029373A publication Critical patent/JP2011029373A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】薄膜トランジスタ基板の製造コストの低減を図る。
【解決手段】基板１０に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１に重なるように設けられた半導体層１５ａと、半導体層１３ａ上にゲート電極１１に重なると共に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｂとをそれぞれ備えた複数のＴＦＴ５ａが設けられたＴＦＴ基板２０ａであって、半導体層１５ａは、ゲート絶縁膜１２側に設けられたシリコン系の第１半導体層１３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層１４とを備えている。
【選択図】図１

Description

本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、ボトムゲート型の薄膜トランジスタが設けられた薄膜トランジスタ基板及びその製造方法に関するものである。
薄膜トランジスタ（Thin Film Transistor 以下、ＴＦＴと称する）は、例えば、アクティブマトリクス駆動方式の液晶表示パネルや有機ＥＬ（electroluminescence）表示パネルにおいて、画像の最小単位である各画素のスイッチング素子として、広く利用されている。
一般的なボトムゲート型のＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上でゲート電極に重なるように島状に設けられた半導体層と、半導体層上で互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。ここで、半導体層は、チャネル領域が規定された下層の真性アモルファスシリコン層と、真性アモルファスシリコン層のチャネル領域が露出するように設けられた上層のｎ＋アモルファスシリコン層とを備えている。
例えば、特許文献１には、電流駆動型の表示装置の駆動用に耐えうる初期特性を有し且つ高信頼性を得るために、上記チャネル領域に相当するチャネル層が、結晶性シリコン層と非晶質シリコン層との積層構造からなるＴＦＴが開示されている。
特開２００５−１６７０５１号公報
ところで、アモルファスシリコンを用いたＴＦＴにおいて、ｎ＋アモルファスシリコン層は、真性アモルファスシリコン層とソース電極及びドレイン電極とを電気的に接続するために必要な構成要素である。また、ｎ＋アモルファスシリコン層を構成するｎ＋アモルファスシリコンと真性アモルファスシリコン層を構成する真性アモルファスシリコンとは、互いに似通った膜質を有しているので、ｎ＋アモルファスシリコンと真性アモルファスシリコンとのエッチングの選択比がほとんどなくなってしまう。そのため、真性アモルファスシリコン層とｎ＋アモルファスシリコン層との積層膜におけるｎ＋アモルファスシリコン層をエッチングしてチャネル領域を形成する、チャネルエッチングの際には、真性アモルファスシリコン層が薄くなり過ぎないように、真性アモルファスシリコン層を、例えば、１辺が２ｍを超える大型のガラス基板を用いた製造プロセスでは、本来３００Åでよいはずの膜厚の１０倍、すなわち、３０００Å程度に厚く形成する必要があるので、製造コストの増加を招き、改善の余地がある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタ基板の製造コストの低減を図ることにある。
上記目的を達成するために、本発明は、半導体層のソース電極及びドレイン電極側が酸化物半導体により構成されるようにしたものである。
具体的に本発明に係る薄膜トランジスタ基板は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に上記ゲート電極に重なるように設けられた半導体層と、上記半導体層上に上記ゲート電極に重なると共に互いに離間するように設けられたソース電極及びドレイン電極とをそれぞれ備えた複数の薄膜トランジスタが設けられた薄膜トランジスタ基板であって、上記半導体層は、上記ゲート絶縁膜側に設けられたシリコン系の第１半導体層と、上記ソース電極及びドレイン電極側に設けられた酸化物半導体系の第２半導体層とを備えていることを特徴とする。
上記の構成によれば、シリコン系の第１半導体層と（例えば、金属系の）ソース電極及びドレイン電極との間には、酸化物半導体系の第２半導体層が介在しているので、第１半導体層とソース電極及びドレイン電極とが確実に電気的に接続される。そして、半導体層が、ゲート絶縁膜側に設けられたシリコン系の第１半導体層と、ソース電極及びドレイン電極側に設けられた酸化物半導体系の第２半導体層とを備えているので、第１半導体層を形成するための被エッチング膜と第２半導体層を形成するための被エッチング膜とのエッチングの選択比が高くなる。そのため、第１半導体層を必要以上に厚く形成しなくてもよくなるので、製造コストが低減される。また、酸化物半導体系の第２半導体層を形成するための被エッチング膜は、ドライエッチングよりも低コストなウエットエッチングによりパターニング可能であるので、製造コストが低減される。したがって、薄膜トランジスタ基板の製造コストの低減を図ることが可能になる。
上記第１半導体層は、チャネル領域を有するアモルファスシリコン層であり、上記第２半導体層は、上記アモルファスシリコン層のチャネル領域が露出するように設けられていてもよい。
上記の構成によれば、第１半導体層がアモルファスシリコン層であり、アモルファスシリコン層のチャネル領域が露出するように酸化物半導体系の第２半導体層が設けられているので、従来のアモルファスシリコンを用いた薄膜トランジスタにおけるｎ＋アモルファスシリコン層が酸化物半導体系の第２半導体層に置き換わった薄膜トランジスタが具体的に構成される。
上記第１半導体層は、ポリシリコン層であり、上記第２半導体層は、上記ポリシリコン層の上面を覆うように設けられていてもよい。
ここで、第２半導体層を構成する酸化物半導体は、バンドギャップ（エネルギーギャップ）が比較的大きいので、ゲート電極が低電位に保持されたときに電気抵抗が高くなる性質を有している。上記の構成によれば、第１半導体層がポリシリコン層であり、酸化物半導体系の第２半導体層がポリシリコン層の上面を覆うように設けられているので、薄膜トランジスタのオフ電流を低下させることが可能になる。また、第２半導体層を構成する酸化物半導体の電子移動度は、アモルファスシリコンの電子移動度の１０倍以上であるので、例えば、特許文献１に開示されたアモルファスシリコン／ポリシリコンの積層構造の場合よりも、薄膜トランジスタのオン電流の低下が抑制される。さらに、従来のポリシリコンを用いた薄膜トランジスタでは、オフ電流を低下させるために、例えば、高コストで複雑なイオン注入工程を行ってＬＤＤ（Lighty Doped Drain）構造を取る必要があったのに対して、上記の構成によれば、ポリシリコン層の上面に酸化物半導体系の第２半導体層を積層することにより、薄膜トランジスタのオフ電流を低下させることが可能であるので、製造コストが低減される。
上記ポリシリコン層の粒径は、２００ｎｍ以上であってもよい。
上記の構成によれば、ポリシリコン層の粒径が２００ｎｍ以上であるので、第１半導体層及びそれを備えた半導体層の電子移動度が高くなり、薄膜トランジスタが、各画素のトランジスタだけでなく周辺回路のトランジスタにも適用される。
上記第２半導体層は、Ｉｎ、Ｚｎ及びＧａ、Ｉｎ、Ｚｎ及びＳｉ、又はＩｎ、Ｚｎ及びＡｌを含んでいてもよい。
上記の構成によれば、第２半導体層が、Ｉｎ、Ｚｎ及びＧａ、Ｉｎ、Ｚｎ及びＳｉ、又はＩｎ、Ｚｎ及びＡｌを含んでいるので、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）などの酸化物半導体系の第２半導体層が具体的に構成される。
上記各薄膜トランジスタにそれぞれ接続された複数の画素電極を有し、上記各画素電極は、上記第２半導体層の一部により構成されていてもよい。
上記の構成によれば、各画素電極が透明な酸化物半導体系の第２半導体層の一部により構成されているので、画素電極を形成する際に一般的に行われる、透明導電膜を成膜してパターニングするという工程が不要になり、製造コストが低減される。
また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に上記ゲート電極に重なるように半導体層を形成する半導体層形成工程と、上記半導体層上に上記ゲート電極に重なると共に互いに離間するように設けられたソース電極及びドレイン電極を形成するソース層形成工程とを備える複数の薄膜トランジスタが設けられた薄膜トランジスタ基板の製造方法であって、上記半導体層形成工程では、上記ゲート絶縁膜上にシリコン系の第１半導体層を形成した後に、該第１半導体層上に酸化物半導体系の第２半導体層を形成することを特徴とする。
上記の方法によれば、ソース層形成工程の前に行う半導体層形成工程において、ゲート絶縁膜上にシリコン系の第１半導体層を形成した後に、その第１半導体層上に酸化物半導体系の第２半導体層を形成するので、シリコン系の第１半導体層と（例えば、金属系の）ソース電極及びドレイン電極との間には、酸化物半導体系の第２半導体層が介在することになり、第１半導体層とソース電極及びドレイン電極とが確実に電気的に接続される。そして、半導体層が、ゲート絶縁膜側に設けられたシリコン系の第１半導体層と、ソース電極及びドレイン電極側に設けられた酸化物半導体系の第２半導体層とを備えているので、第１半導体層を形成するための被エッチング膜と第２半導体層を形成するための被エッチング膜とのエッチングの選択比が高くなる。そのため、半導体層形成工程において、第１半導体層を必要以上に厚く形成しなくてもよくなるので、製造コストが低減される。また、酸化物半導体系の第２半導体層を形成するための被エッチング膜は、ドライエッチングよりも低コストなウエットエッチングによりパターニング可能であるので、製造コストが低減される。したがって、薄膜トランジスタ基板の製造コストの低減を図ることが可能になる。
上記ソース層形成工程では、金属導電膜を成膜した後に、該金属導電膜をウエットエッチングによりパターニングして、上記ソース電極及びドレイン電極を形成してもよい。
上記の方法によれば、ソース層形成工程では、金属導電膜を成膜した後に、その金属導電膜をドライエッチングよりも低コストなウエットエッチングによりパターニングして、ソース電極及びドレイン電極を形成するので、製造コストが低減される。これに対して、従来のアモルファスシリコンを用いた薄膜トランジスタでは、ｎ＋アモルファスシリコン層を形成するための被エッチング膜をドライエッチングによりパターニングする必要があり、それに合わせてソース電極及びドレイン電極を形成するための金属導電膜もドライエッチングによりパターニングしていたので、高コストであった。
上記第１半導体層は、アモルファスシリコン層であり、上記ソース層形成工程では、上記ソース電極及びドレイン電極を形成すると共に、該ソース電極及びドレイン電極をマスクとして上記第２半導体層をウエットエッチングによりパターニングして、チャネル領域を形成してもよい。
上記の方法によれば、第１半導体層がアモルファスシリコン層であり、ソース層形成工程では、ソース電極及びドレイン電極を形成すると共に、それらのソース電極及びドレイン電極をマスクとして第２半導体層をウエットエッチングによりパターニングして、チャネル領域を形成するので、従来のアモルファスシリコンを用いた薄膜トランジスタにおけるｎ＋アモルファスシリコン層が酸化物半導体系の第２半導体層に置き換わった薄膜トランジスタが具体的に低コストで製造される。
上記半導体形成工程では、波長３５５ｎｍ以下のレーザー光の照射によりアモルファスシリコン層をポリシリコン層に変成させて、上記第１半導体層を形成してもよい。
上記の方法によれば、半導体形成工程では、波長３５５ｎｍ以下のレーザー光の照射によりアモルファスシリコン層をポリシリコン層に変成させて第１半導体層を形成するので、ゲート絶縁膜をレーザー光の照射で損傷させることなく、ゲート絶縁膜上にポリシリコン系の第１半導体が形成される。
上記ソース電極及びドレイン電極を覆うと共に、上記第２半導体層の一部を露出させるように層間絶縁膜を形成して、複数の画素電極を形成する画素電極形成工程を備えてもよい。
上記の方法によれば、ソース電極及びドレイン電極を覆うと共に、第２半導体層の一部を露出させるように層間絶縁膜を形成して、複数の画素電極を形成する画素電極形成工程を備えるので、画素電極を形成する際に一般的に行われる、透明導電膜を成膜してパターニングするという工程が不要になり、製造コストが低減される。
本発明によれば、半導体層のソース電極及びドレイン電極側が酸化物半導体により構成されているので、薄膜トランジスタ基板の製造コストの低減を図ることができる。
実施形態１に係るＴＦＴ基板２０ａの断面図である。 ＴＦＴ基板２０ａを構成するＴＦＴ５ａの特性を示すグラフである。 ＴＦＴ基板２０ａの製造工程を示す断面図である。 実施形態２に係るＴＦＴ基板２０ｂの断面図である。 ＴＦＴ基板２０ｂの製造工程を示す断面図である。 実施形態３に係るＴＦＴ基板２０ｃの断面図である。 ＴＦＴ基板２０ｃの製造工程を示す断面図である。 実施形態４に係るＴＦＴ基板２０ｄの断面図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図３は、本発明に係る薄膜トランジスタ基板（ＴＦＴ基板）及びその製造方法の実施形態１を示している。具体的に図１は、本実施形態のＴＦＴ基板２０ａの断面図であり、図２は、ＴＦＴ基板２０ａを構成するＴＦＴ５ａの特性を示すグラフである。
ＴＦＴ基板２０ａは、図１に示すように、ガラス基板１０と、ガラス基板１０上にマトリクス状に設けられた複数のＴＦＴ５ａとを備えている。
ＴＦＴ５ａは、図１に示すように、ガラス基板１０上に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１に重なるように設けられた半導体層１５ａと、半導体層１５ａ上にゲート電極１１に重なると共に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｂとを備えている。
半導体層１５ａは、図１に示すように、ゲート絶縁膜１２側に設けられたポリシリコン系の第１半導体層１３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層１４とを積層して構成されている。
第１半導体層１３は、例えば、アモルファスシリコン層を変成させた粒径が２００ｎｍ以上のポリシリコン層である。
第２半導体層１４は、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体層である。
上記構成のＴＦＴ基板２０ａにおいて、各ＴＦＴ５ａは、図２のグラフ中の太破線に示すように、ゲート電極１１が高電位（例えば、３０Ｖ程度）に保持されると、ソース電極１６ａ及びドレイン電極１６ｂの間が導通状態（オン状態）になり、ゲート電極１１が低電位（例えば、−１０Ｖ程度）に保持されると、ソース電極１６ａ及びドレイン電極１６ｂの間が非導通状態（オフ状態）になるように構成されている。ここで、図２のグラフでは、横軸がゲート電極の電位を示し、縦軸がソース電極及びドレイン電極の間に流れる電流値を示している。また、図２のグラフでは、細実線Ａが酸化物半導体を用いたＴＦＴの特性を示し、細実線Ｂがポリシリコンを用いたＴＦＴの特性を示している。
次に、本実施形態のＴＦＴ基板２０ａの製造方法について、図３を用いて説明する。ここで、図３（ａ）〜図３（ｄ）は、ＴＦＴ基板２０ａの製造工程を示す断面図である。なお、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程及びソース層形成工程を備える。
＜ゲート電極形成工程＞
まず、例えば、厚さ０．７ｍｍのガラス基板１０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜を厚さ３０００Å程度で成膜する。
続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第１のレジストパターンを形成する。
さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図３（ａ）に示すように、ゲート電極１１を形成する。
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート電極１１が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜や酸化シリコン膜などを厚さ４０００Å程度で成膜することにより、ゲート絶縁膜１２（図３（ｂ）参照）を形成する。
＜半導体層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、図３（ｂ）に示すように、プラズマＣＶＤ法により、真性アモルファスシリコン膜１３ａを厚さ２００Å〜１０００Å程度で成膜する。
続いて、真性アモルファスシリコン膜１３ａに対し、図３（ｃ）に示すように、波長２４８ｎｍ以上且つ３５５ｎｍ以下のレーザー光Ｌ（例えば、波長３０８ｎｍのエキシマレーザー光）を照射することにより、真性アモルファスシリコン膜１３ａをレーザーアニールによって結晶化させてポリシリコン膜１３ｂに変性させる。ここで、レーザーアニールによって形成されるポリシリコン膜１３ｂの粒径は、例えば、電子移動度が３００ｃｍ２／Ｖｓを超えるように、２００ｎｍ以上である。
さらに、ポリシリコン膜１３ｂが形成された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第２のレジストパターンを形成する。
そして、上記第２のレジストパターンから露出するポリシリコン膜１３ｂをドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、第１半導体層１３（図３（ｄ）参照）を形成する。
引き続いて、第１半導体層１３が形成された基板全体に、スパッタリング法により、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体膜を厚さ１０００Å程度で成膜する。
さらに、上記酸化物半導体膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第３のレジストパターンを形成する。
そして、上記第３のレジストパターンから露出する酸化物半導体膜をウエットエッチングにより除去した後に、その第３のレジストパターンを剥離させることにより、図３（ｄ）に示すように、第２半導体層１４及びそれを備えた半導体層１５ａを形成する。
＜ソース層形成工程＞
まず、上記半導体層形成工程で半導体層１５ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜を厚さ３０００Å程度で成膜する。
続いて、上記第２の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第４のレジストパターンを形成する。
さらに、上記第４のレジストパターンから露出する第２の金属導電膜をウエットエッチングにより除去することにより、ソース電極１６ａ及びドレイン電極１６ｂを形成する（図１参照）。
以上のようにして、本実施形態のＴＦＴ基板２０ａを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板２０ａ及びその製造方法によれば、ソース層形成工程の前に行う半導体層形成工程において、ゲート絶縁膜１２上にポリシリコン系の第１半導体層１３を形成した後に、第１半導体層１３上に酸化物半導体系の第２半導体層１４を形成するので、ポリシリコン系の第１半導体層１３と金属系のソース電極１６ａ及びドレイン電極１６ｂとの間には、酸化物半導体系の第２半導体層１４が介在することになり、第１半導体層１３とソース電極１６ａ及びドレイン電極１６ｂとを確実に電気的に接続することができる。そして、半導体層１５ａが、ゲート絶縁膜１２側に設けられたポリシリコン系の第１半導体層１３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層１４とを備えているので、第１半導体層１３を形成するための被エッチング膜（１３ｂ）と第２半導体層１４を形成するための被エッチング膜とのエッチングの選択比が高くなる。そのため、半導体層形成工程において、第１半導体層１３を必要以上に厚く形成しなくてもよくなるので、製造コストを低減することができる。また、酸化物半導体系の第２半導体層１４を形成するための被エッチング膜は、ドライエッチングよりも低コストなウエットエッチングによりパターニングできるので、製造コストを低減することができる。したがって、ＴＦＴ基板の製造コストの低減を図ることができる。
また、本実施形態のＴＦＴ基板２０ａによれば、第２半導体層１４を構成する酸化物半導体は、バンドギャップ（エネルギーギャップ）が比較的大きいので、ゲート電極１１が低電位に保持されたときに電気抵抗が高くなる性質を有しており、第１半導体層１３がポリシリコン層であり、酸化物半導体系の第２半導体層１４がポリシリコン層の上面を覆うように設けられているので、ＴＦＴのオフ電流を低下させることができる。また、第２半導体層１４を構成する酸化物半導体の電子移動度は、アモルファスシリコンの電子移動度の１０倍以上であるので、例えば、特許文献１に開示されたアモルファスシリコン／ポリシリコンの積層構造の場合よりも、ＴＦＴのオン電流の低下を抑制することができる。さらに、従来のポリシリコンを用いた薄膜トランジスタでは、オフ電流を低下させるために、例えば、高コストで複雑なイオン注入工程を行ってＬＤＤ構造を取る必要があったのに対して、本実施形態のＴＦＴ基板２０ａによれば、ポリシリコン層である第１半導体層１３の上面に酸化物半導体系の第２半導体層１４を積層することにより、ＴＦＴのオフ電流を低下させることができるので、製造コストを低減することができる。
また、本実施形態のＴＦＴ基板２０ａによれば、ポリシリコン層の粒径が２００ｎｍ以上であるので、第１半導体層１３及びそれを備えた半導体層１５ａの電子移動度が高くなり、例えば、液晶表示パネルにおいて、ＴＦＴ５ａが、各画素のトランジスタだけでなく周辺回路のトランジスタにも適用することができる。
また、本実施形態のＴＦＴ基板２０ａの製造方法によれば、半導体形成工程では、波長３５５ｎｍ以下のレーザー光Ｌの照射によりアモルファスシリコン膜１３ａをポリシリコン膜１３ｂに変成させて第１半導体層１３を形成するので、ゲート絶縁膜１２をレーザー光の照射で損傷させることなく、ゲート絶縁膜１２上にポリシリコン系の第１半導体１３を形成することができる。
また、本実施形態のＴＦＴ基板２０ａの製造方法によれば、ソース層形成工程では、金属導電膜を成膜した後に、その金属導電膜をドライエッチングよりも低コストなウエットエッチングによりパターニングして、ソース電極１６ａ及びドレイン電極１６ｂを形成するので、製造コストをいっそう低減することができる。
《発明の実施形態２》
図４は、本実施形態のＴＦＴ基板２０ｂの断面図であり、図５（ａ）〜図５（ｄ）は、ＴＦＴ基板２０ｂの製造工程を示す断面図である。なお、以下の各実施形態において、図１〜図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。
ＴＦＴ基板２０ｂは、図４に示すように、ガラス基板１０と、ガラス基板１０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴ５ｂにそれぞれ接続された複数の画素電極１８とを備えている。
ＴＦＴ５ｂは、図４に示すように、ガラス基板１０上に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１に重なるように設けられた半導体層１５ｂと、半導体層１５ｂ上にゲート電極１１に重なると共に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｂとを備えている。
ゲート電極１１は、例えば、上記各ゲート線の側方に突出した部分である。
ソース電極１６ａは、例えば、上記各ソース線の側方に突出した部分である。
ドレイン電極１６ｂは、図４に示すように、層間絶縁膜１７に形成されたコンタクトホール１７ａを介して画素電極１８に接続されている。
半導体層１５ｂは、図４に示すように、ゲート絶縁膜１２側に設けられたポリシリコン系の第１半導体層２３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層２４ａとを積層して構成されている。
第１半導体層２３は、例えば、アモルファスシリコン層を変成させた粒径が２００ｎｍ以上のポリシリコン層である。
第２半導体層２４ａは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体層である。
上記構成のＴＦＴ基板２０ｂは、対向して配置されたＣＦ（Color Filter）基板と、基板間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板２０ｂの製造方法について、図５を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソース層形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程及びゲート絶縁膜形成工程は、上記実施形態１のゲート電極形成工程及びゲート絶縁膜形成工程と実質的に同じであるので、その説明を省略する。
＜半導体層形成工程及びソース層形成工程＞
まず、ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、真性アモルファスシリコン膜を厚さ２００Å〜１０００Å程度で成膜する。
続いて、真性アモルファスシリコン膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第２のレジストパターンを形成する。
そして、上記第２のレジストパターンから露出する真性アモルファスシリコン膜をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、真性アモルファスシリコン層を形成する。
さらに、上記真性アモルファスシリコン層に対し、上記実施形態１と同様に、レーザー光を照射することにより、真性アモルファスシリコン層をポリシリコン層に変性させて、図５（ａ）に示すように、第１半導体層２３を形成する。
引き続いて、第１半導体層２３が形成された基板全体に、スパッタリング法により、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体膜２４を厚さ１０００Å程度で成膜する。
さらに、酸化物半導体膜２４が成膜された基板全体に、スパッタリング法により、図５（ｂ）に示すように、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜１６を厚さ３０００Å程度で成膜する。
続いて、第２の金属導電膜１６が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をハーフトーン露光を用いてパターニングすることにより、相対的に薄く形成された薄肉部分及び相対的に厚く形成された厚肉部分を有する第３のレジストパターンを形成する。
そして、上記第３のレジストパターンから露出する第２の金属導電膜１６及びその下層の酸化物半導体膜２４をウエットエッチングにより除去することにより、第２半導体層２４ａ及びそれを備えた半導体層１５ｂ（図５（ｃ）参照）を形成する。
さらに、上記第３のレジストパターンをアッシングにより薄肉化することにより、薄肉部分の底部を除去した後に、その第３のレジストパターンから露出する第２の金属導電膜１６をウエットエッチングにより除去し、第３のレジストパターンを剥離させることにより、図５（ｃ）に示すように、ソース電極１６ａ及びドレイン電極１６ｂを形成する。
＜画素電極形成工程＞
まず、上記ソース層形成工程でソース電極１６ａ及びドレイン電極１６ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの無機絶縁膜を厚さ３０００Å程度で成膜する。
続いて、上記無機絶縁膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第４のレジストパターンを形成する。
さらに、上記第４のレジストパターンから露出する無機絶縁膜をドライエッチングにより除去した後に、その第４のレジストパターンを剥離させることにより、コンタクトホール１７ａを有する層間絶縁膜１７を形成する。
引き続いて、層間絶縁膜１７が形成された基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜を厚さ１０００Å程度で成膜する。
さらに、ＩＴＯ膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第５のレジストパターンを形成する。
そして、上記第５のレジストパターンから露出するＩＴＯ膜をウエットエッチングにより除去した後に、その第５のレジストパターンを剥離させることにより、画素電極１８を形成する（図４参照）。
以上のようにして、本実施形態のＴＦＴ基板２０ｂを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板２０ｂ及びその製造方法によれば、上記実施形態１と同様に、半導体層１５ｂが、ゲート絶縁膜１２側に設けられたポリシリコン系の第１半導体層２３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層２４ａとを備えているので、ＴＦＴ基板の製造コストの低減を図ることができる。
《発明の実施形態３》
図６は、本実施形態のＴＦＴ基板２０ｃの断面図であり、図７（ａ）〜図７（ｄ）は、ＴＦＴ基板２０ｃの製造工程を示す断面図である。
上記各実施形態では、第１半導体層がポリシリコン層であったが、本実施形態では、第１半導体層がアモルファスシリコン層である。
ＴＦＴ基板２０ｃは、図６に示すように、ガラス基板１０と、ガラス基板１０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部毎にそれぞれ設けられた複数のＴＦＴ５ｃと、各ＴＦＴ５ｃを覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７上にマトリクス状に設けられ、各ＴＦＴ５ｃにそれぞれ接続された複数の画素電極１８とを備えている。
ＴＦＴ５ｃは、図６に示すように、ガラス基板１０上に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１に重なるように設けられた半導体層１５ｃと、半導体層１５ｃ上にゲート電極１１に重なると共に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｂとを備えている。
半導体層１５ｃは、図６に示すように、ゲート絶縁膜１２側に設けられたアモルファスシリコン系の第１半導体層３３と、ソース電極１６ａ及びドレイン電極１６ｂ側に第１半導体層３３のチャネル領域が露出するように設けられた酸化物半導体系の第２半導体層３４ａとを積層して構成されている。
第１半導体層３３は、アモルファスシリコン層である。
第２半導体層３４ａは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体層である。
上記構成のＴＦＴ基板２０ｃは、対向して配置されたＣＦ基板と、基板間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板２０ｃの製造方法について、図７を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソース層形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程及びゲート絶縁膜形成工程は、上記実施形態１のゲート電極形成工程及びゲート絶縁膜形成工程と実質的に同じであり、本実施形態の画素電極形成工程は、上記実施形態２の画素電極形成工程と実質的に同じであるので、それらの説明を省略する。
＜半導体層形成工程及びソース層形成工程＞
まず、ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、真性アモルファスシリコン膜を厚さ３００Å程度で成膜する。
続いて、真性アモルファスシリコン膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第２のレジストパターンを形成する。
そして、上記第２のレジストパターンから露出する真性アモルファスシリコン膜をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、図７（ａ）に示すように、第１半導体層３３を形成する。
さらに、第１半導体層３３が形成された基板全体に、スパッタリング法により、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの酸化物半導体膜３４を厚さ１０００Å程度で成膜する。
その後、酸化物半導体膜３４が成膜された基板全体に、スパッタリング法により、図７（ｂ）に示すように、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜１６を厚さ３０００Å程度で成膜する。
続いて、第２の金属導電膜１６が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第３のレジストパターンを形成する。
そして、上記第３のレジストパターンから露出する第２の金属導電膜１６及びその下層の酸化物半導体膜３４をウエットエッチングにより除去した後に、第３のレジストパターンを剥離させることにより、図７（ｃ）に示すように、チャネル領域Ｃ、第２半導体層３４ａ及びそれらを備えた半導体層１５ｃと、ソース電極１６ａ及びドレイン電極１６ｂとを形成する。
その後、上記実施形態２の画素電極形成工程を行うことにより、本実施形態のＴＦＴ基板２０ｃを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板２０ｃ及びその製造方法によれば、上記実施形態１及び２と同様に、半導体層１５ｃが、ゲート絶縁膜１２側に設けられたアモルファスシリコン系の第１半導体層３３と、ソース電極１６ａ及びドレイン電極１６ｂ側に設けられた酸化物半導体系の第２半導体層４４ａとを備えているので、ＴＦＴ基板の製造コストの低減を図ることができると共に、第１半導体層３３がアモルファスシリコン層であり、ソース層形成工程では、ソース電極１６ａ及びドレイン電極１６ｂを形成すると共に、それらのソース電極１６ａ及びドレイン電極１６ｂをマスクとして酸化物半導体膜３４をウエットエッチングにより連続的にパターニングして、チャネル領域Ｃを形成するので、製造コストをいっそう低減することができる。
また、本実施形態のＴＦＴ基板２０ｃ及びその製造方法によれば、第１半導体層３３を形成するための被エッチング膜と第２半導体層３４ａを形成するための被エッチング膜とのエッチングの選択比が高くなるので、半導体層形成工程において、第１半導体層３３を３００Å程度に薄く形成することができる。なお、従来の真性アモルファスシリコン層とｎ＋アモルファスシリコン層とを積層した半導体層では、エッチングの選択比が低いので、真性アモルファスシリコン層を３０００Å程度に厚く形成する必要がある。
《発明の実施形態４》
図８は、本実施形態のＴＦＴ基板２０ｄの断面図である。
上記実施形態２及び３では、画素電極がＩＴＯにより構成されていたが、本実施形態では、画素電極が酸化物半導体により構成されている。
ＴＦＴ基板２０ｄは、図８に示すように、ガラス基板１０と、ガラス基板１０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部毎にそれぞれ設けられた複数のＴＦＴ５ｄと、各ＴＦＴ５ｄを覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７から露出するようにマトリクス状に設けられ、各ＴＦＴ５ｄにそれぞれ接続された複数の画素電極３４ｂとを備えている。
ＴＦＴ５ｄは、図８に示すように、ガラス基板１０上に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１に重なるように設けられた半導体層１５ｃと、半導体層１５ｃ上にゲート電極１１に重なると共に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｃとを備えている。
画素電極３４ｂは、第２半導体層３４ａの一部により構成されている。
上記構成のＴＦＴ基板２０ｄは、対向して配置されたＣＦ基板と、基板間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板２０ｄの製造方法について説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソース層形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程及びソース層形成工程は、上記実施形態３のゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程及びソース層形成工程と実質的に同じであるので、その説明を省略する。
＜画素電極形成工程＞
まず、上記ソース層形成工程でソース電極１６ａ及びドレイン電極形成部（１６ｂ、図６参照）が形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの無機絶縁膜を厚さ３０００Å程度で成膜する。
続いて、上記無機絶縁膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜を塗布した後に、その感光性樹脂膜をパターニングすることにより、第４のレジストパターンを形成する。
さらに、上記第４のレジストパターンから露出する無機絶縁膜をドライエッチングにより除去した後に、その第４のレジストパターンを剥離させることにより、層間絶縁膜１７を形成する。
その後、層間絶縁膜１７から露出するドレイン電極形成部（１６ｂ）をウエットエッチングにより除去することにより、画素電極３４ｂを形成する（図８参照）。
以上のようにして、本実施形態のＴＦＴ基板２０ｄを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板２０ｄ及びその製造方法によれば、上記実施形態３と同様に、半導体層１５ｃが、ゲート絶縁膜１２側に設けられたアモルファスシリコン系の第１半導体層３３と、ソース電極１６ａ及びドレイン電極１６ｃ側に設けられた酸化物半導体系の第２半導体層３４ａとを備えているので、ＴＦＴ基板の製造コストの低減を図ることができると共に、ソース電極１６ａ及びドレイン電極１６ｃを覆うと共に、第２半導体層３４ａの一部を露出させるように層間絶縁膜１７を形成して、複数の画素電極３４ｂを形成する画素電極形成工程を備えるので、画素電極を形成する際に一般的に行われる、透明導電膜を成膜してパターニングするという工程が不要になり、マスク枚数の削減による製造コストの低減を図ることができる。
以上説明したように、本発明は、薄膜トランジスタ基板の製造コストを低減することができるので、アクティブマトリクス駆動方式の液晶表示パネルや有機ＥＬ表示パネルなどの表示パネルについて有用である。
Ｃ チャネル領域
５ａ〜５ｄ ＴＦＴ
１０ ガラス基板
１１ ゲート電極
１２ ゲート絶縁膜
１３，２３、３３ 第１半導体層
１４，２４ａ，３４ａ 第２半導体層
１５ａ〜１５ｃ 半導体層
１６ 金属導電膜
１６ａ ソース電極
１６ｂ，１６ｃ ドレイン電極
１７ 層間絶縁膜
１８，３４ｂ 画素電極

Claims (11)

  1. 基板に設けられたゲート電極と、
    上記ゲート電極を覆うように設けられたゲート絶縁膜と、
    上記ゲート絶縁膜上に上記ゲート電極に重なるように設けられた半導体層と、
    上記半導体層上に上記ゲート電極に重なると共に互いに離間するように設けられたソース電極及びドレイン電極とをそれぞれ備えた複数の薄膜トランジスタが設けられた薄膜トランジスタ基板であって、
    上記半導体層は、上記ゲート絶縁膜側に設けられたシリコン系の第１半導体層と、上記ソース電極及びドレイン電極側に設けられた酸化物半導体系の第２半導体層とを備えていることを特徴とする薄膜トランジスタ基板。
  2. 請求項１に記載された薄膜トランジスタ基板において、
    上記第１半導体層は、チャネル領域を有するアモルファスシリコン層であり、
    上記第２半導体層は、上記アモルファスシリコン層のチャネル領域が露出するように設けられていることを特徴とする薄膜トランジスタ基板。
  3. 請求項１に記載された薄膜トランジスタ基板において、
    上記第１半導体層は、ポリシリコン層であり、
    上記第２半導体層は、上記ポリシリコン層の上面を覆うように設けられていることを特徴とする薄膜トランジスタ基板。
  4. 請求項３に記載された薄膜トランジスタ基板において、
    上記ポリシリコン層の粒径は、２００ｎｍ以上であることを特徴とする薄膜トランジスタ基板。
  5. 請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板において、
    上記第２半導体層は、Ｉｎ、Ｚｎ及びＧａ、Ｉｎ、Ｚｎ及びＳｉ、又はＩｎ、Ｚｎ及びＡｌを含むことを特徴とする薄膜トランジスタ基板。
  6. 請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板において、
    上記各薄膜トランジスタにそれぞれ接続された複数の画素電極を有し、
    上記各画素電極は、上記第２半導体層の一部により構成されていることを特徴とする薄膜トランジスタ基板。
  7. 基板にゲート電極を形成するゲート電極形成工程と、
    上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    上記ゲート絶縁膜上に上記ゲート電極に重なるように半導体層を形成する半導体層形成工程と、
    上記半導体層上に上記ゲート電極に重なると共に互いに離間するように設けられたソース電極及びドレイン電極を形成するソース層形成工程とを備える複数の薄膜トランジスタが設けられた薄膜トランジスタ基板の製造方法であって、
    上記半導体層形成工程では、上記ゲート絶縁膜上にシリコン系の第１半導体層を形成した後に、該第１半導体層上に酸化物半導体系の第２半導体層を形成することを特徴とする薄膜トランジスタ基板の製造方法。
  8. 請求項７に記載された薄膜トランジスタ基板の製造方法において、
    上記ソース層形成工程では、金属導電膜を成膜した後に、該金属導電膜をウエットエッチングによりパターニングして、上記ソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタ基板の製造方法。
  9. 請求項８に記載された薄膜トランジスタ基板の製造方法において、
    上記第１半導体層は、アモルファスシリコン層であり、
    上記ソース層形成工程では、上記ソース電極及びドレイン電極を形成すると共に、該ソース電極及びドレイン電極をマスクとして上記第２半導体層をウエットエッチングによりパターニングして、チャネル領域を形成することを特徴とする薄膜トランジスタ基板の製造方法。
  10. 請求項７又は８に記載された薄膜トランジスタ基板の製造方法において、
    上記半導体形成工程では、波長３５５ｎｍ以下のレーザー光の照射によりアモルファスシリコン層をポリシリコン層に変成させて、上記第１半導体層を形成することを特徴とする薄膜トランジスタ基板の製造方法。
  11. 請求項７乃至１０の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記ソース電極及びドレイン電極を覆うと共に、上記第２半導体層の一部を露出させるように層間絶縁膜を形成して、複数の画素電極を形成する画素電極形成工程を備えることを特徴とする薄膜トランジスタ基板の製造方法。
JP2009173059A 2009-07-24 2009-07-24 薄膜トランジスタ基板及びその製造方法 Pending JP2011029373A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009173059A JP2011029373A (ja) 2009-07-24 2009-07-24 薄膜トランジスタ基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009173059A JP2011029373A (ja) 2009-07-24 2009-07-24 薄膜トランジスタ基板及びその製造方法

Publications (1)

Publication Number Publication Date
JP2011029373A true JP2011029373A (ja) 2011-02-10

Family

ID=43637787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009173059A Pending JP2011029373A (ja) 2009-07-24 2009-07-24 薄膜トランジスタ基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP2011029373A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235105A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
WO2013047597A1 (ja) * 2011-09-29 2013-04-04 シャープ株式会社 液晶表示装置
WO2013065529A1 (ja) * 2011-10-31 2013-05-10 シャープ株式会社 薄膜トランジスタアレイ基板及び液晶表示装置
WO2014080826A1 (ja) 2012-11-21 2014-05-30 シャープ株式会社 表示装置
US9543329B2 (en) 2014-07-07 2017-01-10 Mitsubishi Electric Corporation Thin film transistor substrate and method for manufacturing the same
US10008607B2 (en) 2016-02-09 2018-06-26 Japan Display Inc. Thin-film transistor
JP2018148172A (ja) * 2017-03-09 2018-09-20 三菱電機株式会社 アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法
EP3664152A1 (en) * 2018-12-04 2020-06-10 LG Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012235105A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
WO2013047597A1 (ja) * 2011-09-29 2013-04-04 シャープ株式会社 液晶表示装置
CN104024933B (zh) * 2011-10-31 2016-05-25 夏普株式会社 薄膜晶体管阵列基板和液晶显示装置
WO2013065529A1 (ja) * 2011-10-31 2013-05-10 シャープ株式会社 薄膜トランジスタアレイ基板及び液晶表示装置
CN104024933A (zh) * 2011-10-31 2014-09-03 夏普株式会社 薄膜晶体管阵列基板和液晶显示装置
JPWO2013065529A1 (ja) * 2011-10-31 2015-04-02 シャープ株式会社 薄膜トランジスタアレイ基板及び液晶表示装置
US9165948B2 (en) 2011-10-31 2015-10-20 Sharp Kabushiki Kaisha Thin film transistor array substrate and liquid crystal display device
WO2014080826A1 (ja) 2012-11-21 2014-05-30 シャープ株式会社 表示装置
US9543329B2 (en) 2014-07-07 2017-01-10 Mitsubishi Electric Corporation Thin film transistor substrate and method for manufacturing the same
US10050059B2 (en) 2014-07-07 2018-08-14 Mitsubishi Electric Corporation Thin film transistor substrate and method for manufacturing the same
US10008607B2 (en) 2016-02-09 2018-06-26 Japan Display Inc. Thin-film transistor
JP2018148172A (ja) * 2017-03-09 2018-09-20 三菱電機株式会社 アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法
EP3664152A1 (en) * 2018-12-04 2020-06-10 LG Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same
US11195956B2 (en) 2018-12-04 2021-12-07 Lg Display Co., Ltd. Thin-film transistor, display device including the same, and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US10580804B2 (en) Array substrate, fabricating method therefor and display device
EP2996147B1 (en) Thin-film transistor array substrate, method of manufacturing the same, and display device
US8481373B2 (en) Method for manufacturing thin film transistor substrate
US10013124B2 (en) Array substrate, touch screen, touch display device, and fabrication method thereof
US9202896B2 (en) TFT, method of manufacturing the TFT, and method of manufacturing organic light emitting display device including the TFT
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
KR102448033B1 (ko) 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치
US8883579B2 (en) Array substrate for organic electroluminescent display device and method of fabricating the same
US20130037807A1 (en) Semiconductor device and method for manufacturing the same
US20150214249A1 (en) Array Substrate, Display Device and Manufacturing Method
KR102075530B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법, 및 이를 포함하는 표시장치
US20160268320A1 (en) Array Substrate, Manufacturing Method Thereof and Display Apparatus
JP2011029373A (ja) 薄膜トランジスタ基板及びその製造方法
TWI549293B (zh) 含有氧化物薄膜電晶體的平板顯示裝置及其製造方法
US10204973B2 (en) Display device and thin-film transistors substrate
JP2009124159A (ja) 薄膜トランジスタ
US8664051B2 (en) Thin-film transistor and manufacturing method thereof and display
WO2016175086A1 (ja) 半導体装置及びその製造方法
WO2015100894A1 (zh) 显示装置、阵列基板及其制造方法
KR20150004536A (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
WO2016123979A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
US9570482B2 (en) Manufacturing method and manufacturing equipment of thin film transistor substrate
US9461066B2 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
CN105374827A (zh) 显示设备和用于制造该显示设备的方法