WO2016175086A1 - 半導体装置及びその製造方法 - Google Patents

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広西 相地
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シャープ株式会社
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    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • the crystalline silicon TFT can operate faster than the amorphous silicon TFT. Therefore, when a crystalline silicon film is used, not only a TFT provided for each pixel as a switching element (referred to as a “pixel TFT”) but also a drive circuit and various functions formed around the display area (frame area). TFTs constituting peripheral circuits such as circuits (referred to as “driving circuit TFTs”) can also be formed on the same substrate.
  • the pixel TFT is required to have an extremely small off-leakage current. If the off-leakage current is large, flicker, crosstalk, etc. may occur and display quality may be reduced. Therefore, a TFT having an LDD structure (hereinafter abbreviated as “LDD structure TFT”) is used as the pixel TFT.
  • LDD structure TFT LDD structure
  • the “LDD structure TFT” has a low concentration impurity region (Lightly Doped Drain, hereinafter abbreviated as “LDD region”) in at least one of the channel region of the TFT and the source region / drain region.
  • LDD region Lightly Doped Drain
  • an LDD region having a higher resistance than the source / drain region is present between the edge of the gate electrode and the low-resistance source / drain region, so that the LDD region is not provided (“single drain structure”).
  • off-leakage current can be greatly reduced as compared with TFT.
  • an LDD structure TFT may be adopted as a drive circuit TFT.
  • the driving circuit TFT is required to have a large current driving capability, that is, a large on-current.
  • the LDD structure TFT has a resistance in the LDD region, so that the current driving capability is lower than that of the single drain structure TFT. Resulting in.
  • LDD length the length of the LDD region in the channel length direction (LDD length)
  • LDD length channel length
  • higher reliability is required for a TFT for a drive circuit that operates at high speed.
  • GOLD structure TFT Gate Overlapped LDD
  • GOLD structure TFT When a voltage is applied to the gate electrode, electrons serving as carriers are accumulated in the LDD region where the gate electrode overlaps. Resistance can be reduced. For this reason, it is possible to suppress a decrease in the current driving capability of the TFT. Further, by forming the electric field relaxation region under the gate, higher reliability than that of the LDD structure TFT can be secured.
  • LDD structure a structure in which the entire LDD region is not overlapped by the gate electrode
  • GOLD structure a structure in which at least a part of the LDD region is overlapped by the gate electrode
  • Patent Document 1 discloses a method of manufacturing a GOLD structure TFT by using a halftone mask without increasing the number of photomasks.
  • resist patterns having partially different thicknesses are formed by a photolithography process using a halftone mask, and a semiconductor film is etched using the resist patterns as etching masks.
  • impurity doping for forming the LDD region is performed. Accordingly, the semiconductor film can be etched and the LDD region can be formed in one photolithography process, and the number of photomasks can be reduced by one.
  • One embodiment of the present invention has been made in view of the above circumstances, and a main object thereof is to provide a high-definition and high-definition semiconductor device including a TFT having an LDD region. is there.
  • the semiconductor device is a semiconductor device including at least one thin film transistor on a substrate, and the at least one thin film transistor includes a channel region and a high-concentration impurity region including an impurity of a first conductivity type.
  • a low-concentration impurity region that is located between the channel region and the high-concentration impurity region and includes the first conductivity type impurity at a lower concentration than the high-concentration impurity region and higher than the channel region
  • a contact hole reaching the semiconductor layer is provided in the interlayer insulating layer and the gate insulating layer, and at least one of the source electrode and the drain electrode is formed on the interlayer insulating layer and in the contact hole,
  • the side surface of the gate insulating layer and the interlayer insulating layer is in contact with the high concentration impurity region in the contact hole, and the side surface of the contact hole is aligned with the side wall of the contact hole.
  • the edge of the high concentration impurity region
  • the high-concentration impurity region is located inside the low-concentration impurity region when viewed from the normal direction of the substrate.
  • the at least one thin film transistor includes a first thin film transistor, and in the first thin film transistor, a part of the low concentration impurity region is covered with the gate electrode via the gate insulating layer.
  • the at least one thin film transistor includes a second thin film transistor, and in the second thin film transistor, an end portion of the low concentration impurity region on the channel region side is aligned with an end portion of the gate electrode.
  • the low concentration impurity region in the first thin film transistor, includes a first low concentration impurity region that does not overlap the gate electrode through the gate insulating layer, and a second low concentration impurity region that overlaps the gate electrode.
  • the first low-concentration impurity region contains the first conductivity type impurity at a higher concentration than the second low-concentration impurity region.
  • the at least one thin film transistor further includes a second thin film transistor, and in the second thin film transistor, an end of the lightly doped impurity region on the channel region side is aligned with an end of the gate electrode.
  • the low-concentration impurity region includes a third low-concentration impurity region in contact with the high-concentration impurity region and a fourth low-concentration region located closer to the channel region than the third low-concentration impurity region.
  • the third low-concentration impurity region includes the first conductivity type impurity at a higher concentration than the fourth low-concentration impurity region.
  • the first low concentration impurity region of the first thin film transistor and the third low concentration impurity region of the second thin film transistor include the same impurity element, and the first and third low concentration impurity regions are included.
  • the concentration profiles of the first conductivity type impurities in the thickness direction are substantially equal.
  • the thin film transistor further includes another thin film transistor having a conductivity type different from that of the at least one thin film transistor, and the other thin film transistor is positioned between a channel region, a contact region, and the channel region and the contact region.
  • the other gate electrode provided on the gate electrode, the other gate electrode and the interlayer insulating layer extending on the gate insulating layer, and the other semiconductor layer are in contact with each other.
  • Other source electrodes and other drain electrodes, and the interlayer insulating layer and the gate insulating layer are provided with other contact holes reaching the other semiconductor layers, and the other source electrodes and At least one of the other drain electrodes is formed on the interlayer insulating layer and in the other contact hole, in contact with the contact region in the other contact hole, and on the side wall of the other contact hole, the gate insulation
  • the side surfaces of the layer and the interlayer insulating layer are aligned, and the edge of the other contact hole and the edge of the contact region are aligned on the upper surface of the other semiconductor layer.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including at least one thin film transistor on a substrate, and (a) a channel region on the substrate is higher than the channel region.
  • a first activation annealing is performed on the low-concentration impurity region before the step (d), and the high-concentration impurity region is performed after the step (d). Second activation annealing is performed.
  • the second activation annealing is performed at a temperature lower than that of the first activation annealing.
  • the step (a) includes a first ion implantation step of implanting the first conductivity type impurity into a part of the semiconductor layer, and the step (d) includes the first ion implantation step.
  • the impurity of the first conductivity type is implanted at a dose or lower acceleration voltage than in the ion implantation process.
  • step (a) in the step (a), at least a part of the low-concentration impurity region overlaps the gate electrode through the gate insulating layer.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including at least a first thin film transistor and a second thin film transistor on a substrate, and (a) the first thin film transistor is activated on the substrate.
  • a first gate electrode is formed on a part of the region into which the impurity is implanted and a part to be the channel region, and a part of the second semiconductor layer in which the impurity is not implanted in the first implantation step.
  • First gate on top Forming a pole; and (d) a second implantation step of implanting a first conductivity type impurity into the first and second semiconductor layers using the first and second gate electrodes as a mask.
  • a region of the first semiconductor layer into which impurities are implanted in both the first and second implantation steps is a first low-concentration impurity region, an impurity is implanted in the first implantation step, and The region where the impurity is not implanted in the second implantation step because it is covered with the second gate electrode becomes the second low-concentration impurity region, and the first and second implantation steps of the second semiconductor layer are performed.
  • a region into which impurities are implanted is a third low-concentration impurity region, an impurity is implanted in the second implantation step, and a region in which no impurity is implanted in the first implantation step is a fourth low-concentration impurity region.
  • Second ion implanter (E) forming an interlayer insulating layer on the gate insulating layer, the first gate electrode, and the second gate electrode, and (f) forming a mask on the interlayer insulating layer, using the mask Etching the gate insulating layer and the interlayer insulating layer simultaneously to form a first contact hole exposing a part of the first low-concentration impurity region in the gate insulating layer and the interlayer insulating layer; Forming a second contact hole exposing a part of the concentration impurity region; and (g) forming a part of the first and third low concentration impurity regions through the first and second contact holes.
  • first activation annealing is performed on the first, second, third, and fourth low-concentration impurity regions before the step (g). Thereafter, second activation annealing is performed on the first and second high-concentration impurity regions.
  • the second activation annealing is performed at a temperature lower than that of the first activation annealing.
  • the impurity of the first conductivity type is implanted with a dose amount or a lower acceleration voltage lower than those in the first and second ion implantation steps.
  • the semiconductor device further comprises a third thin film transistor having a conductivity type different from that of the first and second thin film transistors
  • the step (a) includes a step of forming a third semiconductor layer on the substrate, The layer extends also on the third semiconductor layer
  • the step (c) includes a step of forming a third gate electrode on the third semiconductor layer
  • the step (c) a step of forming a third high-concentration impurity region in the third semiconductor layer by injecting a second conductivity type impurity into the third semiconductor layer using the third gate electrode as a mask before e);
  • the interlayer insulating layer is also extended on the third gate electrode
  • the step (f) includes adding the third high-concentration impurity to the gate insulating layer and the interlayer insulating layer.
  • step (g) Expose part of the area Forming a third contact hole, wherein the step (g) implants a first conductivity type impurity into the part of the third high-concentration impurity region through the third contact hole.
  • the first implantation step of the step (b) is performed using first, second, and third masks disposed on the first, second, and third semiconductor layers, respectively.
  • the third mask is a multi-tone mask, and after the first implantation step and before the step (c), the first and second masks are removed and a part of the third mask is removed.
  • a semiconductor device having a high-definition and excellent productivity including a TFT having an LDD region.
  • the number of photomasks used can be reduced.
  • FIGS. 4A and 4B are schematic plan views illustrating semiconductor layers 3A and 3B in the LDD structure TFT 100 and the GOLD structure TFT 200, respectively.
  • FIGS. 4A to 4D are schematic cross-sectional process diagrams illustrating an example of a method for manufacturing the LDD structure TFT 100.
  • FIGS. FIGS. 4A to 4D are schematic cross-sectional process diagrams illustrating an example of a method for manufacturing a TFT 200 having a GOLD structure.
  • FIGS. 9A to 9E are schematic process cross-sectional views illustrating a method for manufacturing the semiconductor device of the second embodiment.
  • (A) is the process flow which manufactures the GOLD structure TFT2000 of a reference example
  • (b) is the process flow which manufactures the GOLD structure TFT200,201.
  • FIGS. 8A to 8F are schematic process cross-sectional views illustrating a method for manufacturing the semiconductor device of the third embodiment.
  • (A) is sectional drawing which illustrates LDD structure TFT1000 and GOLD structure TFT2000 of a reference example
  • (b) and (c) are the top views of semiconductor layers 3D and 3E of LDD structure TFT1000 and GOLD structure TFT2000, respectively. It is.
  • the “semiconductor device” widely includes a substrate on which a functional circuit is formed, an active matrix substrate, and a display device such as a liquid crystal display device or an organic EL display device.
  • the semiconductor device of this embodiment includes a substrate and a plurality of TFTs formed on the substrate.
  • the plurality of TFTs include at least one TFT having an LDD region.
  • the TFT having the LDD region may be an LDD structure TFT or a GOLD structure TFT.
  • both a GOLD structure TFT and an LDD structure TFT formed using a common semiconductor film may be included.
  • FIG. 1A and 1B are schematic cross-sectional views illustrating a TFT having an LDD region in the semiconductor device of this embodiment.
  • FIG. 1A is an LDD structure TFT 100
  • FIG. A GOLD structure TFT 200 is illustrated.
  • 2A and 2B are schematic plan views illustrating semiconductor layers in the LDD structure TFT 100 and the GOLD structure TFT 200, respectively.
  • similar constituent elements are given the same reference numerals or reference numerals using the same numerals.
  • a part of the constituent elements of the LDD structure TFT 100 is denoted by a reference numeral with “A” after the number
  • a part of the constituent elements of the GOLD structure TFT 200 is denoted by a reference numeral with “B” after the number. Used.
  • the LDD structure TFT 100 includes a semiconductor layer 3A formed on the substrate 1, a gate insulating layer 5 covering the semiconductor layer 3A, and a gate electrode 7A formed on the gate insulating layer 5.
  • An interlayer insulating layer 11 that covers the gate electrode 7A and the semiconductor layer 3A, and a source electrode 8A and a drain electrode 9A that are electrically connected to the semiconductor layer 3A.
  • the semiconductor layer 3A has a channel region 31A, a source region 33sA, a drain region 33dA, and an LDD region 32A.
  • the channel region 31A is located between the source region 33sA and the drain region 33dA.
  • the LDD region 32A is sandwiched between the channel region 31A and at least one of the source region 33sA and the drain region 33dA.
  • the source region 33sA and the drain region 33dA are first conductivity type regions (eg, n + -type regions) including a first conductivity type impurity (eg, n-type impurity).
  • the LDD region 32A is a first conductivity type region (for example, an n ⁇ -type region) containing a first conductivity type impurity (for example, an n-type impurity) at a concentration higher than the channel region 31A and lower than the source region 33sA and the drain region 33dA. ).
  • the source region 33sA and the drain region 33dA are collectively referred to as “high concentration impurity region” or “n + type region”, and the LDD region 32A is referred to as “low concentration impurity region” or “n ⁇ type region”. There is.
  • the gate electrode 7A is disposed so as to overlap at least the channel region 31A of the semiconductor layer 3A with the gate insulating layer 5 interposed therebetween.
  • the gate electrode 7A overlaps the channel region 31A and does not overlap the source region 33sA, the drain region 33dA, and the LDD region 32A.
  • the end portion of the gate electrode 7A is aligned with the end portion of the LDD region 32A on the channel region 31A side.
  • the gate insulating layer 5 and the interlayer insulating layer 11 are provided with a source contact hole 13A reaching the source region 33sA of the semiconductor layer 3A and a drain contact hole 14A reaching the drain region 33dA of the semiconductor layer 3A.
  • These contact holes 13A and 14A are formed by etching the gate insulating layer 5 and the interlayer insulating layer 11 simultaneously. Therefore, the side surface of the gate insulating layer 5 and the side surface of the interlayer insulating layer 11 are aligned on the side walls of the source contact hole 13A and the drain contact hole 14A.
  • the source electrode 8A is provided on the interlayer insulating layer 11 and in the source contact hole 13A, and is in contact with the source region 33sA in the source contact hole 13A.
  • the drain electrode 9A is provided on the interlayer insulating layer 11 and in the drain contact hole 14A, and is in contact with the drain region 33dA in the drain contact hole 14A.
  • the source region 33sA and the drain region 33dA are formed by injecting a first conductivity type impurity into the semiconductor layer 3A through the contact holes 13A and 14A.
  • the implantation process through the contact hole is referred to as a “contact doping process”.
  • the edge of the source contact hole 13A and the source region 33sA of the semiconductor layer 3A are aligned.
  • the edge of the drain contact hole 14A is aligned with the drain region 33dA of the semiconductor layer 3A.
  • the term “matching” here may be formed by implantation through the contact hole as described above.
  • the first conductivity type impurity implanted into the semiconductor layer 3A is surrounded by activation annealing. Including the case of diffusion.
  • the surface (contact surface) in contact with the semiconductor layer 3A in the source electrode 8A and the source region 33sA are aligned, and the surface in contact with the semiconductor layer 3A in the drain electrode 9A and the drain region 33dA are aligned. become.
  • a GOLD structure TFT 200 shown in FIG. 1B includes a semiconductor layer 3B formed on the substrate 1, a gate insulating layer 5 covering the semiconductor layer 3B, and a gate electrode 7B formed on the gate insulating layer 5. And an interlayer insulating layer 11 covering the gate electrode 7B and the semiconductor layer 3B, and a source electrode 8B and a drain electrode 9B electrically connected to the semiconductor layer 3B.
  • the semiconductor layer 3B has a channel region 31B, a source region 33sB, a drain region 33dB, and an LDD region 32B.
  • the LDD region 32B is located between the channel region 31B and at least one of the source region 33sB and the drain region 33dB.
  • the LDD region 32B contains the first conductivity type impurity at a concentration higher than that of the channel region 31B and lower than that of the source region 33sB and drain region 33dB (hereinafter referred to as “high concentration impurity region”).
  • the GOLD structure TFT 200 is different from the LDD structure TFT 100 in that the gate electrode 7B is disposed so as to overlap not only the channel region 31B of the semiconductor layer 3B but also a part of the LDD region 32B with the gate insulating layer 5 interposed therebetween. Is different.
  • the LDD region 32B is a portion that does not overlap the gate electrode 7B, that is, a portion located between the source region 33sB and the drain region 33dB and the gate electrode 7B when viewed from the normal direction of the substrate 1 (“LDD portion”). 32 (1) and a portion overlapping with the gate electrode 7B (hereinafter, “GOLD portion”) 32 (2).
  • the GOLD portion 32 (2) may be referred to as a GOLD region or an NM region.
  • the LDD portion 32 (1) and the GOLD portion 32 (2) may contain the impurity element at the same concentration or different concentrations. As will be described later, the LDD portion 32 (1) may contain the first conductivity type impurity at a higher concentration than the GOLD portion 32 (2).
  • the source region 33sB and the drain region 33dB are formed by injecting a first conductivity type impurity into the semiconductor layer 3B through the source contact hole 13B and the drain contact hole 14B, respectively. (Contact doping process). Therefore, on the upper surface of the semiconductor layer 3B, the edges of the contact holes 13B and 14B are aligned with the edges of the source region 33sB and the drain region 33dB of the semiconductor layer 3B, respectively.
  • the semiconductor device of this embodiment may include both the LDD structure TFT 100 and the GOLD structure TFT 200.
  • a plurality of LDD structure TFTs 100 as pixel TFTs and a plurality of GOLD structure TFTs 200 as drive circuit TFTs may be provided on the same substrate 1.
  • the semiconductor layers 3A and 3B can be formed from the same semiconductor film, and the gate electrodes 7A and 7B can be formed from the same conductive film.
  • the gate insulating layer 5 and the interlayer insulating layer 11 may be common to the TFTs 100 and 200.
  • the source regions 33sA and 33sB and the drain regions 33dA and 33dB of the TFTs 100 and 200 may be formed by a common contact doping process. Thereby, the number of photomasks used in the semiconductor device manufacturing process can be reduced.
  • At least one high concentration impurity region of the TFT having the LDD region is formed by a contact doping process, and an electrode (source or drain) is in contact with the high concentration impurity region in the contact hole. Electrode) may be disposed. Therefore, only one of the source and drain regions may be formed by the contact doping process.
  • the “LDD region” refers to a region having an impurity concentration of, for example, 1 ⁇ 10 18 atoms / cm 3 or more and lower than the impurity concentration of the source / drain regions. Therefore, the semiconductor layer does not include a region containing impurities at an extremely low concentration (less than 1 ⁇ 10 18 atoms / cm 3 ). For example, a part of the impurity implanted into the LDD region may diffuse to the channel region under the gate electrode. However, since the impurity concentration of the portion where the impurity is diffused is considered to be extremely low, such a portion is It is not included in the “LDD region”.
  • FIG. 3A to 3D are schematic cross-sectional process diagrams showing an example of a method for manufacturing the LDD structure TFT 100.
  • FIG. 3A to 3D are schematic cross-sectional process diagrams showing an example of a method for manufacturing the LDD structure TFT 100.
  • a semiconductor layer (for example, a polysilicon layer) 3A, a gate insulating layer 5 and a gate electrode 7A are formed in this order on a substrate 1 by a known method.
  • impurity ions of the first conductivity type (here, n-type) are implanted into the semiconductor layer 3A at a low concentration, and then implanted into the semiconductor layer 3A at a low concentration.
  • Region 30A is formed.
  • a region where impurity ions are not implanted becomes a channel region 31A.
  • activation annealing is performed at the first temperature to activate the impurity ions implanted into the low concentration implantation region 30A and restore the crystallinity of the low concentration implantation region 30A.
  • a resist mask 41 having an opening is formed on the interlayer insulating layer 11.
  • source contact holes 13 ⁇ / b> A and drain contact holes 14 ⁇ / b> A are formed in the gate insulating layer 5 and the interlayer insulating layer 11.
  • the first conductivity type impurity ions are implanted at a high concentration into a part of the low concentration implantation region 30A via the source contact hole 13A and the drain contact hole 14A.
  • the source region 33sA and the drain region 33dA are formed in the semiconductor layer 3A.
  • the resist mask 41 is peeled off. Note that the resist mask 41 may be removed before the implantation of impurity ions.
  • activation annealing is performed at the second temperature to activate the impurity ions implanted into the source region 33sA and the drain region 33dA.
  • the second temperature is set to a temperature lower than the first temperature, for example. In this way, the LDD structure TFT 100 is obtained.
  • 4A to 4D are schematic cross-sectional process diagrams showing an example of a method for manufacturing a TFT 200 having a GOLD structure.
  • a semiconductor layer 3B and a gate insulating layer 5 are formed on a substrate 1 by a known method.
  • a resist mask 42 is formed on the gate insulating layer 5, and using this, impurity ions of the first conductivity type (here, n-type) are implanted into the semiconductor layer 3B at a low concentration, and the semiconductor layer 3B is doped at a low concentration.
  • An implantation region 30B is formed. A region where impurity ions are not implanted becomes a channel region 31B.
  • a gate electrode 7B is formed on the gate insulating layer 5 so as to overlap a part of the low concentration implantation region 30B and the channel region 31B. Thereafter, activation annealing is performed at the first temperature to activate the impurity ions implanted into the low concentration implantation region 30B. Note that activation annealing may be performed before the formation of the gate electrode 7B.
  • the interlayer insulating layer 11 is formed by the same method as described above with reference to FIG. 3C, and the gate insulating layer 5 and the interlayer insulating layer 11 are patterned. To obtain the source contact hole 13B and the drain contact hole 14B.
  • high concentration impurity ions of the first conductivity type are formed in a part of the low concentration implantation region 30B by the same method as described above with reference to FIG.
  • the source region 33sB and the drain region 33dB are obtained.
  • a region where the impurity ions are not implanted at a high concentration in the low concentration implantation region 30B becomes an LDD region 32B.
  • activation annealing is performed at a second temperature lower than the first temperature, and the GOLD structure TFT 200 is obtained.
  • the gate electrode 7A is used as a mask to form the low concentration implantation region (N ⁇ region) that becomes the LDD region 32A, and the insulating layer in which the contact holes 13A and 14A are formed.
  • a high concentration implantation region (N + region) to be a source region or a drain region is formed.
  • a high concentration implantation region (N + region) is formed using the insulating layer in which the contact holes 13B and 14B are formed as a mask. For this reason, it is possible to reduce the number of photomasks used by one as compared with the prior art.
  • activation annealing is performed on the low concentration implantation region before contact doping, and activation annealing is performed on the high concentration implantation region after contact doping.
  • the activation annealing may be performed only once after contact doping. However, activation annealing is preferably performed before contact doping as in the above method. The reason for this is as follows.
  • annealing is performed in a region into which impurity ions are implanted in order to recover crystal damage caused during the ion implantation and activate the implanted ions.
  • activation annealing is performed at a high temperature after contact doping, hydrogen terminated at the interface between the gate insulating layer and the semiconductor layer may be detached from the contact hole, which may deteriorate TFT characteristics.
  • activation annealing is performed at the first temperature, and the low concentration regions are formed.
  • the crystals in the implantation regions 30A and 30B are once recovered.
  • the first temperature may be, for example, 500 ° C. or more and 700 ° C. or less.
  • activation annealing of the high concentration implantation region (N + region) is performed at the second temperature.
  • the second temperature can be set lower than the first temperature.
  • the second temperature may be 200 ° C. or higher and lower than 300 ° C.
  • Acceleration energy at the time of contact doping may be lower than acceleration energy at the time of forming the low concentration implantation regions 30A and 30B, and may be, for example, 5 keV or more and 30 keV or less. Thereby, in activation annealing after contact doping, the detachment of terminal hydrogen can be more effectively suppressed.
  • the conductivity type of the TFTs 100 and 200 is not limited to n-type, and may be p-type.
  • a p-type impurity such as boron is used as the first conductivity type impurity implanted into the semiconductor layers 3A and 3B.
  • Japanese Unexamined Patent Application Publication No. 2007-141992 describes a method of forming source / drain regions by implanting impurity ions into a semiconductor layer through a contact hole provided in a gate insulating layer.
  • the interlayer insulating layer is formed and patterned. According to this method, it is necessary to pattern the gate insulating layer and the interlayer insulating layer separately, and the number of photomasks cannot be reduced.
  • the gate insulating layer may not be used as a doping mask.
  • the gate insulating layer 5 and the interlayer insulating layer 11 which are gate insulating layers are etched together, so that the number of photomasks can be reduced. Further, since the gate insulating layer 5 and the interlayer insulating layer 11 are used as an etching mask, the present invention can be applied regardless of the thickness of the gate insulating layer 5. As described above, it is more advantageous to perform activation annealing in two steps before and after contact doping.
  • the semiconductor device of this embodiment includes an LDD structure TFT and a GOLD structure TFT on the same substrate. These TFTs are formed in a common process using the same semiconductor film.
  • the LDD structure TFT can be formed in the display area as a pixel TFT, and the GOLD structure TFT can be formed in the frame area as a drive circuit TFT.
  • FIG. 5A is a cross-sectional view illustrating the LDD structure TFT 101 and the GOLD structure TFT 201 in the semiconductor device of this embodiment.
  • FIGS. 5B and 5C are views of the LDD structure TFT 101 and the GOLD structure TFT 201, respectively. It is a top view which illustrates semiconductor layers 3A and 3B.
  • the LDD region 32A is positioned between a third LDD region (also referred to as a “high concentration LDD region”) 36 that is in contact with the source region 33sA and the drain region 33dA, and between the third LDD region 36 and the channel region 31A.
  • a fourth LDD region (also referred to as a “low concentration LDD region”) 37 is included in the LDD region 32A.
  • the third LDD region 36 includes a first conductivity type impurity at a higher concentration than the fourth LDD region 37.
  • the fourth LDD region 37 is in contact with the channel region 31A.
  • the source region 33 sA and the drain region 33 dA are respectively disposed inside the third LDD region 36.
  • Other configurations are the same as those of the LDD structure TFT 100 shown in FIG.
  • the LDD region 32B includes a first LDD region (also referred to as a “high concentration LDD region”) 34 in contact with the source region 33sB and the drain region 33dB, and a space between the first LDD region 34 and the channel region 31B. And a second LDD region (also referred to as a “low concentration LDD region”) 35 located therein.
  • the second LDD region 35 is overlapped by the gate electrode 7B.
  • the source region 33 sB and the drain region 33 dB are each disposed inside the first LDD region 34.
  • Other configurations are the same as those of the GOLD structure TFT 200 shown in FIG.
  • 6A to 6E are schematic process cross-sectional views showing a method for manufacturing the semiconductor device of this embodiment. For simplicity, a method of forming one LDD structure TFT 101 and one GOLD structure TFT 201 is shown here, but a plurality of TFTs are typically formed.
  • the island-shaped semiconductor layer 3A is formed in the region where the LDD structure TFT of the substrate 1 is to be formed, and the island-shaped semiconductor layer 3B is formed in the region where the GOLD structure TFT is to be formed. To do. Subsequently, a gate insulating layer 5 covering these semiconductor layers 3A and 3B is formed.
  • the substrate 1 may be a substrate having an insulating surface, and may be a quartz substrate or a glass substrate, or a Si substrate or a metal substrate whose surface is covered with an insulating layer.
  • the semiconductor layers 3A and 3B are formed using a crystalline silicon film. Specifically, first, a known semiconductor film (here, an amorphous silicon film) is deposited using a known method such as a plasma CVD method or a sputtering method. The thickness of the amorphous semiconductor film is 20 nm to 70 nm, preferably 40 nm to 60 nm. Thereafter, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film (here, a polysilicon film) and patterned to obtain semiconductor layers 3A and 3B. Crystallization of the amorphous semiconductor film can be performed by laser crystallization. Alternatively, crystallization may be performed by adding a catalytic element to the amorphous semiconductor film and then performing an annealing treatment.
  • a known semiconductor film here, an amorphous silicon film
  • the thickness of the amorphous semiconductor film is 20 nm to 70 nm, preferably 40 nm to 60 nm.
  • the gate insulating layer 5 is formed using, for example, a CVD method.
  • a silicon oxide (SiO 2 ) layer having a thickness of, for example, 50 nm to 200 nm is formed.
  • a resist mask 45 covering a part of the semiconductor layer 3A and a resist mask 47 covering a part to be a channel region of the semiconductor layer 3B are formed by known photolithography.
  • the resist mask 45 is disposed so as to expose a region where the high concentration impurity region is formed in the semiconductor layer 3A and to cover a region where the channel region and the LDD region are formed.
  • n-type impurity ions are implanted into the semiconductor layers 3A and 3B at a low concentration to obtain low-concentration implanted regions 50A and 50B (first ion implantation step).
  • phosphorus ions are implanted as impurity ions.
  • the acceleration voltage at the time of implantation is 60 kV, for example, and the dose is 1 ⁇ 10 13 / cm 2 .
  • a region of the semiconductor layer 3B where no impurity ions are implanted becomes a channel region 31B.
  • gate electrodes 7A and 7B are formed on the semiconductor layers 3A and 3B, respectively, as shown in FIG. 6B.
  • the gate electrode 7A is disposed on the portion that becomes the channel region in the low concentration implantation region 50A.
  • the gate electrode 7B is arranged so as to cover a part of the low concentration implantation region 50B of the semiconductor layer 3B and the channel region 31B.
  • the gate electrodes 7A and 7B can be formed by, for example, forming a tungsten (W) film (thickness: 400 nm, for example) on the gate insulating layer 5 by sputtering, and then etching the W film.
  • the material of the gate electrodes 7A and 7B is not particularly limited. For example, a laminated film made of a TaN film and a W film may be used.
  • n-type impurity ions are implanted into the semiconductor layers 3A and 3B at a low concentration using the gate electrodes 7A and 7B as a mask (second ion implantation step).
  • phosphorus ions are implanted as impurity ions.
  • the acceleration voltage at the time of implantation is, for example, 50 kV, and the dose is 1 ⁇ 10 13 / cm 2 .
  • the portion of the semiconductor layer 3A that is covered with the gate electrode 7A and is not implanted with impurities becomes the channel region 31A.
  • the portion 36 into which impurity ions are implanted in both the first and second ion implantation steps becomes a third LDD region.
  • the portion 37 in which impurity ions are not implanted in the first ion implantation step and impurity ions are implanted in the second ion implantation step becomes the fourth LDD region.
  • the third LDD region 36 includes the first conductivity type impurity at a higher concentration than the fourth LDD region 37.
  • annealing temperature is not specifically limited, For example, 500 degreeC or more and 700 degrees C or less may be sufficient.
  • an interlayer insulating layer 11 is formed so as to cover the semiconductor layers 3A and 3B, the gate electrodes 7A and 7B, and the gate insulating layer 5.
  • the interlayer insulating layer 11 may be, for example, a SiO 2 film having a thickness of 300 nm or more and 900 nm or less, or may be a laminated film made of, for example, a SiN film and a SiO 2 film.
  • heat treatment hydrogenation annealing
  • annealing for hydrogenating the semiconductor layers 3A and 3B, for example, annealing at 350 to 550 ° C. in a nitrogen atmosphere or a hydrogen mixed atmosphere at 1 atm may be performed.
  • a resist mask 49 having an opening is formed on the interlayer insulating layer 11, and the interlayer insulating layer 11 is patterned using the resist mask 49.
  • the source contact hole 13A and the drain contact hole 14A reaching the part of the third LDD region 36 of the semiconductor layer 3A and the source contact hole 13B reaching the part of the first LDD region 34 of the semiconductor layer 3B are formed in the interlayer insulating layer 11.
  • the drain contact hole 14B is formed.
  • impurity ions are implanted into the semiconductor layers 3A and 3B through these contact holes 13A, 14A, 13B, and 14B (contact doping process).
  • source and drain regions 33sA and 33dA are formed in the third LDD region 36 of the semiconductor layer 3A.
  • source and drain regions 33sB and 33dB are formed in the first LDD region 34 of the semiconductor layer 3B.
  • the resist mask 49 is removed. Note that contact doping may be performed after the resist mask 49 is removed.
  • the ion implantation conditions in the contact doping process will be described.
  • phosphorus ions are implanted as impurity ions.
  • the acceleration voltage at the time of implantation is preferably set lower than the acceleration voltage in the first and second ion implantation steps, and is set to, for example, less than 20 kV.
  • the dose amount in this step is set to a value lower than the dose amount at the time of forming the conventional high concentration implantation region. obtain. Further, it may be set to be lower than the dose amount in the first and second ion implantation steps.
  • the dose is set to 10 13 / cm 2 or more and 10 14 / cm 2 or less.
  • second activation annealing is performed to recover the crystallinity of the source and drain regions 33sA, 33dA, 33sB, and 33dB and activate the implanted ions.
  • a source electrode and a drain electrode are formed in the contact holes 13A, 13B, 14A, and 14B, respectively. In this way, the LDD structure TFT 101 and the GOLD structure TFT 201 are manufactured.
  • the second activation annealing may be performed at a temperature lower than that of the first activation annealing, and may be set to, for example, less than 300 ° C.
  • the high concentration implantation region of the TFTs 101 and 201 is formed using contact doping, it is not necessary to form a doping mask for forming the high concentration implantation region by a photo process. Therefore, the number of photomasks used can be reduced as compared with the conventional case.
  • the impurity concentration and implantation profile of the fourth LDD region 37 of the LDD structure TFT 101 are determined by the implantation conditions of the second ion implantation step.
  • the impurity concentration and implantation profile of the second LDD region 35 of the GOLD structure TFT 201 are determined by the implantation conditions of the first ion implantation step.
  • the first and third LDD regions 34 and 36 are regions into which impurity ions have been implanted in both the first and second ion implantation steps. For this reason, the impurity concentration and the implantation profile of the first and third LDD regions 34 and 36 are substantially the same. Further, the impurity concentration and implantation profile of the source and drain regions 33sA, 33dA, 33sB, and 33dB, which are high concentration impurity regions, are substantially the same.
  • the LDD structure TFT 101 and the GOLD structure TFT 201 having two LDD regions having different impurity concentrations will be described, but instead, the LDD structure TFT 100 and the GOLD structure 200 shown in FIG. 1 may be manufactured.
  • the semiconductor device of the reference example has an LDD structure TFT 1000 and a GOLD structure TFT 2000 on the same substrate.
  • FIG. 10A is a cross-sectional view illustrating an LDD structure TFT 1000 and a GOLD structure TFT 2000.
  • FIGS. 10B and 10C are top views of the semiconductor layers 3D and 3E of the LDD structure TFT 1000 and the GOLD structure TFT 2000, respectively.
  • FIG. 10 for the sake of simplicity, the same components as those in FIGS. 1 to 5 are denoted by the same reference numerals.
  • FIG. 7A is a process flow of the semiconductor device of the reference example provided with the LDD structure TFT 1000 and the GOLD structure TFT 2000
  • FIG. 7B is a semiconductor flow of this embodiment including the LDD structure TFT 101 and the GOLD structure TFT 201. It is the process flow of an apparatus. 7A and 7B are the same as the process flow in the case of manufacturing only the GOLD structure TFT 2000 and the GOLD structure TFT 201, respectively.
  • a high concentration implantation region (source region 33sA, 33sB and drain region 33dA, 33dB) of each TFT 1000, 2000 and an LDD region 32A of the LDD structure TFT 1000, a high concentration implantation region is formed.
  • a mask (N + photo) for forming is used. After the high concentration implantation region is formed, contact holes 13A, 13B, 14A, and 14B exposing part of these are provided, and source and drain electrodes 8A, 8B, 9A, and 9B are formed therein.
  • the edges of the source regions 33 sA and 33 sB and the drain regions 33 dA and 33 dB are not aligned with the edges of the contact holes 13 A, 13 B, 14 A, and 14 B on the upper surface of the semiconductor layer.
  • the source regions 33sA and 33sB and the drain regions 33dA and 33dB are formed by contact doping, so that an N + region forming mask is unnecessary. Therefore, the number of photomasks can be reduced as compared with the semiconductor device of the reference example.
  • the LDD structure TFT and the GOLD structure TFT can be formed on the same substrate without increasing the number of photomasks used.
  • the photo process which is essential in the process flow of the reference example, can be reduced by one time, that is, one photomask can be reduced. If the number of photomasks can be reduced, the formation of resist patterns by photolithography (including resist coating, pre-baking, exposure, development, post-baking, etc.), resist pattern peeling, cleaning, and drying steps can be omitted. The number and manufacturing costs can be greatly reduced.
  • the semiconductor device of this embodiment includes a first conductivity type TFT having an LDD structure, a first conductivity type TFT having a GOLD structure, and a second conductivity type TFT on the same substrate.
  • doping (channel doping) for adjusting the threshold voltage is performed on the channel regions of the LDD structure and the GOLD structure TFT.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the LDD structure TFT can be formed as a pixel TFT in the display area, and the GOLD structure TFT and the p-type TFT can be formed as a drive circuit TFT in the frame area.
  • the p-type TFT has a single drain structure, for example.
  • the semiconductor device of this embodiment includes an n-type LDD structure TFT 102, an n-type GOLD structure TFT 202, and a p-type TFT 302 on the same substrate.
  • the structures of the LDD structure TFT 102 and the GOLD structure TFT 202 are the same as those of the LDD structure TFT 101 and the GOLD structure TFT 201 described above with reference to FIG. Further, the arrangement of the LDD region and the high concentration impurity region, the impurity concentration, the implantation profile, and the like of these TFTs 102 and 202 are the same as those in the above-described embodiment, and thus description thereof is omitted here.
  • FIG. 8A is a cross-sectional view of the p-type TFT 302, and FIG. 8B is a plan view of the semiconductor layer 3C of the p-type TFT 302.
  • the p-type TFT 302 has a single drain structure, for example.
  • the p-type TFT 302 includes a semiconductor layer 3C formed on the substrate 1, a gate insulating layer 5 covering the semiconductor layer 3C, a gate electrode 7C formed on the gate insulating layer 5, the gate electrode 7C and the semiconductor layer 3C.
  • the interlayer insulating layer 11 is covered, and the source electrode 8C and the drain electrode 9C are provided.
  • the semiconductor layer 3C has a channel region 31C, a source region 38s, a drain region 38d, a source contact region 39s, and a drain contact region 39d.
  • the source region 38s is sandwiched between the source contact region 39s and the channel region 31C.
  • the drain region 38d is sandwiched between the drain contact region 39d and the channel region 31C.
  • each of the source region 38s, the drain region 38d, the source contact region 39s, and the drain contact region 39d has a second conductivity type region (for example, p-type) containing a second conductivity type impurity (for example, p-type impurity) at a high concentration. + Type region).
  • the source electrode 8C is in contact with the source contact region 39s of the semiconductor layer 3C in the source contact hole formed in the gate insulating layer 5 and the interlayer insulating layer 11.
  • the drain electrode 9C is in contact with the drain contact region 39d of the semiconductor layer 3C within the drain contact hole formed in the gate insulating layer 5 and the interlayer insulating layer 11.
  • the edge of the source contact hole and the edge of the source contact region 39s are aligned.
  • the edge of the drain contact hole is aligned with the edge of the drain contact region 39d.
  • the source contact region 39s and the drain contact region 39d are formed by contact doping.
  • the impurity concentration of the second conductivity type in the source contact region 39s and the drain contact region 39d is the same as the impurity concentration of the second conductivity type (for example, p-type) in the source region 38s and the drain region 38d.
  • the impurity concentration of the first conductivity type (for example, n-type) of the source contact region 39s and the drain contact region 39d is implanted by contact doping more than the impurity concentration of the first conductivity type of the source region 38s and the drain region 38d. It ’s expensive.
  • FIGS. 9A to 9F are schematic process cross-sectional views showing a method for manufacturing the semiconductor device of this embodiment. For simplicity, a method of forming one LDD structure TFT 102, one GOLD structure TFT 202, and one p-type TFT 302 is shown here, but a plurality of TFTs are typically formed.
  • an island-shaped semiconductor layer 3A is formed in a region of the substrate 1 where an LDD structure TFT is to be formed, and an island-shaped semiconductor layer 3B is formed in a region where a GOLD structure TFT is to be formed.
  • An island-shaped semiconductor layer 3C is formed in a region where a type TFT is to be formed.
  • a gate insulating layer 5 covering these semiconductor layers 3A, 3B, 3C is formed.
  • the resist mask 45 is disposed so as to expose a region where the high concentration impurity region is formed in the semiconductor layer 3A and to cover a region where the channel region and the LDD region are formed.
  • a multi-tone mask such as a halftone mask is used as the resist mask 48.
  • n-type impurity ions are implanted into the semiconductor layers 3A, 3B, and 3C at a low concentration using the resist masks 45, 47, and 48 to obtain low-concentration implanted regions 50A, 50B, and 50C.
  • Ion implantation step phosphorus ions are implanted as impurity ions.
  • the acceleration voltage at the time of implantation is 60 kV, for example, and the dose is 1 ⁇ 10 13 / cm 2 .
  • the resist masks 45 and 47 are removed, and an ashing process (half ashing) is performed on the resist mask 48 to reduce the height of the resist mask 48.
  • a p-type impurity is implanted into the semiconductor layers 3A, 3B, and 3C using the resist mask 48 having a reduced height as a mask.
  • the p-type impurity is implanted into a portion to be a channel region in the semiconductor layers 3A and 3B (channel doping).
  • boron ions are implanted at an acceleration voltage of 30 kV and a dose of 1 ⁇ 10 12 / cm 2 .
  • gate electrodes 7A, 7B, and 7C are formed on the semiconductor layers 3A, 3B, and 3C, respectively.
  • the gate electrode 7C is disposed on the portion that becomes the channel region in the low concentration implantation region 50C of the semiconductor layer 3C.
  • the formation method of the gate electrodes 7A, 7B, and 7C and the arrangement of the gate electrodes 7A and 7B may be the same as those described above with reference to FIG.
  • n-type impurity ions are implanted into the semiconductor layers 3A, 3B, and 3C at a low concentration using the gate electrodes 7A, 7B, and 7C as a mask (second ion implantation step).
  • the implantation conditions may be the same as the conditions for the second ion implantation step shown in FIG.
  • the third and fourth LDD regions 36 and 37 are formed in the semiconductor layer 3A, and the first and second LDD regions 34 and 35 are formed in the semiconductor layer 3B.
  • a resist mask 44 that covers the LDD structure formation region and the GOLD structure formation region and exposes the p-type TFT formation region is provided, and is covered with the gate electrode 7C of the semiconductor layer 3C.
  • a p-type impurity ion is implanted at a high concentration through the gate insulating layer 5 into a portion not present.
  • the source region 38s and the drain region 38d are formed in the semiconductor layer 3C.
  • the implantation conditions are not particularly limited. For example, boron ions are implanted at an acceleration voltage of 50 kV to 90 kV and a dose amount of 5 ⁇ 10 14 / cm 2 to 5 ⁇ 10 15 / cm 2 .
  • activation annealing (first activation annealing) is performed. Thereby, the ions implanted into the semiconductor layers 3A, 3B, and 3C are activated by the first ion implantation step, channel doping, and p-type impurity doping, and the crystallinity of the semiconductor layers 3A, 3B, and 3C is recovered. .
  • annealing temperature is not specifically limited, For example, 500 degreeC or more and 700 degrees C or less may be sufficient.
  • an interlayer insulating layer 11 is formed so as to cover the semiconductor layers 3A, 3B, 3C, the gate electrodes 7A, 7B, 7C, and the gate insulating layer 5. Thereafter, hydrogenation may be performed as necessary.
  • the method of forming the interlayer insulating layer 11 and the hydrogenation annealing may be the same as the method described above with reference to FIG.
  • a resist mask 49 having an opening is formed on the interlayer insulating layer 11, and the interlayer insulating layer 11 is patterned using the resist mask 49.
  • the source contact hole 13A and the drain contact hole 14A reaching the part of the third LDD region 36 of the semiconductor layer 3A and the source contact hole 13B reaching the part of the first LDD region 34 of the semiconductor layer 3B are formed in the interlayer insulating layer 11.
  • impurity ions are implanted into the semiconductor layers 3A, 3B, and 3C through these contact holes 13A, 13B, 13C, 14A, 14B, and 14C (contact doping step).
  • the ion implantation conditions may be the same as the contact doping process conditions shown in FIG. Thereby, source regions 33sA and 33sB and drain regions 33dA and 33dB are formed in the semiconductor layers 3A and 3B.
  • n-type impurity ions are also implanted into the semiconductor layer 3C to be a p-type TFT, and a source contact region 39s and a drain contact region 39d are obtained. Thereafter, the resist mask 49 is removed.
  • n-type impurities are implanted at a low dose into the source and drain regions 38s and 38d into which p-type impurities have been implanted at a high concentration in the step shown in FIG. 9D. For this reason, the region into which the n-type impurity is implanted (source contact region 39s and drain contact region 39d) will not be n-type. Note that contact doping may be performed after the resist mask 49 is removed.
  • second activation annealing is performed to recover the crystallinity of the source / drain regions of the semiconductor layers 3A and 3B and the contact regions 39s and 39d of the semiconductor layer 3C, and the implanted ions are activated.
  • a source electrode and a drain electrode are formed on each TFT.
  • a semiconductor device including the TFTs 102, 202, and 302 is manufactured.
  • the temperature of the second activation annealing may be performed at a temperature lower than that of the first activation annealing described above, and may be set to, for example, less than 300 ° C.
  • the high concentration implantation regions of the TFTs 102 and 202 are formed using contact doping. Further, channel doping is performed using a halftone mask. Therefore, it is not necessary to form a doping mask for forming a high concentration implantation region and a channel doping mask by a photo process. Accordingly, the number of photomasks used can be reduced by two compared to the conventional case.
  • Japanese Patent Application Laid-Open No. 2001-85695 and the like disclose a method for reducing the number of photomasks using a halftone mask.
  • a halftone mask is applied for doping, and there is no need to control the line width. Therefore, the number of photomasks can be reduced without degrading the precision controllability.
  • the method of the present embodiment is not limited to the above method. It is not necessary to use a halftone mask for channel doping. Alternatively, channel doping may not be performed.
  • the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, display devices such as MEMS display devices, imaging devices such as image sensor devices, image input devices,
  • the present invention is also applied to various electronic devices such as fingerprint readers and semiconductor memories.

Abstract

半導体装置は、チャネル領域（３１Ａ、３１）、高濃度不純物領域およびチャネル領域と高濃度不純物領域との間に位置する低濃度不純物領域（３２Ａ、３２Ｂ）を有する半導体層（３Ａ、３Ｂ）と、ゲート絶縁層（５）の上に設けられたゲート電極（７Ａ、７Ｂ）と、ゲート電極上に形成された層間絶縁層（１１）と、ソース電極（８Ａ、８Ｂ）およびドレイン電極（９Ａ、９Ｂ）とを有する少なくとも１つの薄膜トランジスタ（１００、２００）を備え、層間絶縁層およびゲート絶縁層には、半導体層に達するコンタクトホールが設けられており、ソース電極（８Ａ、８Ｂ）およびドレイン電極（９Ａ、９Ｂ）の少なくとも一方は、コンタクトホール内で高濃度不純物領域と接し、コンタクトホールの側壁において、ゲート絶縁層および層間絶縁層の側面は整合しており、半導体層の上面において、コンタクトホールの縁部と、高濃度不純物領域の縁部とは整合している。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。一般に、結晶質シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、結晶質シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。従って、結晶質シリコン膜を用いると、スイッチング素子として画素毎に設けられるＴＦＴ（「画素用ＴＦＴ」と呼ぶ。）のみでなく、表示領域周辺（額縁領域）に形成される駆動回路や種々の機能回路などの周辺回路を構成するＴＦＴ（「駆動回路用ＴＦＴ」と呼ぶ。）をも同一基板上に形成することが可能になる。
　画素用ＴＦＴには、オフリーク電流が極めて小さいことが要求される。オフリーク電流が大きいと、フリッカー、クロストーク等が生じて表示品位を低下させる可能性がある。このため、画素用ＴＦＴとして、ＬＤＤ構造を有するＴＦＴ（以下、「ＬＤＤ構造ＴＦＴ」と略する。）が用いられている。
　「ＬＤＤ構造ＴＦＴ」は、ＴＦＴのチャネル領域とソース領域・ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある）を有している。この構造では、ゲート電極のエッジと低抵抗なソース・ドレイン領域との間に、ソース・ドレイン領域よりも高抵抗なＬＤＤ領域を存在させるので、ＬＤＤ領域を有していない（「シングルドレイン構造」）ＴＦＴと比べてオフリーク電流を大幅に低減できる。
　アクティブマトリクス基板では、製造工程の簡略化のため、画素用ＴＦＴだけでなく、駆動回路用ＴＦＴにＬＤＤ構造ＴＦＴを採用する場合がある。しかしながら、駆動回路用ＴＦＴとしてＬＤＤ構造ＴＦＴを用いると、次のような問題がある。駆動回路用ＴＦＴには、電流駆動力が大きい、すなわちオン電流が大きいことが要求されるが、ＬＤＤ構造ＴＦＴでは、ＬＤＤ領域が抵抗となるので、シングルドレイン構造のＴＦＴよりも電流駆動力が低下してしまう。また、ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）を最適化するために、回路の設計が煩雑になったり、額縁領域のサイズが増大する可能性がある。さらに、高速動作を行う駆動回路用ＴＦＴには、より高い信頼性が要求される。
　そこで、駆動回路用ＴＦＴとして、ＬＤＤ領域がゲート電極によってオーバーラップされた構造を有するＴＦＴを用いることが提案されている。このような構造は、「ＧＯＬＤ（Ｇａｔｅ　Ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）構造」と称されている。ＧＯＬＤ構造を有するＴＦＴ（以下、「ＧＯＬＤ構造ＴＦＴ」と略する。）では、ゲート電極に電圧を印加すると、ゲート電極がオーバーラップしたＬＤＤ領域にキャリアとなる電子が蓄積されるので、ＬＤＤ領域の抵抗を小さくできる。このため、ＴＦＴの電流駆動力の低下を抑えることができる。また、ゲートの下に電界緩和領域を形成する事により、ＬＤＤ構造ＴＦＴよりも高い信頼性を確保できる。
　なお、本明細書では、ＬＤＤ領域全体がゲート電極でオーバーラップされていない構造を「ＬＤＤ構造」、ＬＤＤ領域の少なくとも一部がゲート電極でオーバーラップされている構造を「ＧＯＬＤ構造」と称している。
　しかしながら、ＬＤＤ構造ＴＦＴに加えて、駆動回路用ＴＦＴとしてＧＯＬＤ構造ＴＦＴを同一基板上に形成すると、製造プロセスで使用するフォトマスクの枚数が増加するという問題がある。フォトマスクは、フォトリソグラフィにより、エッチング工程やイオン注入工程でマスクとなるレジストパターンを形成するために使用される。従って、フォトマスクの枚数が１枚増えることは、エッチングやイオン注入などの工程の他に、フォトリソグラフィによるレジストパターンの形成、レジストパターンの剥離、洗浄および乾燥工程が増加することを意味する。従って、フォトマスクの枚数が増加すると、製造コストが増大し、リードタイムも長くなり、生産性を大幅に低下させてしまう。また、歩留まりが低下するおそれがある。
　これに対し、フォトマスクを１枚でも減らすための種々のプロセスが提案されている。
　例えば特許文献１は、ハーフトーンマスクを使用することにより、フォトマスクの枚数を増やすことなく、ＧＯＬＤ構造ＴＦＴを製造する方法を開示している。特許文献１では、ハーフトーンマスクを使用したフォトリソグラフィ工程により、部分的に厚さが異なるレジストパターンを形成して、これをエッチングマスクとして半導体膜のエッチングを行う。次いで、レジストパターンの凹部を除去した後、ＬＤＤ領域形成のための不純物ドープを行う。従って、１回のフォトリソグラフィ工程で、半導体膜のエッチングおよびＬＤＤ領域の形成を行うことが可能であり、フォトマスクの枚数を１枚削減できる。
特開２００２－１３４７５６号公報
　特許文献１の方法によると、ハーフトーンマスクの解像度が低いために、十分な精度でレジストパターンの線幅を制御することが難しい。このため、高精細なＴＦＴの製造に適用できない場合がある。このように、従来の方法では、良好な線幅制御性を確保しつつ、フォトマスクの枚数を削減して生産性を向上させることは困難であった。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その主な目的は、ＬＤＤ領域を有するＴＦＴを備えた、生産性に優れ、かつ高精細な半導体装置を提供することにある。
　本発明による一実施形態の半導体装置は、基板上に少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも１つの薄膜トランジスタは、チャネル領域と、第１導電型の不純物を含む高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に位置し、前記高濃度不純物領域よりも低く、かつ、前記チャネル領域よりも高い濃度で前記第１導電型の不純物を含む低濃度不純物領域とを有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に設けられ、少なくとも前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極および前記ゲート絶縁層上に形成された層間絶縁層と、前記半導体層に接続されたソース電極およびドレイン電極とを備え、前記層間絶縁層および前記ゲート絶縁層には、前記半導体層に達するコンタクトホールが設けられており、前記ソース電極およびドレイン電極の少なくとも一方は、前記層間絶縁層上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記高濃度不純物領域と接し、前記コンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、前記半導体層の上面において、前記コンタクトホールの縁部と、前記高濃度不純物領域の縁部とは整合している。
　ある実施形態において、前記基板の法線方向から見たとき、前記高濃度不純物領域は、前記低濃度不純物領域の内部に位置している。
　ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第１薄膜トランジスタを含み、前記第１薄膜トランジスタでは、前記低濃度不純物領域の一部は、前記ゲート絶縁層を介して前記ゲート電極で覆われている。
　ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタを含み、前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合している。
　ある実施形態において、前記第１薄膜トランジスタにおいて、前記低濃度不純物領域は、前記ゲート絶縁層を介して前記ゲート電極と重ならない第１低濃度不純物領域と、前記ゲート電極と重なる第２低濃度不純物領域とを含み、前記第１低濃度不純物領域は、前記第２低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む。
　ある実施形態において、前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタをさらに含み、前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合しており、前記第２薄膜トランジスタにおいて、前記低濃度不純物領域は、前記高濃度不純物領域と接する第３低濃度不純物領域と、前記第３低濃度不純物領域よりも前記チャネル領域側に位置する第４低濃度不純物領域とを含み、前記第３低濃度不純物領域は、前記第４低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む。
　ある実施形態において、前記第１薄膜トランジスタの前記第１低濃度不純物領域と、前記第２薄膜トランジスタの前記第３低濃度不純物領域とは同一の不純物元素を含み、前記第１および第３低濃度不純物領域の厚さ方向における前記第１導電型の不純物の濃度プロファイルは略等しい。
　ある実施形態において、前記少なくとも１つの薄膜トランジスタとは異なる導電型を有する他の薄膜トランジスタをさらに含み、前記他の薄膜トランジスタは、チャネル領域と、コンタクト領域と、前記チャネル領域と前記コンタクト領域との間に位置し、第２導電型の不純物を含む他の高濃度不純物領域とを有する半導体層であって、前記コンタクト領域は、前記他の高濃度不純物と同じ濃度で前記第２導電型の不純物を含み、かつ、前記他の高濃度不純物よりも高い濃度で前記第１導電型の不純物を含む、他の半導体層と、前記他の半導体層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層の上に設けられた他のゲート電極と前記他のゲート電極および前記ゲート絶縁層上に延設された前記層間絶縁層と、前記他の半導体層に接続された他のソース電極および他のドレイン電極とを備え、前記層間絶縁層および前記ゲート絶縁層には、前記他の半導体層に達する他のコンタクトホールが設けられており、前記他のソース電極および他のドレイン電極の少なくとも一方は、前記層間絶縁層上および前記他のコンタクトホール内に形成され、前記他のコンタクトホール内で前記コンタクト領域と接し、前記他のコンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、前記他の半導体層の上面において、前記他のコンタクトホールの縁部と、前記コンタクト領域の縁部とは整合している。
　本発明の一実施形態の半導体装置に製造方法は、少なくとも１つ薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、（ａ）基板上に、チャネル領域と、前記チャネル領域よりも高い濃度で第１導電型の不純物を含む低濃度不純物領域とを含む島状の半導体層、前記半導体層を覆うゲート絶縁層、および前記ゲート絶縁層上に配置されたゲート電極を形成する工程と、（ｂ）前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成する工程と、（ｃ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記低濃度不純物領域の一部を露出するコンタクトホールを形成する工程と、（ｄ）前記コンタクトホールを介して、前記半導体層における前記低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、高濃度不純物領域を形成する工程と、（ｅ）前記層間絶縁層上および前記コンタクトホール内に、前記高濃度不純物領域と接するように電極を形成する工程とを包含する。
　ある実施形態において、前記工程（ｄ）よりも前に、前記低濃度不純物領域に対して、第１の活性化アニールを行い、前記工程（ｄ）よりも後に、前記高濃度不純物領域に対して、第２の活性化アニールを行う。
　ある実施形態において、前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う。
　ある実施形態において、前記工程（ａ）は、前記半導体層の一部に、前記第１導電型の不純物を注入する第１のイオン注入工程を含み、前記工程（ｄ）では、前記第１のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う。
　ある実施形態において、前記工程（ａ）において、前記低濃度不純物領域の少なくとも一部は、前記ゲート絶縁層を介して前記ゲート電極と重なっている。
　本発明の他の実施形態の半導体装置の製造方法は、少なくとも第１薄膜トランジスタおよび第２薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、（ａ）基板上に、第１薄膜トランジスタの活性層となる第１半導体層と、第２薄膜トランジスタの活性層となる第２半導体層とを形成し、前記第１および第２半導体層を覆うゲート絶縁層を形成する工程と、（ｂ）前記第１半導体層の一部および前記第２半導体層の一部に、第１導電型の不純物を注入する第１の注入工程と、（ｃ）前記第１半導体層のうち前記第１の注入工程で不純物が注入された領域の一部およびチャネル領域となる部分の上に第１ゲート電極を形成し、前記第２半導体層のうち前記第１の注入工程で不純物が注入されなかった領域の一部上に第１ゲート電極を形成する工程と、（ｄ）前記第１および第２ゲート電極をマスクとして、前記第１および第２半導体層に第１導電型の不純物を注入する第２の注入工程であって、これにより、前記第１半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第１低濃度不純物領域、前記第１の注入工程で不純物が注入され、かつ、前記第２ゲート電極で覆われていたために前記第２の注入工程で不純物が注入されなかった領域が第２低濃度不純物領域となり、前記第２半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第３低濃度不純物領域、前記第２の注入工程で不純物が注入され、前記第１の注入工程で不純物が注入されなかった領域が第４低濃度不純物領域となる、第２のイオン注入工程と、（ｅ）前記ゲート絶縁層、前記第１ゲート電極および第２ゲート電極上に層間絶縁層を形成する工程と、（ｆ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記第１低濃度不純物領域の一部を露出する第１コンタクトホールと、前記第３低濃度不純物領域の一部を露出する第２コンタクトホールとを形成する工程と、（ｇ）前記第１および第２コンタクトホールを介して、前記第１および第３低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第１半導体層に第１高濃度不純物領域を形成し、前記第２半導体層に第２高濃度不純物領域を形成する工程と、（ｈ）前記層間絶縁層上および前記第１コンタクトホール内に、前記第１高濃度不純物領域と接する第１の電極を形成し、前記層間絶縁層上および前記第２コンタクトホール内に、前記第２高濃度不純物領域と接する第２の電極を形成する工程とを包含する。
　ある実施形態において、前記工程（ｇ）よりも前に、前第１、第２、第３および第４低濃度不純物領域に対して、第１の活性化アニールを行い、前記工程（ｇ）よりも後に、前記第１および第２高濃度不純物領域に対して、第２の活性化アニールを行う。
　ある実施形態において、前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う。
　ある実施形態において、前記工程（ｇ）では、前記第１および第２のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う。
　ある実施形態において、前記第１および第２薄膜トランジスタとは導電型の異なる第３薄膜トランジスタをさらに備え、前記工程（ａ）は、前記基板上に第３半導体層を形成する工程を含み、前記ゲート絶縁層は前記第３半導体層上にも延設され、前記工程（ｃ）は、前記第３半導体層上に第３ゲート電極を形成する工程を含み、前記工程（ｃ）の後、前記工程（ｅ）の前に、前記第３ゲート電極をマスクとして第２導電型の不純物を前記第３半導体層に注入することによって、前記第３半導体層に第３高濃度不純物領域を形成する工程をさらに含み、前記工程（ｅ）において前記層間絶縁層は、前記第３ゲート電極上にも延設され、前記工程（ｆ）は、前記ゲート絶縁層および前記層間絶縁層に、前記第３高濃度不純物領域の一部を露出する第３コンタクトホールを形成する工程を含み、前記工程（ｇ）は、前記第３コンタクトホールを介して、前記第３高濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第３半導体層にコンタクト領域を形成する工程を含み、前記工程（ｈ）は、前記層間絶縁層上および前記第３コンタクトホール内に、前記コンタクト領域と接する第３の電極を形成する工程を含む。
　ある実施形態において、前記工程（ｂ）の前記第１の注入工程は、前記第１、第２および第３半導体層上にそれぞれ配置された第１、第２および第３マスクを用いて行い、前記第３マスクは多階調マスクであり、前記第１の注入工程の後、前記工程（ｃ）の前に、前記第１および第２マスクを除去するとともに、前記第３マスクの一部を除去する工程と、前記第３マスクの一部を用いて、前記第１および第２半導体層のチャネル領域となる部分を含む領域に不純物を注入する工程とをさらに包含する。
　本発明による一実施形態によると、ＬＤＤ領域を有するＴＦＴを備えた、生産性に優れ、かつ高精細な半導体装置を提供できる。
　また、ＬＤＤ領域を有するＴＦＴを備えた半導体装置の製造方法において、フォトマスクの使用枚数を削減できる。
（ａ）および（ｂ）は、それぞれ、第１の本実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００を例示する模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００における半導体層３Ａ、３Ｂを例示する模式的な平面図である。 （ａ）～（ｄ）は、ＬＤＤ構造ＴＦＴ１００を製造する方法の一例を示す模式的な断面工程図である。 （ａ）～（ｄ）は、ＧＯＬＤ構造を有するＴＦＴ２００を製造する方法の一例を示す模式的な断面工程図である。 （ａ）は、第２の実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を例示する断面図であり、（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１の半導体層３Ａ、３Ｂを例示する平面図である。 （ａ）～（ｅ）は、第２の実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。 （ａ）は、参考例のＧＯＬＤ構造ＴＦＴ２０００を製造するプロセスフローであり、（ｂ）は、ＧＯＬＤ構造ＴＦＴ２００、２０１を製造するプロセスフローである。 （ａ）は、第３の実施形態におけるｐ型ＴＦＴ３０２の断面図であり、（ｂ）はｐ型ＴＦＴ３０２の半導体層３Ｃの平面図である。 （ａ）～（ｆ）は、第３の実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。 （ａ）は、参考例のＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を例示する断面図であり、（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００の半導体層３Ｄ、３Ｅの上面図である。
（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本明細書では、「半導体装置」は、機能回路が形成された基板やアクティブマトリクス基板、および、液晶表示装置や有機ＥＬ表示装置などの表示装置を広く含むものとする。
　本実施形態の半導体装置は、基板と、基板上に形成された複数のＴＦＴとを備えている。複数のＴＦＴは、ＬＤＤ領域を有するＴＦＴを少なくとも１つ含んでいる。ＬＤＤ領域を有するＴＦＴは、ＬＤＤ構造ＴＦＴであってもよいし、ＧＯＬＤ構造ＴＦＴであってもよい。あるいは、共通の半導体膜を用いて形成されたＧＯＬＤ構造ＴＦＴおよびＬＤＤ構造ＴＦＴの両方を含んでいてもよい。
　図１（ａ）および（ｂ）は、本実施形態の半導体装置におけるＬＤＤ領域を有するＴＦＴを例示する模式的な断面図であり、図１（ａ）はＬＤＤ構造ＴＦＴ１００、図１（ｂ）はＧＯＬＤ構造ＴＦＴ２００を例示している。また、図２（ａ）および（ｂ）は、それぞれ、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００における半導体層を例示する模式的な平面図である。図１および図２では、同様の構成要素には同じ参照符号を付しているか、同じ数字を用いた参照符号を付している。ＬＤＤ構造ＴＦＴ１００の構成要素の一部には、数字の後に「Ａ」を付した参照符号を用い、ＧＯＬＤ構造ＴＦＴ２００の構成要素の一部には、数字の後に「Ｂ」を付した参照符号を用いている。
　図１（ａ）に示すように、ＬＤＤ構造ＴＦＴ１００は、基板１上に形成された半導体層３Ａと、半導体層３Ａを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ａと、ゲート電極７Ａおよび半導体層３Ａを覆う層間絶縁層１１と、半導体層３Ａに電気的に接続されたソース電極８Ａおよびドレイン電極９Ａとを有している。
　半導体層３Ａは、チャネル領域３１Ａ、ソース領域３３ｓＡ、ドレイン領域３３ｄＡ、およびＬＤＤ領域３２Ａとを有している。チャネル領域３１Ａは、ソース領域３３ｓＡとドレイン領域３３ｄＡとの間に位置している。ＬＤＤ領域３２Ａは、チャネル領域３１Ａとソース領域３３ｓＡおよびドレイン領域３３ｄＡの少なくとも一方とに挟まれている。この例では、ソース領域３３ｓＡ及びドレイン領域３３ｄＡは、第１導電型不純物（例えばｎ型不純物）を含む第１導電型領域（例えばｎ+型領域）である。ＬＤＤ領域３２Ａは、チャネル領域３１Ａよりも高く、かつ、ソース領域３３ｓＡ及びドレイン領域３３ｄＡよりも低い濃度で第１導電型不純物（例えばｎ型不純物）を含む第１導電型領域（例えばｎ-型領域）である。本明細書では、ソース領域３３ｓＡ及びドレイン領域３３ｄＡを「高濃度不純物領域」または「ｎ+型領域」と総称し、ＬＤＤ領域３２Ａを「低濃度不純物領域」または「ｎ-型領域」と呼ぶことがある。
　ゲート電極７Ａは、ゲート絶縁層５を介して、半導体層３Ａの少なくともチャネル領域３１Ａと重なるように配置されている。この例では、基板１の法線方向から見たとき、ゲート電極７Ａは、チャネル領域３１Ａと重なり、ソース領域３３ｓＡ、ドレイン領域３３ｄＡおよびＬＤＤ領域３２Ａとは重なっていない。また、基板１の法線方向から見たとき、ゲート電極７Ａの端部と、ＬＤＤ領域３２Ａのチャネル領域３１Ａ側の端部とが整合している。
　ゲート絶縁層５および層間絶縁層１１には、半導体層３Ａのソース領域３３ｓＡに達するソースコンタクトホール１３Ａ、および、半導体層３Ａのドレイン領域３３ｄＡに達するドレインコンタクトホール１４Ａが設けられている。これらのコンタクトホール１３Ａ、１４Ａは、ゲート絶縁層５および層間絶縁層１１を同時にエッチングすることによって形成されている。このため、ソースコンタクトホール１３Ａおよびドレインコンタクトホール１４Ａの側壁において、ゲート絶縁層５の側面と層間絶縁層１１の側面とは整合している。
　ソース電極８Ａは、層間絶縁層１１上およびソースコンタクトホール１３Ａ内に設けられ、ソースコンタクトホール１３Ａ内でソース領域３３ｓＡと接している。ドレイン電極９Ａは、層間絶縁層１１上およびドレインコンタクトホール１４Ａ内に設けられ、ドレインコンタクトホール１４Ａ内でドレイン領域３３ｄＡと接している。
　本実施形態では、ソース領域３３ｓＡおよびドレイン領域３３ｄＡは、コンタクトホール１３Ａ、１４Ａを介して半導体層３Ａに第１導電型不純物を注入することによって形成されている。本明細書では、コンタクトホールを介した注入工程を、「コンタクトドーピング工程」と称する。このため、半導体層３Ａの上面において、ソースコンタクトホール１３Ａの縁部と、半導体層３Ａのソース領域３３ｓＡとは整合している。同様に、ドレインコンタクトホール１４Ａの縁部と、半導体層３Ａのドレイン領域３３ｄＡとは整合している。ここでいう「整合している」とは、上記のようなコンタクトホールを介した注入で形成されていればよく、例えば半導体層３Ａに注入された第１導電型不純物が活性化アニールによって周囲に拡散した場合をも含む。このような構成により、ソース電極８Ａのうち半導体層３Ａと接する面（コンタクト面）とソース領域３３ｓＡとが整合し、ドレイン電極９Ａのうち半導体層３Ａと接する面とドレイン領域３３ｄＡとが整合することになる。
　一方、図１（ｂ）に示すＧＯＬＤ構造ＴＦＴ２００は、基板１上に形成された半導体層３Ｂと、半導体層３Ｂを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ｂと、ゲート電極７Ｂおよび半導体層３Ｂを覆う層間絶縁層１１と、半導体層３Ｂに電気的に接続されたソース電極８Ｂおよびドレイン電極９Ｂとを有している。半導体層３Ｂは、チャネル領域３１Ｂ、ソース領域３３ｓＢ、ドレイン領域３３ｄＢ、およびＬＤＤ領域３２Ｂを有している。ＬＤＤ領域３２Ｂは、チャネル領域３１Ｂと、ソース領域３３ｓＢおよびドレイン領域３３ｄＢの少なくとも一方との間に位置している。ＬＤＤ領域３２Ｂは、チャネル領域３１Ｂよりも高く、かつ、ソース領域３３ｓＢ及びドレイン領域３３ｄＢ（以下、「高濃度不純物領域」）よりも低い濃度で第１導電型不純物を含む。
　ＧＯＬＤ構造ＴＦＴ２００は、ゲート電極７Ｂが、ゲート絶縁層５を介して、半導体層３Ｂのチャネル領域３１Ｂだけでなく、ＬＤＤ領域３２Ｂの一部とも重なるように配置されている点で、ＬＤＤ構造ＴＦＴ１００と異なっている。ＬＤＤ領域３２Ｂは、ゲート電極７Ｂと重なっていない部分、すなわち基板１の法線方向から見たとき、ソース領域３３ｓＢおよびドレイン領域３３ｄＢとゲート電極７Ｂとの間に位置する部分（「ＬＤＤ部分」）３２（１）と、ゲート電極７Ｂと重なる部分（以下、「ＧＯＬＤ部分」）３２（２）とを含む。ＧＯＬＤ部分３２（２）は、ＧＯＬＤ領域またはＮＭ領域と呼ばれることもある。ＬＤＤ部分３２（１）およびＧＯＬＤ部分３２（２）は、不純物元素を同じ濃度で含んでいてもよいし、異なる濃度で含んでいてもよい。後述するように、ＬＤＤ部分３２（１）は、ＧＯＬＤ部分３２（２）よりも高い濃度で第１導電型不純物を含んでいてもよい。
　その他の構造は、図１（ａ）に示すＬＤＤ構造ＴＦＴ１００と同様であるため、説明を省略する。
　ＧＯＬＤ構造ＴＦＴ２００でも、ＬＤＤ構造ＴＦＴ１００と同様に、ソース領域３３ｓＢおよびドレイン領域３３ｄＢは、それぞれ、ソースコンタクトホール１３Ｂおよびドレインコンタクトホール１４Ｂを介して半導体層３Ｂに第１導電型不純物を注入することによって形成されている（コンタクトドーピング工程）。このため、半導体層３Ｂの上面において、コンタクトホール１３Ｂ、１４Ｂの縁部は、それぞれ、半導体層３Ｂのソース領域３３ｓＢおよびドレイン領域３３ｄＢの縁部と整合している。
　本実施形態の半導体装置は、ＬＤＤ構造ＴＦＴ１００およびＧＯＬＤ構造ＴＦＴ２００の両方を備えていてもよい。例えば、画素用ＴＦＴとして複数のＬＤＤ構造ＴＦＴ１００、駆動回路用ＴＦＴとして複数のＧＯＬＤ構造ＴＦＴ２００を同一基板１上に有していてもよい。このような場合、半導体層３Ａ、３Ｂは同じ半導体膜から形成され、ゲート電極７Ａ、７Ｂは同じ導電膜から形成され得る。ゲート絶縁層５および層間絶縁層１１は、各ＴＦＴ１００、２００に共通であってもよい。また、ＴＦＴ１００、２００のソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢを共通のコンタクトドーピング工程で形成してもよい。これにより、半導体装置の製造プロセスで使用するフォトマスクの枚数を削減できる。
　なお、本実施形態の半導体装置では、ＬＤＤ領域を有するＴＦＴの少なくとも１つの高濃度不純物領域が、コンタクトドーピング工程によって形成され、その高濃度不純物領域とコンタクトホール内で接するように電極（ソースまたはドレイン電極）が配置されていればよい。従って、ソースおよびドレイン領域のいずれか一方のみがコンタクトドーピング工程で形成されていてもよい。
　本明細書において、「ＬＤＤ領域」は、その不純物濃度が例えば１×１０18ａｔｏｍｓ／ｃｍ3以上であり、かつ、ソース・ドレイン領域の不純物濃度よりも低い領域を指す。従って、半導体層のうち極めて低濃度（１×１０18ａｔｏｍｓ／ｃｍ3未満）で不純物を含む領域を含まない。例えばＬＤＤ領域に注入された不純物の一部がゲート電極の下にあるチャネル領域まで拡散する場合もあるが、不純物が拡散した部分の不純物濃度は極めて低いと考えられるため、そのような部分は「ＬＤＤ領域」には含まれない。
　次いで、本実施形態におけるＬＤＤ構造ＴＦＴ１００、ＧＯＬＤ構造ＴＦＴ２００の製造方法の一例を順に説明する。
　図３（ａ）～（ｄ）は、ＬＤＤ構造ＴＦＴ１００を製造する方法の一例を示す模式的な断面工程図である。
　まず、図３（ａ）に示すように、基板１上に、公知の方法で、半導体層（例えばポリシリコン層）３Ａ、ゲート絶縁層５およびゲート電極７Ａをこの順で形成する。
　次いで、図３（ｂ）に示すように、ゲート電極７Ａをマスクとして、半導体層３Ａに第１導電型（ここではｎ型）の不純物イオンを低濃度で注入し、半導体層３Ａに低濃度注入領域３０Ａを形成する。不純物イオンが注入されなかった領域はチャネル領域３１Ａとなる。この後、第１の温度で活性化アニールを行い、低濃度注入領域３０Ａに注入された不純物イオンを活性化させるとともに、低濃度注入領域３０Ａの結晶性を回復させる。
　続いて、図３（ｃ）に示すように、半導体層３Ａを覆うように層間絶縁層１１を形成した後、層間絶縁層１１上に、開口部を有するレジストマスク４１を形成する。次いで、レジストマスク４１を用いて、ゲート絶縁層５および層間絶縁層１１にソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａを形成する。
　続いて、図３（ｄ）に示すように、ソースコンタクトホール１３Ａおよびドレインコンタクトホール１４Ａを介して、低濃度注入領域３０Ａの一部に第１導電型の不純物イオンを高濃度で注入する。これにより、半導体層３Ａにソース領域３３ｓＡおよびドレイン領域３３ｄＡが形成される。低濃度注入領域３０Ａのうち高濃度で不純物イオンが注入されなかった領域がＬＤＤ領域３２Ａとなる。この後、レジストマスク４１を剥離する。なお、レジストマスク４１の剥離は、不純物イオンの注入の前に行ってもよい。
　次いで、第２の温度で活性化アニールを行い、ソース領域３３ｓＡおよびドレイン領域３３ｄＡに注入された不純物イオンを活性化させる。第２の温度は、例えば第１の温度よりも低い温度に設定される。このようにして、ＬＤＤ構造ＴＦＴ１００を得る。
　図４（ａ）～（ｄ）は、ＧＯＬＤ構造を有するＴＦＴ２００を製造する方法の一例を示す模式的な断面工程図である。
　まず、図４（ａ）に示すように、基板１上に、公知の方法で、半導体層３Ｂおよびゲート絶縁層５を形成する。次いで、ゲート絶縁層５上にレジストマスク４２を形成し、これを用いて、半導体層３Ｂに第１導電型（ここではｎ型）の不純物イオンを低濃度で注入し、半導体層３Ｂに低濃度注入領域３０Ｂを形成する。不純物イオンが注入されなかった領域はチャネル領域３１Ｂとなる。
　レジストマスク４２を剥離した後、図４（ｂ）に示すように、ゲート絶縁層５上に、低濃度注入領域３０Ｂの一部およびチャネル領域３１Ｂと重なるようにゲート電極７Ｂを形成する。この後、第１の温度で活性化アニールを行い、低濃度注入領域３０Ｂに注入された不純物イオンを活性化させる。なお、活性化アニールを、ゲート電極７Ｂの形成前に行ってもよい。
　続いて、図４（ｃ）に示すように、図３（ｃ）を参照しながら前述した方法と同様の方法で、層間絶縁層１１を形成し、ゲート絶縁層５および層間絶縁層１１のパターニングを行ってソースコンタクトホール１３Ｂおよびドレインコンタクトホール１４Ｂを得る。
　続いて、図４（ｄ）に示すように、図３（ｄ）を参照しながら前述した方法と同様の方法で、低濃度注入領域３０Ｂの一部に第１導電型の不純物イオンを高濃度で注入し、ソース領域３３ｓＢおよびドレイン領域３３ｄＢを得る。低濃度注入領域３０Ｂのうち高濃度で不純物イオンが注入されなかった領域がＬＤＤ領域３２Ｂとなる。次いで、第１の温度よりも低い第２の温度で活性化アニールを行い、ＧＯＬＤ構造ＴＦＴ２００を得る。
　本実施形態によると、ＬＤＤ構造ＴＦＴ１００を製造する際に、ゲート電極７ＡをマスクとしてＬＤＤ領域３２Ａとなる低濃度注入領域（Ｎ-領域）を形成し、コンタクトホール１３Ａ、１４Ａが形成された絶縁層をマスクとしてソース領域またはドレイン領域となる高濃度注入領域（Ｎ+領域）を形成する。また、ＧＯＬＤ構造ＴＦＴ２００を製造する場合でも、コンタクトホール１３Ｂ、１４Ｂが形成された絶縁層をマスクとして高濃度注入領域（Ｎ+領域）を形成する。このため、フォトマスクの使用枚数を従来よりも１枚削減することが可能である。
　上記方法では、コンタクトドーピングを行う前に低濃度注入領域に対する活性化アニールを行い、コンタクトドーピング後に高濃度注入領域に対する活性化アニールを行っている。なお、活性化アニールは、コンタクトドーピング後に１回だけ行っても構わない。ただし、上記方法のように、コンタクトドーピングを行う前にも活性化アニールを行うことが好ましい。この理由は次のとおりである。
　一般に、不純物イオンが注入された領域には、イオン注入時に生じた結晶の損傷を回復し、注入されたイオンを活性化するためにアニール（活性化アニール）が行われる。しかしながら、コンタクトドーピング後に、高温で活性化アニールを行うと、コンタクトホールからゲート絶縁層と半導体層との界面において終端している水素が離脱し、ＴＦＴ特性を悪化させる可能性がある。これに対し、上記方法では、ＬＤＤ領域３２Ａ、３２Ｂとなる低濃度注入領域（Ｎ-領域）を形成した後、コンタクトドーピング工程を行う前に、第１の温度で活性化アニールを行い、低濃度注入領域３０Ａ、３０Ｂの結晶を一旦回復させている。第１の温度は、例えば５００℃以上７００℃以下であってもよい。次いで、コンタクトドーピング後、第２の温度で高濃度注入領域（Ｎ+領域）の活性化アニールを行う。第２の温度は、第１の温度よりも低く設定され得る。第２の温度は例えば２００℃以上３００℃未満であってもよい。このように、コンタクトドーピング前後に活性化アニールを行うことにより、ＴＦＴ特性を確保しつつ、低濃度不純物領域および高濃度不純物領域の結晶性の回復をより確実に行うことができる。
　コンタクトドーピングを行う際の加速エネルギーは、低濃度注入領域３０Ａ、３０Ｂを形成する際の加速エネルギーよりも低くてもよく、例えば５ｋｅＶ以上３０ｋｅＶ以下であってもよい。これにより、コンタクトドーピング後の活性化アニールにおいて、終端水素の離脱をより効果的に抑制できる。
　なお、ＴＦＴ１００、２００の導電型はｎ型に限定されず、ｐ型であってもよい。この場合には、半導体層３Ａ、３Ｂに注入される第１導電型不純物として、ボロンなどのｐ型不純物を用いる。
　なお、特開２００７－１４１９９２号公報には、ゲート絶縁層に設けたコンタクトホールを介して半導体層に不純物イオンを注入することによって、ソース・ドレイン領域を形成する方法が記載されている。この方法では、ソース・ドレイン領域の形成後、層間絶縁層の形成およびパターニングが行われる。この方法によると、ゲート絶縁層および層間絶縁層を別個にパターニングする必要があり、フォトマスクの枚数を低減できない。また、ゲート絶縁層が薄い場合には、ゲート絶縁層をドーピングマスクとして利用できない場合もある。これに対し、本実施形態では、ゲート絶縁層であるゲート絶縁層５および層間絶縁層１１を一括してエッチングするので、フォトマスクの枚数を低減できる。また、エッチングマスクとして、ゲート絶縁層５および層間絶縁層１１を用いるので、ゲート絶縁層５の厚さにかかわらず適用できる。前述したように、コンタクトドーピングの前後に、活性化アニールを２回に分けて行うと、さらに有利である。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による第２の実施形態の半導体装置を説明する。
　本実施形態の半導体装置は、同一基板上に、ＬＤＤ構造ＴＦＴおよびＧＯＬＤ構造ＴＦＴを備えている。これらのＴＦＴは、同一の半導体膜を用いて、共通の工程で形成される。ＬＤＤ構造ＴＦＴは画素用ＴＦＴとして表示領域に形成され、ＧＯＬＤ構造ＴＦＴは駆動回路用ＴＦＴとして額縁領域に形成され得る。
　図５（ａ）は、本実施形態の半導体装置におけるＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を例示する断面図であり、図５（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１の半導体層３Ａ、３Ｂを例示する平面図である。
　ＬＤＤ構造ＴＦＴ１０１では、ＬＤＤ領域３２Ａは、ソース領域３３ｓＡおよびドレイン領域３３ｄＡにそれぞれ接する第３ＬＤＤ領域（「高濃度ＬＤＤ領域」ともいう。）３６と、第３ＬＤＤ領域３６とチャネル領域３１Ａとの間に位置する第４ＬＤＤ領域（「低濃度ＬＤＤ領域」ともいう。）３７とを含む。第３ＬＤＤ領域３６は、第４ＬＤＤ領域３７よりも高い濃度で、第１導電型の不純物を含む。この例では、第４ＬＤＤ領域３７は、チャネル領域３１Ａと接している。図示する例では、基板１の法線方向から見たとき、ソース領域３３ｓＡおよびドレイン領域３３ｄＡは、それぞれ、第３ＬＤＤ領域３６の内部に配置されている。その他の構成は、図１に示すＬＤＤ構造ＴＦＴ１００と同様であるので、説明を省略する。
　また、ＧＯＬＤ構造ＴＦＴ２０１では、ＬＤＤ領域３２Ｂは、ソース領域３３ｓＢおよびドレイン領域３３ｄＢにそれぞれ接する第１ＬＤＤ領域（「高濃度ＬＤＤ領域」ともいう）３４と、第１ＬＤＤ領域３４とチャネル領域３１Ｂとの間に位置する第２ＬＤＤ領域（「低濃度ＬＤＤ領域」ともいう。）３５とを含む。第２ＬＤＤ領域３５は、ゲート電極７Ｂによってオーバーラップされている。基板１の法線方向から見たとき、ソース領域３３ｓＢおよびドレイン領域３３ｄＢは、それぞれ、第１ＬＤＤ領域３４の内部に配置されている。その他の構成は、図１に示すＧＯＬＤ構造ＴＦＴ２００と同様であるので、説明を省略する。
　次いで、本実施形態の半導体装置の製造方法の一例を説明する。
　図６（ａ）～（ｅ）は、本実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。簡単のため、ここでは、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を１個ずつ形成する方法を示しているが、典型的には、各ＴＦＴは複数個形成される。
　まず、図６（ａ）に示すように、基板１のＬＤＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ａ、ＧＯＬＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ｂを形成する。続いて、これらの半導体層３Ａ、３Ｂを覆うゲート絶縁層５を形成する。
　基板１は絶縁性の表面を有する基板であればよく、石英基板、ガラス基板の他、表面が絶縁層で覆われたＳｉ基板や金属基板を用いてもよい。
　半導体層３Ａ、３Ｂは、結晶質シリコン膜を用いて形成される。具体的には、まず、プラズマＣＶＤ法やスパッタ法などの公知の方法を用いて、非晶質構造を有する半導体膜（ここでは、非晶質シリコン膜）を堆積する。非晶質半導体膜の厚さは２０ｎｍ以上７０ｎｍ以下、好ましくは４０ｎｍ以上６０ｎｍ以下である。この後、非晶質半導体膜を結晶化させて結晶質半導体膜（ここではポリシリコン膜）を形成し、これをパターニングすることによって、半導体層３Ａ、３Ｂを得る。非晶質半導体膜の結晶化は、レーザー結晶化によって行うことができる。あるいは、非晶質半導体膜に触媒元素を添加した後、アニール処理を行うことにより、結晶化させてもよい。
　ゲート絶縁層５は、例えばＣＶＤ法を用いて形成される。ここでは、厚さが例えば５０ｎｍ以上２００ｎｍ以下の酸化ケイ素（ＳｉＯ2）層を形成する。
　次いで、公知のフォトリソグラフィにより、半導体層３Ａの一部を覆うレジストマスク４５と、半導体層３Ｂのチャネル領域となる部分を覆うレジストマスク４７とを形成する。レジストマスク４５は、半導体層３Ａのうち高濃度不純物領域が形成される領域を露出し、かつ、チャネル領域およびＬＤＤ領域が形成される領域を覆うように配置される。
　この後、レジストマスク４５、４７を用いて、半導体層３Ａ、３Ｂに、ｎ型の不純物イオンを低濃度で注入し、低濃度注入領域５０Ａ、５０Ｂを得る（第１のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば６０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。半導体層３Ｂのうち不純物イオンが注入されなかった領域はチャネル領域３１Ｂとなる。
　続いて、レジストマスク４５、４７を除去し、図６（ｂ）に示すように、半導体層３Ａ、３Ｂ上にそれぞれゲート電極７Ａ、７Ｂを形成する。ゲート電極７Ａは、低濃度注入領域５０Ａのうちチャネル領域となる部分上に配置される。ゲート電極７Ｂは、半導体層３Ｂの低濃度注入領域５０Ｂの一部およびチャネル領域３１Ｂを覆うように配置される。
　ゲート電極７Ａ、７Ｂは、例えば、スパッタ法により、ゲート絶縁層５上にタングステン（Ｗ）膜（厚さ：例えば４００ｎｍ）を形成した後、Ｗ膜をエッチングすることによって行うことができる。ゲート電極７Ａ、７Ｂの材料は特に限定されない。例えばＴａＮ膜およびＷ膜からなる積層膜であってもよい。
　次に、図６（ｃ）に示すように、ゲート電極７Ａ、７Ｂをマスクとして、半導体層３Ａ、３Ｂに、ｎ型の不純物イオンを低濃度で注入する（第２のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば５０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。これにより、半導体層３Ａのうちゲート電極７Ａで覆われ、不純物が注入されなかった部分はチャネル領域３１Ａとなる。また、第１および第２のイオン注入工程の両方で不純物イオンが注入された部分３６は、第３ＬＤＤ領域となる。第１のイオン注入工程で不純物イオンが注入されず、第２のイオン注入工程で不純物イオンが注入された部分３７は、第４ＬＤＤ領域となる。第３ＬＤＤ領域３６は、第４ＬＤＤ領域３７よりも高い濃度で第１導電型不純物を含む。
　この後、活性化アニール（第１の活性化アニール）を行う。アニール温度は、特に限定しないが、例えば５００℃以上７００℃以下であってもよい。
　続いて、図６（ｄ）に示すように、半導体層３Ａ、３Ｂ、ゲート電極７Ａ、７Ｂおよびゲート絶縁層５を覆うように、層間絶縁層１１を形成する。層間絶縁層１１は、例えば、厚さが３００ｎｍ以上９００ｎｍ以下のＳｉＯ2膜であってもよい、あるいは、例えばＳｉＮ膜およびＳｉＯ2膜からなる積層膜であってもよい。この後、必要に応じて、半導体層３Ａ、３Ｂを水素化するための熱処理（水素化アニール）、例えば１気圧の窒素雰囲気あるいは水素混合雰囲気中で３５０～５５０℃のアニールを行ってもよい。
　次いで、図６（ｅ）に示すように、層間絶縁層１１上に、開口部を有するレジストマスク４９を形成し、レジストマスク４９を用いて、層間絶縁層１１のパターニングを行う。これにより、層間絶縁層１１に、半導体層３Ａの第３ＬＤＤ領域３６の一部に達するソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａと、半導体層３Ｂの第１ＬＤＤ領域３４の一部に達するソースコンタクトホール１３Ｂ、ドレインコンタクトホール１４Ｂとを形成する。
　次いで、これらのコンタクトホール１３Ａ、１４Ａ、１３Ｂ、１４Ｂを介して、半導体層３Ａ、３Ｂに不純物イオンを注入する（コンタクトドーピング工程）。これにより、半導体層３Ａの第３ＬＤＤ領域３６にソースおよびドレイン領域３３ｓＡ、３３ｄＡを形成する。また、半導体層３Ｂの第１ＬＤＤ領域３４にソースおよびドレイン領域３３ｓＢ、３３ｄＢを形成する。この後、レジストマスク４９を除去する。なお、レジストマスク４９を除去した後で、コンタクトドーピングを行っても構わない。
　コンタクトドーピング工程におけるイオン注入条件を説明する。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は、第１および第２のイオン注入工程の加速電圧よりも低く設定されることが好ましく、例えば２０ｋＶ未満に設定される。また、既に２回のイオン注入を行った後の領域に対してイオン注入を行うため、本工程におけるドーズ量は、従来の高濃度注入領域を形成する際のドーズ量よりも低い値に設定され得る。また、第１および第２のイオン注入工程におけるドーズ量よりも低くなるように設定されてもよい。好ましくは、ドーズ量は１０13／ｃｍ2以上１０14／ｃｍ2以下に設定される。このように、コンタクトドーピング工程では、第１および第２のイオン注入工程よりも低いエネルギーでイオン注入を行うことが可能になるので、注入時の結晶の損傷を小さくできる。従って、注入後に行う活性化アニールの温度を低く設定しても、結晶性を十分に回復できる。
　この後、第２の活性化アニールを行い、ソースおよびドレイン領域３３ｓＡ、３３ｄＡ、３３ｓＢ、３３ｄＢの結晶性を回復し、注入されたイオンを活性化させる。この後、図示しないが、コンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂにそれぞれソース電極およびドレイン電極を形成する。このようにして、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１が製造される。
　第２の活性化アニールは、上記の第１の活性化アニールよりも低い温度で行ってもよく、例えば３００℃未満に設定されてもよい。これにより、コンタクトホール１３Ａ、１４Ａ、１３Ｂ、１４Ｂからの水素の離脱を低減できるので、ＴＦＴ特性の低下を抑制できる。
　上記方法では、コンタクトドーピングを利用して、ＴＦＴ１０１、２０１の高濃度注入領域を形成するので、高濃度注入領域を形成するためのドーピングマスクをフォトプロセスで形成する必要がない。従って、フォトマスクの使用枚数を従来よりも低減できる。
　本実施形態では、ＬＤＤ構造ＴＦＴ１０１の第４ＬＤＤ領域３７の不純物濃度および注入プロファイルは、第２のイオン注入工程の注入条件によって決まる。ＧＯＬＤ構造ＴＦＴ２０１の第２ＬＤＤ領域３５の不純物濃度および注入プロファイルは、第１のイオン注入工程の注入条件によって決まる。第１および第３ＬＤＤ領域３４、３６は、第１および第２のイオン注入工程の両方で不純物イオンが注入された領域である。このため、第１および第３ＬＤＤ領域３４、３６の不純物濃度および注入プロファイルは実質的に同じになる。また、高濃度不純物領域であるソースおよびドレイン領域３３ｓＡ、３３ｄＡ、３３ｓＢ、３３ｄＢの不純物濃度および注入プロファイルは実質的に同じになる。
　従って、第１～第４ＬＤＤ領域３４、３５、３６、３７の不純物濃度を、それぞれ、ｃ１、ｃ２、ｃ３、ｃ４とし、高濃度不純物領域の不純物濃度をｃ５とすると、下式（１）～（３）に示す関係が成り立つ。
       ｃ２＜ｃ１＜ｃ５　　　（１）
       ｃ４＜ｃ３＜ｃ５　　　（２）
       ｃ１＝ｃ３　　　　　　（３）
　上記では、不純物濃度の異なる２つのＬＤＤ領域を有するＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を製造する方法を説明するが、代わりに、図１に示すＬＤＤ構造ＴＦＴ１００、ＧＯＬＤ構造２００を製造してもよい。
　ここで、比較のため、コンタクトドーピングを行わずに製造された参考例の半導体装置を説明する。参考例の半導体装置は、同一基板上に、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を有している。
　図１０（ａ）は、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を例示する断面図である。図１０（ｂ）および（ｃ）は、それぞれ、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００の半導体層３Ｄ、３Ｅの上面図である。図１０では、簡単のため、図１～図５と同様の構成要素には同じ参照符号を付している。
　図７（ａ）は、ＬＤＤ構造ＴＦＴ１０００およびＧＯＬＤ構造ＴＦＴ２０００を備えた参考例の半導体装置のプロセスフローであり、図７（ｂ）は、ＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１を備えた本実施形態の半導体装置のプロセスフローである。なお、図７（ａ）および（ｂ）は、それぞれ、ＧＯＬＤ構造ＴＦＴ２０００、およびＧＯＬＤ構造ＴＦＴ２０１のみを製造する場合のプロセスフローと同様である。
　参考例の半導体装置では、各ＴＦＴ１０００、２０００の高濃度注入領域（ソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢ）と、ＬＤＤ構造ＴＦＴ１０００のＬＤＤ領域３２Ａとを作り分けるために、高濃度注入領域を形成するためのマスク（Ｎ+フォト）を用いている。高濃度注入領域を形成した後、これらの一部を露出するコンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂを設けて、その内部にソースおよびドレイン電極８Ａ、８Ｂ、９Ａ、９Ｂを形成する。従って、基板１の法線方向から見たとき、半導体層上面において、ソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢの縁部と、コンタクトホール１３Ａ、１３Ｂ、１４Ａ、１４Ｂの縁部とは整合しない。これに対し、本実施形態では、コンタクトドーピングによってソース領域３３ｓＡ、３３ｓＢおよびドレイン領域３３ｄＡ、３３ｄＢを形成するので、Ｎ+領域形成用マスクは不要である。従って、参考例の半導体装置よりもフォトマスクの枚数を削減できる。このように、本実施形態によると、フォトマスクの使用枚数を増加させることなく、ＬＤＤ構造ＴＦＴとＧＯＬＤ構造ＴＦＴとを同一基板上に形成できるので有利である。
　図７から分かるように、本実施形態によると、参考例のプロセスフローで必須であったフォト工程を１回分削減できる、すなわちフォトマスクを１枚削減できることが分かる。フォトマスクを１枚減らすことができれば、フォトリソグラフィによるレジストパターンの形成（レジスト塗布、プレベーク、露光、現像、ポストベークなどを含む）、レジストパターンの剥離、洗浄および乾燥工程を省略できるので、製造工程数および製造コストを大幅に低減できる。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による第３の実施形態の半導体装置を説明する。本実施形態の半導体装置は、同一基板上に、ＬＤＤ構造を有する第１導電型のＴＦＴ、ＧＯＬＤ構造を有する第１導電型のＴＦＴ、および第２導電型のＴＦＴを備えている。また、本実施形態では、ＬＤＤ構造およびＧＯＬＤ構造ＴＦＴのチャネル領域に閾値電圧を調整するためのドーピング（チャネルドーピング）が施されている。
　以下では、第１導電型はｎ型、第２導電型はｐ型であるとして説明するが、第１導電型はｐ型、第２導電型はｎ型であってもよい。ＬＤＤ構造ＴＦＴは画素用ＴＦＴとして表示領域に形成され、ＧＯＬＤ構造ＴＦＴおよびｐ型ＴＦＴは駆動回路用ＴＦＴとして額縁領域に形成され得る。ｐ型ＴＦＴは、例えばシングルドレイン構造を有する。
　本実施形態の半導体装置は、同一基板上に、ｎ型のＬＤＤ構造ＴＦＴ１０２、ｎ型のＧＯＬＤ構造ＴＦＴ２０２およびｐ型ＴＦＴ３０２を備えている。
　ＬＤＤ構造ＴＦＴ１０２およびＧＯＬＤ構造ＴＦＴ２０２の構造は、チャネル領域３１Ａ、３１Ｂに不純物が注入されている点以外は、それぞれ、図５を参照しながら前述したＬＤＤ構造ＴＦＴ１０１およびＧＯＬＤ構造ＴＦＴ２０１と同様である。また、これらのＴＦＴ１０２、２０２のＬＤＤ領域および高濃度不純物領域の配置、不純物濃度、注入プロファイルなども前述の実施形態と同様であるので、ここでは説明を省略する。
　図８（ａ）は、ｐ型ＴＦＴ３０２の断面図であり、図８（ｂ）はｐ型ＴＦＴ３０２の半導体層３Ｃの平面図である。ｐ型ＴＦＴ３０２は、例えばシングルドレイン構造を有している。ｐ型ＴＦＴ３０２は、基板１上に形成された半導体層３Ｃと、半導体層３Ｃを覆うゲート絶縁層５と、ゲート絶縁層５上に形成されたゲート電極７Ｃと、ゲート電極７Ｃおよび半導体層３Ｃを覆う層間絶縁層１１と、ソース電極８Ｃおよびドレイン電極９Ｃとを有している。
　半導体層３Ｃは、チャネル領域３１Ｃ、ソース領域３８ｓ、ドレイン領域３８ｄ、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄを有している。ソース領域３８ｓは、ソースコンタクト領域３９ｓとチャネル領域３１Ｃとに挟まれている。同様に、ドレイン領域３８ｄは、ドレインコンタクト領域３９ｄとチャネル領域３１Ｃとに挟まれている。この例では、ソース領域３８ｓ、ドレイン領域３８ｄ、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄは、いずれも、高濃度で第２導電型不純物（例えばｐ型不純物）を含む第２導電型領域（例えばｐ+型領域）である。
　ソース電極８Ｃは、ゲート絶縁層５および層間絶縁層１１に形成されたソースコンタクトホール内で、半導体層３Ｃのソースコンタクト領域３９ｓと接している。ドレイン電極９Ｃは、ゲート絶縁層５および層間絶縁層１１に形成されたドレインコンタクトホール内で、半導体層３Ｃのドレインコンタクト領域３９ｄと接している。半導体層３Ｃの上面において、ソースコンタクトホールの縁部と、ソースコンタクト領域３９ｓの縁部とは整合している。同様に、ドレインコンタクトホールの縁部と、ドレインコンタクト領域３９ｄの縁部とは整合している。
　この例では、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄは、コンタクトドーピングによって形成されている。ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄの第２導電型の不純物濃度は、ソース領域３８ｓおよびドレイン領域３８ｄの第２導電型（例えばｐ型）の不純物濃度と同じである。また、ソースコンタクト領域３９ｓおよびドレインコンタクト領域３９ｄの第１導電型（例えばｎ型）の不純物濃度は、ソース領域３８ｓおよびドレイン領域３８ｄの第１導電型の不純物濃度よりも、コンタクトドーピングで注入された分だけ高い。
　次いで、本実施形態の半導体装置の製造方法の一例を説明する。
　図９（ａ）～（ｆ）は、本実施形態の半導体装置を製造する方法を示す模式的な工程断面図である。簡単のため、ここでは、ＬＤＤ構造ＴＦＴ１０２、ＧＯＬＤ構造ＴＦＴ２０２およびｐ型ＴＦＴ３０２を１個ずつ形成する方法を示しているが、典型的には、各ＴＦＴは複数個形成される。
　まず、図９（ａ）に示すように、基板１のＬＤＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ａ、ＧＯＬＤ構造ＴＦＴを形成しようとする領域に島状の半導体層３Ｂ、ｐ型ＴＦＴを形成しようとする領域に島状の半導体層３Ｃを形成する。続いて、これらの半導体層３Ａ、３Ｂ、３Ｃを覆うゲート絶縁層５を形成する。これらの形成方法は、図６（ａ）を参照しながら前述した方法と同様の方法である。
　次いで、公知のフォトリソグラフィにより、半導体層３Ａの一部を覆うレジストマスク４５と、半導体層３Ｂのチャネル領域となる部分を覆うレジストマスク４７と、半導体層３Ｃのチャネル領域となる部分を覆うレジストマスク４８とを形成する。レジストマスク４５は、半導体層３Ａのうち高濃度不純物領域が形成される領域を露出し、かつ、チャネル領域およびＬＤＤ領域が形成される領域を覆うように配置される。ここでは、レジストマスク４８として、ハーフトーンマスクなどの多階調マスクを用いる。
　この後、レジストマスク４５、４７、４８を用いて、半導体層３Ａ、３Ｂ、３Ｃに、ｎ型の不純物イオンを低濃度で注入し、低濃度注入領域５０Ａ、５０Ｂ、５０Ｃを得る（第１のイオン注入工程）。ここでは、不純物イオンとしてリンイオンを注入する。注入の際の加速電圧は例えば６０ｋＶ、ドーズ量は１×１０13／ｃｍ2とする。
　続いて、図９（ｂ）に示すように、レジストマスク４５、４７を除去するとともに、レジストマスク４８に対してアッシング処理（ハーフアッシング）を行い、レジストマスク４８の高さを低減する。この後、高さが低減されたレジストマスク４８をマスクとして、半導体層３Ａ、３Ｂ、３Ｃにｐ型不純物を注入する。ｐ型不純物は、半導体層３Ａ、３Ｂにおけるチャネル領域となる部分に注入される（チャネルドーピング）。ここでは、例えば、加速電圧：３０ｋＶ、ドーズ量：１×１０12／ｃｍ2でボロンイオンを注入する。
　次いで、図９（ｃ）に示すように、半導体層３Ａ、３Ｂ、３Ｃ上にそれぞれゲート電極７Ａ、７Ｂ、７Ｃを形成する。ゲート電極７Ｃは、半導体層３Ｃの低濃度注入領域５０Ｃのうちチャネル領域となる部分上に配置される。ゲート電極７Ａ、７Ｂ、７Ｃの形成方法、およびゲート電極７Ａ、７Ｂの配置は、図６（ｂ）を参照しながら前述した工程と同様であってもよい。
　次に、ゲート電極７Ａ、７Ｂ、７Ｃをマスクとして、半導体層３Ａ、３Ｂ、３Ｃに、ｎ型の不純物イオンを低濃度で注入する（第２のイオン注入工程）。注入条件は、図６（ｃ）に示す第２のイオン注入工程の条件と同様であってもよい。れにより、図６（ｃ）を参照しながら前述したように、半導体層３Ａに第３および第４ＬＤＤ領域３６、３７が形成され、半導体層３Ｂに第１および第２ＬＤＤ領域３４、３５が形成される。
　続いて、図９（ｄ）に示すように、ＬＤＤ構造形成領域およびＧＯＬＤ構造形成領域を覆い、ｐ型ＴＦＴ形成領域を露出するレジストマスク４４を設け、半導体層３Ｃのゲート電極７Ｃで覆われていない部分に、ゲート絶縁層５越しにｐ型の不純物イオンを高濃度で注入する。これにより、半導体層３Ｃに、ソース領域３８ｓおよびドレイン領域３８ｄを形成する。注入条件は特に限定しないが、例えば、加速電圧：５０ｋＶ以上９０ｋＶ以下、ドーズ量：５×１０14／ｃｍ2以上５×１０15／ｃｍ2以下でボロンイオンを注入する。
　レジストマスク４４を除去した後、活性化アニール（第１の活性化アニール）を行う。これにより、第１のイオン注入工程、チャネルドーピングおよびｐ型不純物ドーピングによって半導体層３Ａ、３Ｂ、３Ｃに注入されたイオンが活性化され、かつ、半導体層３Ａ、３Ｂ、３Ｃの結晶性を回復させる。アニール温度は、特に限定しないが、例えば５００℃以上７００℃以下であってもよい。
　続いて、図９（ｅ）に示すように、半導体層３Ａ、３Ｂ、３Ｃ、ゲート電極７Ａ、７Ｂ、７Ｃおよびゲート絶縁層５を覆うように、層間絶縁層１１を形成する。この後、必要に応じて、水素化を行ってもよい。層間絶縁層１１の形成および水素化アニールの方法は、図３（ｄ）を参照しながら前述した方法と同様であってもよい。
　次いで、図９（ｆ）に示すように、層間絶縁層１１上に、開口部を有するレジストマスク４９を形成し、レジストマスク４９を用いて、層間絶縁層１１のパターニングを行う。これにより、層間絶縁層１１に、半導体層３Ａの第３ＬＤＤ領域３６の一部に達するソースコンタクトホール１３Ａ、ドレインコンタクトホール１４Ａと、半導体層３Ｂの第１ＬＤＤ領域３４の一部に達するソースコンタクトホール１３Ｂ、ドレインコンタクトホール１４Ｂと、半導体層３Ｃのソース領域３８ｓおよびドレイン領域３８ｄにそれぞれ達するソースコンタクトホール１３Ｃおよびドレインコンタクトホール１４Ｃを形成する。
　次いで、これらのコンタクトホール１３Ａ、１３Ｂ、１３Ｃ、１４Ａ、１４Ｂ、１４Ｃを介して、半導体層３Ａ、３Ｂ、３Ｃに不純物イオンを注入する（コンタクトドーピング工程）。イオン注入条件は、図３（ｅ）に示すコンタクトドーピング工程の条件と同じであってもよい。これにより、半導体層３Ａ、３Ｂにソース領域３３ｓＡ、３３ｓＢ、ドレイン領域３３ｄＡ、３３ｄＢを形成する。このとき、ｐ型ＴＦＴとなる半導体層３Ｃにもｎ型不純物イオンが注入され、ソースコンタクト領域３９ｓ、ドレインコンタクト領域３９ｄが得られる。この後、レジストマスク４９を除去する。なお、本コンタクトドーピング工程では、図９（ｄ）に示す工程において高濃度でｐ型不純物が注入されたソースおよびドレイン領域３８ｓ、３８ｄに、低ドーズでｎ型不純物を注入する。このため、ｎ型不純物が注入された領域（ソースコンタクト領域３９ｓ、ドレインコンタクト領域３９ｄ）がｎ型化することはない。なお、レジストマスク４９を除去した後で、コンタクトドーピングを行っても構わない。
　この後、第２の活性化アニールを行い、半導体層３Ａ、３Ｂのソース・ドレイン領域および半導体層３Ｃのコンタクト領域３９ｓ、３９ｄの結晶性を回復し、注入されたイオンを活性化させる。次いで、図示しないが各ＴＦＴにソース電極およびドレイン電極を形成する。このようにして、ＴＦＴ１０２、２０２、３０２を備えた半導体装置が製造される。第２の活性化アニールの温度は、上記の第１の活性化アニールよりも低い温度で行ってもよく、例えば３００℃未満に設定されてもよい。
　上記方法では、コンタクトドーピングを利用して、ＴＦＴ１０２、２０２の高濃度注入領域を形成する。また、ハーフトーンマスクを利用してチャネルドーピングを行う。このため高濃度注入領域を形成するためのドーピングマスク、およびチャネルドーピング用のマスクをフォトプロセスで形成する必要がない。従って、フォトマスクの使用枚数を従来よりも２枚低減できる。
　特許文献１、特開２００１－８５６９５号公報などでは、ハーフトーンマスクを用いてフォトマスク枚数を削減する方法が開示されている。しかしながら、これらの方法では、エッチングによってレジストパターンの線幅を制御する必要がある。これに対し、上記方法では、ドーピングの打ち分けのためにハーフトーンマスクを適用しており、線幅の制御を行う必要がない。従って、精幅制御性を低下させることなく、フォトマスク枚数を削減できる。
　なお、本実施形態の方法は上記方法に限定されない。チャネルドーピングのためのハーフトーンマスクを使用しなくてもよい。あるいは、チャネルドーピングを行わなくてもよい。
　本発明は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
　１　　　　基板
　３Ａ、３Ｂ，３Ｃ　　　半導体層
　５　　　　ゲート絶縁層
　７Ａ、７Ｂ、７Ｃ　　　　ゲート電極
　８Ａ、８Ｂ、８Ｃ　　　ソース電極
　９Ａ、９Ｂ、９Ｃ　　　ドレイン電極
　１１　　　層間絶縁層
　１３Ａ、１３Ｂ、１３Ｃ　　ソースコンタクトホール
　１４Ａ、１４Ｂ、１４Ｃ　　ドレインコンタクトホール
　３０Ａ、３０Ｂ　　　低濃度注入領域
　３１Ａ、３１Ｂ、３１Ｃ　　チャネル領域
　３２Ａ、３２Ｂ　　ＬＤＤ領域（低濃度不純物領域）
　３３ｓＡ、３３ｓＢ、３８ｓ　　ソース領域（高濃度不純物領域）
　３３ｄＡ、３３ｄＢ、３８ｄ　　ドレイン領域（高濃度不純物領域）
　３４　　　第１ＬＤＤ領域（高濃度ＬＤＤ領域）
　３５　　　第２ＬＤＤ領域（低濃度ＬＤＤ領域、ＮＭ領域）
　３６　　　第３ＬＤＤ領域（高濃度ＬＤＤ領域）
　３７　　　第４ＬＤＤ領域（低濃度ＬＤＤ領域）
　３９ｓ　　ソースコンタクト領域
　３９ｄ　　ドレインコンタクト領域
　４１、４２、４４、４５、４７、４９　　レジストマスク
　５０Ａ、５０Ｂ、５０Ｃ　　低濃度注入領域
　２００、２０１、２０２　　ＧＯＬＤ構造ＴＦＴ
　１００、１０１、１０２　　ＬＤＤ構造ＴＦＴ

Claims (19)

  1. 　基板上に少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも１つの薄膜トランジスタは、
    　チャネル領域と、第１導電型の不純物を含む高濃度不純物領域と、前記チャネル領域と前記高濃度不純物領域との間に位置し、前記高濃度不純物領域よりも低く、かつ、前記チャネル領域よりも高い濃度で前記第１導電型の不純物を含む低濃度不純物領域とを有する半導体層と、
    　前記半導体層の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に設けられ、少なくとも前記チャネル領域と重なるように配置されたゲート電極と
    　前記ゲート電極および前記ゲート絶縁層上に形成された層間絶縁層と、
    　前記半導体層に接続されたソース電極およびドレイン電極と
    を備え、
    　前記層間絶縁層および前記ゲート絶縁層には、前記半導体層に達するコンタクトホールが設けられており、前記ソース電極およびドレイン電極の少なくとも一方は、前記層間絶縁層上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記高濃度不純物領域と接し、
    　前記コンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
    　前記半導体層の上面において、前記コンタクトホールの縁部と、前記高濃度不純物領域の縁部とは整合している、半導体装置。
  2. 　前記基板の法線方向から見たとき、前記高濃度不純物領域は、前記低濃度不純物領域の内部に位置している、請求項１に記載の半導体装置。
  3. 　前記少なくとも１つの薄膜トランジスタは、第１薄膜トランジスタを含み、
    　前記第１薄膜トランジスタでは、前記低濃度不純物領域の一部は、前記ゲート絶縁層を介して前記ゲート電極で覆われている、請求項１または２に記載の半導体装置。
  4. 　前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタを含み、
    　前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合している、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第１薄膜トランジスタにおいて、前記低濃度不純物領域は、前記ゲート絶縁層を介して前記ゲート電極と重ならない第１低濃度不純物領域と、前記ゲート電極と重なる第２低濃度不純物領域とを含み、前記第１低濃度不純物領域は、前記第２低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む、請求項３に記載の半導体装置。
  6. 　前記少なくとも１つの薄膜トランジスタは、第２薄膜トランジスタをさらに含み、前記第２薄膜トランジスタでは、前記低濃度不純物領域の前記チャネル領域側の端部は、前記ゲート電極の端部と整合しており、
    　前記第２薄膜トランジスタにおいて、前記低濃度不純物領域は、前記高濃度不純物領域と接する第３低濃度不純物領域と、前記第３低濃度不純物領域よりも前記チャネル領域側に位置する第４低濃度不純物領域とを含み、前記第３低濃度不純物領域は、前記第４低濃度不純物領域よりも高い濃度で前記第１導電型の不純物を含む、請求項５に記載の半導体装置。
  7. 　前記第１薄膜トランジスタの前記第１低濃度不純物領域と、前記第２薄膜トランジスタの前記第３低濃度不純物領域とは同一の不純物元素を含み、前記第１および第３低濃度不純物領域の厚さ方向における前記第１導電型の不純物の濃度プロファイルは略等しい、請求項６に記載の半導体装置。
  8. 　前記少なくとも１つの薄膜トランジスタとは異なる導電型を有する他の薄膜トランジスタをさらに含み、
    　前記他の薄膜トランジスタは、
    　　チャネル領域と、コンタクト領域と、前記チャネル領域と前記コンタクト領域との間に位置し、第２導電型の不純物を含む他の高濃度不純物領域とを有する半導体層であって、前記コンタクト領域は、前記他の高濃度不純物と同じ濃度で前記第２導電型の不純物を含み、かつ、前記他の高濃度不純物よりも高い濃度で前記第１導電型の不純物を含む、他の半導体層と、
    　　前記他の半導体層上に延設された前記ゲート絶縁層と、
    　　前記ゲート絶縁層の上に設けられた他のゲート電極と
    　　前記他のゲート電極および前記ゲート絶縁層上に延設された前記層間絶縁層と、
    　前記他の半導体層に接続された他のソース電極および他のドレイン電極と
    を備え、
    　前記層間絶縁層および前記ゲート絶縁層には、前記他の半導体層に達する他のコンタクトホールが設けられており、前記他のソース電極および他のドレイン電極の少なくとも一方は、前記層間絶縁層上および前記他のコンタクトホール内に形成され、前記他のコンタクトホール内で前記コンタクト領域と接し、
    　前記他のコンタクトホールの側壁において、前記ゲート絶縁層および前記層間絶縁層の側面は整合しており、
    　前記他の半導体層の上面において、前記他のコンタクトホールの縁部と、前記コンタクト領域の縁部とは整合している、請求項１から７のいずれかに記載の半導体装置。
  9. 　少なくとも１つ薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、
    　（ａ）基板上に、チャネル領域と、前記チャネル領域よりも高い濃度で第１導電型の不純物を含む低濃度不純物領域とを含む島状の半導体層、前記半導体層を覆うゲート絶縁層、および前記ゲート絶縁層上に配置されたゲート電極を形成する工程と、
    　（ｂ）前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成する工程と、
    　（ｃ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記低濃度不純物領域の一部を露出するコンタクトホールを形成する工程と、
    　（ｄ）前記コンタクトホールを介して、前記半導体層における前記低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、高濃度不純物領域を形成する工程と、
    　（ｅ）前記層間絶縁層上および前記コンタクトホール内に、前記高濃度不純物領域と接するように電極を形成する工程と
    を包含する半導体装置の製造方法。
  10. 　前記工程（ｄ）よりも前に、前記低濃度不純物領域に対して、第１の活性化アニールを行い、
    　前記工程（ｄ）よりも後に、前記高濃度不純物領域に対して、第２の活性化アニールを行う、請求項９に記載の半導体装置の製造方法。
  11. 　前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う、請求項１０に記載の半導体装置の製造方法。
  12. 　前記工程（ａ）は、前記半導体層の一部に、前記第１導電型の不純物を注入する第１のイオン注入工程を含み、
    　前記工程（ｄ）では、前記第１のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う、請求項９から１１のいずれかに記載の半導体装置の製造方法。
  13. 　前記工程（ａ）において、前記低濃度不純物領域の少なくとも一部は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、請求項９から１２のいずれかに記載の半導体装置の製造方法。
  14. 　少なくとも第１薄膜トランジスタおよび第２薄膜トランジスタを基板上に備えた半導体装置の製造方法であって、
    　（ａ）基板上に、第１薄膜トランジスタの活性層となる第１半導体層と、第２薄膜トランジスタの活性層となる第２半導体層とを形成し、前記第１および第２半導体層を覆うゲート絶縁層を形成する工程と、
    　（ｂ）前記第１半導体層の一部および前記第２半導体層の一部に、第１導電型の不純物を注入する第１の注入工程と、
    　（ｃ）前記第１半導体層のうち前記第１の注入工程で不純物が注入された領域の一部およびチャネル領域となる部分の上に第１ゲート電極を形成し、前記第２半導体層のうち前記第１の注入工程で不純物が注入されなかった領域の一部上に第１ゲート電極を形成する工程と、
    　（ｄ）前記第１および第２ゲート電極をマスクとして、前記第１および第２半導体層に第１導電型の不純物を注入する第２の注入工程であって、これにより、前記第１半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第１低濃度不純物領域、前記第１の注入工程で不純物が注入され、かつ、前記第２ゲート電極で覆われていたために前記第２の注入工程で不純物が注入されなかった領域が第２低濃度不純物領域となり、前記第２半導体層のうち前記第１および第２の注入工程の両方で不純物が注入された領域が第３低濃度不純物領域、前記第２の注入工程で不純物が注入され、前記第１の注入工程で不純物が注入されなかった領域が第４低濃度不純物領域となる、第２のイオン注入工程と、
    　（ｅ）前記ゲート絶縁層、前記第１ゲート電極および第２ゲート電極上に層間絶縁層を形成する工程と、
    　（ｆ）前記層間絶縁層上にマスクを形成し、前記マスクを用いて前記ゲート絶縁層および前記層間絶縁層を同時にエッチングすることによって、前記ゲート絶縁層および前記層間絶縁層に、前記第１低濃度不純物領域の一部を露出する第１コンタクトホールと、前記第３低濃度不純物領域の一部を露出する第２コンタクトホールとを形成する工程と、
    　（ｇ）前記第１および第２コンタクトホールを介して、前記第１および第３低濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第１半導体層に第１高濃度不純物領域を形成し、前記第２半導体層に第２高濃度不純物領域を形成する工程と、
    　（ｈ）前記層間絶縁層上および前記第１コンタクトホール内に、前記第１高濃度不純物領域と接する第１の電極を形成し、前記層間絶縁層上および前記第２コンタクトホール内に、前記第２高濃度不純物領域と接する第２の電極を形成する工程と
    を包含する半導体装置の製造方法。
  15. 　前記工程（ｇ）よりも前に、前第１、第２、第３および第４低濃度不純物領域に対して、第１の活性化アニールを行い、
    　前記工程（ｇ）よりも後に、前記第１および第２高濃度不純物領域に対して、第２の活性化アニールを行う、請求項１４に記載の半導体装置の製造方法。
  16. 　前記第２の活性化アニールは、前記第１の活性化アニールよりも低い温度で行う、請求項１４または１５に記載の半導体装置の製造方法。
  17. 　前記工程（ｇ）では、前記第１および第２のイオン注入工程よりも低いドーズ量または低い加速電圧で、前記第１導電型の不純物の注入を行う、請求項１４から１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記第１および第２薄膜トランジスタとは導電型の異なる第３薄膜トランジスタをさらに備え、
    　前記工程（ａ）は、前記基板上に第３半導体層を形成する工程を含み、前記ゲート絶縁層は前記第３半導体層上にも延設され、
    　前記工程（ｃ）は、前記第３半導体層上に第３ゲート電極を形成する工程を含み、
    　前記工程（ｃ）の後、前記工程（ｅ）の前に、前記第３ゲート電極をマスクとして第２導電型の不純物を前記第３半導体層に注入することによって、前記第３半導体層に第３高濃度不純物領域を形成する工程をさらに含み、
    　前記工程（ｅ）において前記層間絶縁層は、前記第３ゲート電極上にも延設され、
    　前記工程（ｆ）は、前記ゲート絶縁層および前記層間絶縁層に、前記第３高濃度不純物領域の一部を露出する第３コンタクトホールを形成する工程を含み、
    　前記工程（ｇ）は、前記第３コンタクトホールを介して、前記第３高濃度不純物領域の前記一部に第１導電型の不純物を注入することによって、前記第３半導体層にコンタクト領域を形成する工程を含み、
    　前記工程（ｈ）は、前記層間絶縁層上および前記第３コンタクトホール内に、前記コンタクト領域と接する第３の電極を形成する工程を含む、請求項１４から１７のいずれかに記載の半導体装置の製造方法。
  19. 　前記工程（ｂ）の前記第１の注入工程は、前記第１、第２および第３半導体層上にそれぞれ配置された第１、第２および第３マスクを用いて行い、前記第３マスクは多階調マスクであり、
    　前記第１の注入工程の後、前記工程（ｃ）の前に、
    　　前記第１および第２マスクを除去するとともに、前記第３マスクの一部を除去する工程と、
    　　前記第３マスクの一部を用いて、前記第１および第２半導体層のチャネル領域となる部分を含む領域に不純物を注入する工程と
    をさらに包含する、請求項１８に記載の半導体装置の製造方法。
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