(実施形態1)
以下、図面を参照して、本発明による相補型の半導体装置の第1の実施形態を説明する。本実施形態の半導体装置100には複数のCMOSが設けられているが、ここでは、1つのCMOS150について説明する。
まず、図1から図3を参照して本実施形態の半導体装置100を説明する。
図1に示すように、CMOS150は、Nチャネル型TFT200と、Pチャネル型TFT300とを備えている。Nチャネル型TFT200およびPチャネル型TFT300はいずれも絶縁性基板425上に形成されている。
Nチャネル型TFT200は、N型不純物が拡散された第1ソース領域210および第1ドレイン領域230と、第1ソース領域210と第1ドレイン領域230との間に配置された第1チャネル領域220と、第1ソース領域210に電気的に接続された第1ソース電極240と、第1チャネル領域220に第1ゲート絶縁膜270を介して電界を印加する第1ゲート電極250と、第1ドレイン領域230に電気的に接続された第1ドレイン電極260とを有している。
Nチャネル型TFT200の第1ゲート電極250およびPチャネル型TFT300の第2ゲート電極350は、層間絶縁膜420によって覆われている。第1ゲート絶縁膜270、第2ゲート絶縁膜370および層間絶縁膜420にはコンタクトホール411、412および413が設けられている。第1ソース電極240、共通電極400および第2ソース電極340は、それぞれ、コンタクトホール411、412および413を介して、第1ソース領域210、第1ドレイン領域230および第2ドレイン領域330、第2ソース領域310と電気的に接続されている。
Pチャネル型TFT300は、P型不純物が拡散された第2ソース領域310および第2ドレイン領域330と、第2ソース領域310と第2ドレイン領域330との間に配置された第2チャネル領域320と、第2ソース領域310に電気的に接続された第2ソース電極340と、第2チャネル領域320に第2ゲート絶縁膜370を介して電界を印加する第2ゲート電極350と、第2ドレイン領域330に電気的に接続された第2ドレイン電極360とを有している。
CMOS150では、第1ドレイン電極260および第2ドレイン電極360は単一の共通電極として形成されている。この共通電極は、第1ドレイン領域230および第2ドレイン領域330の両方に電気的に接続されており、Nチャネル型TFT200およびPチャネル型TFT300に共通の出力電極になっている。以下の説明において、第1ドレイン電極260および第2ドレイン電極360として形成された単一の電極を共通電極400とも称する。共通電極400は、第1ドレイン領域230および第2ドレイン領域330と重なるように配置されている。
一般的な相補型の半導体装置では、Nチャネル型TFTの半導体層とPチャネル型TFTの半導体層とは互いに分離されていることが多いが、半導体装置100では、単一の半導体層410に、Nチャネル型TFT200およびPチャネル型TFT300の半導体層が形成されている。具体的には、半導体層410には、Nチャネル型TFT200の第1ソース領域210、第1チャネル領域220、第1ドレイン領域230、および、Pチャネル型TFT300の第2ソース領域310、第2チャネル領域320、第2ドレイン領域330が形成されている。半導体膜410は、例えば、ケイ素、ゲルマニウム膜あるいはゲルマニウムとケイ素との混成膜(シリコン・ゲルマニウム膜)であり、半導体層410のうち、Nチャネル型TFT200の第1ソース領域210および第1ドレイン領域230にはN型を付与する周期表第5族Bに属する不純物(例えば、リン、ヒ素等:以下、N型不純物という)が注入されており、Pチャネル型TFT300の第2ソース領域310および第2ドレイン領域330にはP型を付与する周期表第3族Bに属する不純物(例えば、ボロン等:以下、P型不純物という)が注入されている。
Nチャネル型TFT200の第1ソース領域210および第1ドレイン領域230は以下のように形成される。
まず、フォトリソグラフィによりマスクを半導体層410上に形成する。このマスクは、半導体層410上に形成されたフォトレジスト膜の所定の領域を露光、現像することによって形成されたものである。このマスクは、半導体層410のうちPチャネル型TFT300の一部として用いられる領域を覆うものの、Nチャネル型TFT200の一部として用いられる領域を覆わない。ただし、チャネル領域220は第1ゲート電極250によって覆われている。このマスクおよびゲート電極250を注入マスクとして利用し、半導体層410のうち注入マスクによって覆われていない領域にN型不純物を注入することにより、Nチャネル型TFT200の第1ソース領域210および第1ドレイン領域230が形成される。
また、Pチャネル型TFT300の第2ソース領域310および第2ドレイン領域330は、別のマスクを用いて、第1ソース領域210および第1ドレイン領域230と同様に形成される。
また、第1ゲート絶縁膜270、第2ゲート絶縁膜370および層間絶縁膜420にはフォトリソグラフィーおよびドライエッチングによってコンタクトホール411、412および413が形成されており、第1ソース電極240、共通電極400および第2ソース電極340は、それぞれ、コンタクトホール411、412および413を覆うように形成されている。
なお、以下の説明において、Nチャネル型TFT200の第1ドレイン領域230を第1ドレイン領域230nと、Pチャネル型TFT300の第2ドレイン領域330を第2ドレイン領域330pと示すことがある。
なお、本実施形態の半導体装置100の形成においても、上述したようなマスクのアライメントずれが生じることがあるが、図1には、アライメントずれが生じることなく形成されたCMOS150を示している。図1に示されたCMOS150では、第1ドレイン領域230nを形成するためにN型不純物が注入された領域と第2ドレイン領域330pを形成するためにP型不純物が注入された領域とは互いに重なっておらず、第1ドレイン領域230nと第2ドレイン領域330pとは互いに接している。
第1ドレイン領域230nと第2ドレイン領域330pとが接していると、第1ドレイン領域230nと第2ドレイン領域330pとの境界およびその近傍には電気的抵抗の高い空乏層が形成されるが、共通電極400の下面は、半導体層410に形成された空乏層以外の第1ドレイン領域230nおよび第2ドレイン領域330pと重なるような形状およびサイズを有しており、それにより、共通電極400と第1ドレイン領域230nおよび第2ドレイン領域330pとの電気的な接続を確保することができる。
次いで、図2および図3を参照して、CMOS150におけるNチャネル型TFT200とPチャネル型TFT300との境界近傍の構成を説明する。なお、図2では、第1ドレイン領域230nおよび第2ドレイン領域330pの形状を明瞭に示す目的で、共通電極400の下面を破線で示している。
図2(A)は、アライメントずれが生じることなく形成された第1ドレイン領域230nと第2ドレイン領域330pとの境界近傍の平面図を示し、図3は、この半導体装置100における第1ドレイン領域230nと第2ドレイン領域330pとの境界近傍の断面図を示す。
図2(A)に示すように、本実施形態の半導体装置100では、半導体層410の主面の法線方向から半導体層410を見たときに、第1ドレイン領域230nは、第2ドレイン領域330p側に凸部232nを有している。以下の説明において、第1ドレイン領域230nのうち凸部232n以外の部分を本体部234nと称することがある。
また、半導体層410の主面の法線方向から半導体層410を見たときに、第2ドレイン領域330pは、第1ドレイン領域230n側に凹部332pを有している。
第1ドレイン領域230nの凸部232nと第2ドレイン領域330pの凹部332pとは互いに対応する位置に形成されており、第1ドレイン領域230nの凸部232nは、第2ドレイン領域330pの凹部332pに向かって突出し、第1ドレイン領域230nの凸部232nは、第2ドレイン領域330pの凹部332p内に配置されている。
なお、本明細書では、半導体装置100の構成要素のサイズのうち、図2に示したX方向に平行なサイズを「長さ」と称し、Y方向に平行なサイズを「幅」と称する。
ここでは、凸部232nの長さLnは凹部332pの長さLpとほぼ同じであり、凸部232nの幅Wnは凹部332pの幅Wpとほぼ同じであり、第1ドレイン領域230nの凸部232nは第2ドレイン領域330pの凹部332pと嵌まりあうように形成されている。
以下、ほぼ同じである凸部232nの長さLnおよび凹部332pの長さLpを総称して長さLと称することがある。また、ほぼ同じである凸部232nの幅Wnおよび凹部332pの幅Wpを総称して幅Wと称することがある。共通電極400の長さLcは長さLよりも大きい。また、共通電極400の幅Wcは幅Wよりも大きい。例えば、凸部232nの長さLnおよび幅Wnはそれぞれ2μmであり、また、共通電極400の長さLcおよび幅Wcはそれぞれ4μmである。
また、図2(A)および図3に示すように、共通電極400は、第1ドレイン領域230nの凸部232nおよび本体部234n、ならびに、凹部332pを含む第2ドレイン領域330pと重なるように設けられている。
本実施形態の半導体装置100では、第1ドレイン領域230nは、第2ドレイン領域330pの凹部332pに向かって突出した凸部232nを有しているので、たとえ、第1ドレイン領域230nおよび第2ドレイン領域330pを形成するためのマスクのアライメントずれが生じ、図2(B)に示すように、第1ドレイン領域230nが、凸部232nの突出した方向と平行な方向に第2ドレイン領域330pから距離D1だけ離れるように形成されたとしても、共通電極400の長さLcが(D1−Ln)よりも大きければ、共通電極400を、第1ドレイン領域230nの凸部232nの少なくとも一部および第2ドレイン領域330の凹部332pの少なくとも一部と重ねるように配置することができる。このように、共通電極400が第1ドレイン領域230nの凸部232nの少なくとも一部および第2ドレイン領域330pの凹部332pの少なくとも一部とそれぞれ重なるように配置されていることにより、共通電極400と第1ドレイン領域230nおよび第2ドレイン領域330pとの電気的な接続が不十分になることを抑制することができ、それにより、コンタクト抵抗の増大および消費電力の増加を防ぐことができる。
以下、図4を参照して、比較例の半導体装置を説明する。なお、図4でも、第1ドレイン領域1230nおよび第2ドレイン領域1330pの形状を明瞭に示す目的で、共通電極1400の下面を破線で示している。
図4(A)は、比較例の半導体装置においてマスクのアライメントずれが生じることなく形成された第1ドレイン領域1230nと第2ドレイン領域1330pとの境界近傍の平面図を示す。
比較例の半導体装置では、本実施形態の半導体装置100と同様に、Nチャネル型TFTの第1ドレイン領域1230nは、Pチャネル型TFTの第2ドレイン領域1330pと隣接している。また、共通電極1400は、第1ドレイン領域1230nおよび第2ドレイン領域1330pと重なるように設けられている。
しかしながら、比較例の半導体装置では、図4(A)に示すように、半導体層1410の主面の法線方向から半導体層1410を見たときの第1ドレイン領域1230nと第2ドレイン領域1330pとは接しており、第1ドレイン領域1230nと第2ドレイン領域1330pとの境界は一直線の形状である。
比較例の半導体装置を形成する場合、マスクのアライメントずれにより、図4(B)に示すように、第1ドレイン領域1230nと第2ドレイン領域1330pとが互いに距離D1だけ離れて形成されると、共通電極1400は、第1ドレイン領域1230nおよび第2ドレイン領域1330pの両方と重ならなくなってしまう。図4(B)に示す比較例の半導体装置では、共通電極1400と第1ドレイン領域1230とは断線しており、共通電極1400は、Nチャネル型TFTの出力電極として機能しない。あるいは、断線が生じない場合であっても、共通電極1400と、第1ドレイン領域1230nおよび第2ドレイン領域1330pとの両方との電気的な接続が十分でないと、コンタクト抵抗が増大し、それにより、消費電力が増加することになる。
これに対して、図2および図3を参照して説明した本実施形態の半導体装置100では、マスクのアライメントずれにより、たとえ、第1ドレイン領域230nと第2ドレイン領域330pとが互いに離れて形成されたとしても、共通電極400は第1ドレイン領域230nの凸部232nおよび第2ドレイン領域330pの凹部332pと重なり、共通電極400と第1ドレイン領域230n、第2ドレイン領域330pとの重なり面積を確保することができ、それにより、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
なお、ここまで、Nチャネル型TFTの第1ドレイン領域とPチャネル型TFTの第2ドレイン領域との距離が距離D1である場合について説明したが、Nチャネル型TFTの第1ドレイン領域とPチャネル型TFTの第2ドレイン領域との距離が比較的短い場合でも、コンタクトホールを形成するフォトリソグラフィ工程におけるマスクのアライメントがずれることがあり、結果として、コンタクトホールに形成される共通電極がずれて形成されることがある。
以下、図2(C)および図4(C)を参照して、共通電極がずれて形成される場合の電気的な接続を説明する。なお、Nチャネル型TFTの第1ドレイン領域とPチャネル型TFTの第2ドレイン領域とは距離D2だけ離れている。
図2(C)に示すように、マスクのアライメントずれが生じてコンタクトホール412(図1参照)がずれて形成されており、その結果、共通電極400がずれて形成されている場合でも、本実施形態の半導体装置100では、共通電極400は、第1ドレイン領域230の凸部232nの少なくとも一部および第2ドレイン領域330の凹部332pの少なくとも一部と重なっており、共通電極400と第1ドレイン領域230、第2ドレイン領域330との電気的な接続を確保することができ、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
それに対して、比較例の半導体装置では、図4(C)に示すように、マスクのアライメントずれが生じてコンタクトホールがずれて形成され、その結果、共通電極1400がずれて形成されると、共通電極1400は第1ドレイン領域1230とは重ならず、断線するか、またはコンタクト抵抗が増大し、それにより、消費電力が増加することになる。
以上のように、本実施形態の半導体装置100では、マスクのアライメントずれが生じたときでも、共通電極400を、第1ドレイン領域230の凸部232nの少なくとも一部および第2ドレイン領域330の凹部332pの少なくとも一部と重ねて配置することができ、それにより、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
以下、図5を参照して、本実施形態による半導体装置100を製造する方法を説明する。
図5は、本実施形態の半導体装置の製造工程を説明するための図であり、図5(A)〜(J)の順に工程が進行する。ただし、図5(E)は、図5(D)に示した断面図に対応する平面図を示しており、図5(H)は、図5(G)に示した断面図に対応する平面図を示している。
まず、図5(A)に示すように、絶縁性基板425上に、少なくとも一部に結晶質半導体領域を含む結晶質半導体層430を形成する。例えば、絶縁性基板425として、ガラス基板401の表面に、窒化ケイ素膜からなる第1下地膜402と、酸化ケイ素膜からなる第2下地膜403を順次形成し、その後、第2下地膜403上に結晶質半導体層430を形成する。結晶質半導体層430の厚さは例えば50nmであり、結晶質半導体層430は、例えば、結晶質ケイ素層である。なお、以下の説明において、結晶質半導体層430のうち、最終的にNチャネル型TFT200に用いられる部分を第1半導体層430nと、また、最終的にPチャネル型TFT300に用いられる部分を第2半導体層430pと称することがある。
図5(B)に示すように、結晶質半導体層430を覆うように、例えば厚さ100nmの酸化ケイ素膜をゲート絶縁膜404として形成する。続いて、スパッタリング法によって高融点金属からなる第1導電膜405および第2導電膜406を形成する。本実施形態では、第1導電膜405として、厚さ30nmの窒化タンタル(TaN)膜を、第2導電膜406として、厚さ360nmのタングステン(W)膜を用いる。
次いで、図5(B)に示すように、フォトレジストによってマスク407n、407pを形成し、N、Pチャネル型TFT200、300の第1、第2ゲート電極250、350を形成する。例えば、マスク407n、407pを利用して、所定のエッチング条件で第1導電膜405および第2導電膜406をエッチングすることにより、図5(C)に示すように、TaN層405n、405pおよびW層(ゲート電極上層)406n、406pの積層構造を有する第1ゲート電極250、第2ゲート電極350が形成される。
次いで、マスク407n、407pを除去した後、図5(D)および図5(E)に示すように、フォトリソグラフィによってマスク440を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク440が第1半導体層430nを覆うようにアライメントされている。なお、第2半導体層430pの上方にはマスク440は設けられていない。
マスク440は、また、図5(E)に示すように、第2ゲート電極350に向かって突出した凸部を有するように形成されている。なお、第2ゲート電極350の幅Wg2および長さLg2はそれぞれ4μmおよび3μmであるのに対して、マスク440の凸部の幅Wm1および長さLm1はともに2μmである。
この状態で、マスク440および第2ゲート電極350を注入マスクとして利用して、イオンドーピング法によって第2半導体層430pにP型を付与する不純物(例えば、ホウ素)445を注入する。ドーピングガスとして、ジボラン(B2H6)を用い、加速電圧を60kV〜90kV、例えば80kVとし、ドーズ量は1×1015〜1×1016cm-2、例えば7×1015cm-2とする。
このイオンドーピングにより、第2半導体層430pのうち、第2ゲート電極350と重ならない領域310、330に、ゲート絶縁膜404を貫通して、ホウ素445が注入され、第2ソース領域310および第2ドレイン領域330が形成される。第2ソース領域310および第2ドレイン領域330内のP型不純物(ホウ素)の濃度は、1×1019〜3×1021/cm3である。また、第2ゲート電極350下部のホウ素が注入されなかった領域は、第2チャネル領域320となる。
図5(E)に示すように凸部を有するマスク440を利用して、結晶質半導体層430にP型不純物を注入することにより、マスク440の凸部に沿って第2ドレイン領域330pの凹部332pが形成される。
続いて、図5(F)に示すように、マスク440を除去する。マスク440は、例えば、酸素ガスを用いて除去される。
次に、図5(G)および図5(H)に示すように、フォトリソグラフィによってマスク450を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク450が第2半導体層430pを覆うようにアライメントされている。なお、第1半導体層430nの上方にはマスク450は設けられていない。
図5(H)に示すように、マスク450には第1ゲート電極250と対向する部分に凹部が形成されている。マスク450の凹部は、P型不純物が注入された第2ドレイン領域330pの凹部332pの形状に合わせて凹部332pを覆うように形成されている。なお、第1ゲート電極250の幅Wg1および長さLg1はそれぞれ4μmおよび3μmであるのに対して、マスク450の凹部の幅Wm2および長さLm2はとも2μmである。なお、マスク450の凹部の幅Wm2および長さLm2は、それぞれ、マスク440の凸部の幅Wm1および長さLm1とほぼ同じである。
その後、マスク450および第1ゲート電極250を注入マスクとして利用して、イオンドーピングによって第1半導体層430nにN型不純物(例えば、リン)455を注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を50〜80kV、例えば65kV、ドーズ量を1×1015〜2×1016cm-2、例えば5×1015cm-2とする。リン455は、第1半導体層430nに対してゲート絶縁膜404を越えてドーピングされる。
このイオンドーピングにより、第1半導体層430nのうち、第1ゲート電極250によって覆われていない領域210、230には、ゲート絶縁膜404を貫通して高濃度のリンが注入され、これにより、第1ソース領域210および第1ドレイン領域230が形成される。また、第1ゲート電極250下部のリンが注入されなかった領域は、第1チャネル領域220となる。
N型不純物の注入において、図5(H)に示すように凹部を有するマスク450を利用していることにより、マスク450の凹部に沿って第1ドレイン領域230nの凸部232nが形成される。
このようにして、N型不純物が注入された第1ソース領域210および第1ドレイン領域230と、これらの間に配置されたチャネル領域220と、P型不純物が注入された第2ソース領域310および第2ドレイン領域330と、これらの間に配置されたチャネル領域320とを有する半導体層410が形成される。
次いで、図5(I)に示すように、層間絶縁膜420を形成する。例えば、層間絶縁膜420は、厚さ200nmの窒化ケイ素膜422と、厚さ700nmの酸化ケイ素膜424とを積層した2層構造である。層間絶縁膜420を形成した後、300〜500℃で1時間程度の熱処理を行うことが好ましい。熱処理により、層間絶縁膜420、特に窒化ケイ素膜422から、半導体層430およびゲート絶縁膜404の界面に水素原子が供給され、水素原子によってTFT特性を劣化させる不対結合手(ダングリングボンド)が終端化および不活性化される。
次いで、フォトリソグラフィおよびドライエッチングにより、ゲート絶縁膜404および層間絶縁膜420にコンタクトホール411、412および413を形成する。例えば、層間絶縁膜420上にレジスト膜を塗布し、フォトマスクをアライメントしてこのレジスト膜を選択的に露光し、次いで除去する。これによって、図5(I)に示すように、第1ソース電極240、共通電極400および第2ソース電極340のための各コンタクトホール411、412および413に対応するマスク426が形成される。
次いで、図5(J)に示すように、マスク426を利用してドライエッチング処理を行い、ゲート絶縁膜404および層間絶縁膜420にコンタクトホール411、412および413を形成する。このドライエッチング処理では、エッチングガスとして、例えば、CHF3が用いられる。コンタクトホール411、412および413の形成により、ゲート絶縁膜404から、第1ゲート絶縁膜270および第2ゲート絶縁膜370が形成される。
あるいは、層間絶縁膜420としてポジ型の感光性樹脂膜を形成し、コンタクトホール411、412および413に対応した透光部を有するフォトマスクをアライメントして感光性樹脂膜を均一に露光および現像することにより、コンタクトホール411、412および413を形成してもよい。露光量は、例えば、200〜500mJ/cm2程度であり、照射時間は10〜15秒である。
次いで、図5(J)に示すように、コンタクトホール411、412および413を覆うように金属材料、例えば、窒化チタンとアルミニウムの二層膜を積層することによって第1ソース電極240、共通電極400および第2ソース電極340を形成する。あるいは、これらの電極とともに電極に接続された配線を形成してもよい。なお、窒化チタン膜は、アルミニウムが半導体層410に拡散するのを防止する目的のバリア膜として設けられている。
最後に、350℃でアニールを1時間行い、図5(J)に示すように、Nチャネル型TFT200とPチャネル型TFT300とが完成する。必要に応じて、第1、第2ゲート電極250、350上にもコンタクトホールを形成して、配線により必要な電極間が接続されてもよい。また、保護の目的で、それぞれのTFT上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上のようにして、Nチャネル型TFT200およびPチャネル型TFT300を有するCMOS150を製造することができる。
なお、上述した半導体装置100では、N型不純物が拡散された第1ドレイン領域230nが凸部232nを有し、P型不純物が拡散された第2ドレイン領域330pが凹部332pを有していたが、本発明の半導体装置はこれに限定されない。N型不純物が拡散された第1ドレイン領域230nが凹部を有し、P型不純物が拡散された第2ドレイン領域330pが凸部を有してもよい。
また、図2(B)には、N型不純物を注入する領域がP型不純物を注入する領域に対して凸部232nが突出する方向にずれた場合を示したが、N型不純物を注入する領域がP型不純物を注入する領域に対して凸部232nが突出する方向と直交する方向にずれることもある。この場合、図6に示すように、N型不純物およびP型不純物の両方が注入された混合領域415が形成される。
混合領域415にはN型不純物およびP型不純物が混在しているので、混合領域415およびその近傍は電気的抵抗の高い領域であるが、共通電極400の長さがこの領域の長さよりも大きければ、共通電極400と第1ドレイン領域230nおよび第2ドレイン領域330pとの電気的な接続を確保することができる。
また、図2(B)および図2(C)には、第1ドレイン領域230nと第2ドレイン領域330pとが互いに離れている場合を示したが、マスクのアライメントずれにより、第1ドレイン領域230nと第2ドレイン領域330pとが互いに凸部232nが突出した方向と平行な方向に互いに近づくように形成されると、N型不純物およびP型不純物の両方が注入された混合領域が形成される。
なお、上述した説明では、マスクのアライメントずれが生じていない場合、混合領域は形成されなかったが、本発明の半導体装置はこれに限定されない。マスクのアライメントずれが生じていない場合に混合領域を形成してもよい。
また、上述した半導体装置100では、第1ドレイン領域230nの凸部232nは、第2ドレイン領域330pの凹部332pと嵌まりあうように形成されていたが、本発明の半導体装置はこれに限定されない。第1ドレイン領域230nの凸部232nの長さおよび幅は、第2ドレイン領域330pの凹部332pの長さおよび幅よりも小さくてもよい。このような場合でも、第1ドレイン領域230nと第2ドレイン領域330pとが互いに離れるように第1ドレイン領域230nおよび第2ドレイン領域330pが形成されたとき、共通電極400を第1ドレイン領域230nの凸部232nの少なくとも一部および第2ドレイン領域330pの凹部332pの少なくとも一部と重なるように配置することができ、それにより、共通電極400と第1ドレイン領域230nおよび第2ドレイン領域330pとの電気的な接続をより確実にすることができる。
また、上述した製造方法では、P型不純物を注入した後にN型不純物を注入したが、本発明はこれに限定されない。N型不純物を注入した後にP型不純物を注入してもよい。
なお、第1半導体層430nにおいて、第1ソース領域210と第1チャネル領域220との間、および/または、第1ドレイン領域230と第1チャネル領域220との間に低濃度のリンを注入して、LDD(Lightly Doped Drain)領域を形成してもよい。LDD領域を形成することにより、第1チャネル領域220と第1ソース領域/ドレイン領域210、230との接合部における電界集中を緩和でき、TFTオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えることができTFTの信頼性を向上できる。
LDD領域を形成するためには、例えば、第1ゲート電極250の下層405nよりも上層406nを多くエッチングして下層405nを上層406nよりも長くした状態で、第1半導体層430nにN型不純物を注入する。N型不純物の一部は下層405nを貫通して第1半導体層430nに注入され、これにより、第1チャネル領域220と第1ソース領域/ドレイン領域210、230との間に、LDD領域を形成することができる。
(実施形態2)
以下、本発明による相補型の半導体装置の第2の実施形態を説明する。
本実施形態の半導体装置では、結晶化を促進する触媒元素を用いて非晶質半導体層を結晶化することによって結晶質半導体層を得る点、結晶質半導体層がN型不純物およびP型不純物の両方が注入された混合領域を有している点、および、混合領域を有する結晶質半導体層を加熱することより、触媒元素をゲッタリングする点を除いて図1を参照して説明した実施形態1の半導体装置と同じである。冗長を避けるために、ここでは、実施形態1の半導体装置について上述した説明と重複する説明を省略する。
以下、図7を参照して、本実施形態の半導体装置100における第1ドレイン領域230n、混合領域415、第2ドレイン領域330pの境界近傍の構成を説明する。
本実施形態の半導体装置100では、半導体層410は、第1ドレイン領域230と第2ドレイン領域330との間に、N型不純物およびP型不純物の両方が注入された混合領域415を有している。混合領域415は、第1ドレイン領域230nの凸部232nを囲むように形成されている。
混合領域415およびその近傍は電気的抵抗の高い領域であるが、共通電極400の長さはこの領域の長さよりも大きいので、共通電極400と第1ドレイン領域230nおよび第2ドレイン領域330pとの電気的な接続を確保することができる。
本実施形態の半導体装置100において、半導体層410は、少なくとも一部に高い電界効果移動度が実現された結晶質領域を含む結晶質半導体層である。この半導体層410は、非晶質半導体層を結晶化することによって得られる。例えば、非晶質半導体層には、結晶化を促進するための触媒元素が導入されており、この非晶質半導体層に加熱処理を行うことにより、結晶の配向性のそろった良好な半導体層410が得られる。
また、半導体層410内には触媒元素が存在しているが、混合領域415内の触媒元素の濃度は、半導体層410のうち混合領域415以外の領域内の触媒元素の濃度よりも高くなっている。このように混合領域415内の触媒元素の濃度が他の領域内の濃度よりも高いのは、半導体層410に導入された触媒元素が混合領域415にゲッタリングされたからである。
ここで、ゲッタリングについて説明する。
触媒元素を用いて得られた結晶質半導体層をそのまま半導体層として用いて作製されたTFTでは、オフ電流が突発的に増加してしまうことがある。このような突発的なオフ電流の増加を防ぐために、触媒元素をTFTとして用いられる半導体層中から移動させて、その半導体層中の触媒元素濃度を低減させることが行われている。このように、半導体層あるいは半導体層のうちの所定の領域(チャネル領域や活性領域)から触媒元素を取り除くことは「ゲッタリング」と称される。
ゲッタリングするためのメカニズムとしては、結晶質半導体層のうちのある領域の触媒元素に対する固溶度を他の領域よりも上げると、触媒元素がその所定の領域に移動するという作用(第1のゲッタリング作用)によるものと、結晶質半導体層の一領域に触媒元素をトラップするような欠陥あるいは局所的な偏析サイトが形成されると、その領域に触媒元素が移動してトラップされる作用(第2のゲッタリング作用)によるものとがある。
本実施形態の半導体装置100では、半導体層410の混合領域415には、N型不純物とP型不純物とが注入されている。
N型不純物が注入された領域では、触媒元素に対する固溶度が上がり、前述の第1のゲッタリング作用が引き起こされる。ところが、混合領域415には、N型不純物に加えてP型不純物が注入されており、N型不純物のみの場合の第1のゲッタリング作用に加えて、欠陥や局所的歪を利用した第2のゲッタリング作用も引き起こされる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。
以上のような理由から、半導体層410内の触媒元素は混合領域415にゲッタリングされており、混合領域415内の触媒元素の濃度は他の領域よりも高い。
なお、混合領域415およびその近傍の電気的抵抗は比較的高いので、共通電極400と第1ドレイン領域230および第2ドレイン領域330との電気的な接続を確実にするために、共通電極400が、混合領域415だけでなく、第1ドレイン領域230および第2ドレイン領域330と重なるように配置することが必要である。
以下、図8および図9を参照して、本実施形態の半導体装置を製造する方法を説明する。
図8および図9は、本実施形態の半導体装置の製造工程を説明するための図であり、図8(A)〜(G)、図9(A)〜(H)の順に工程が進行する。ただし、図9(B)は、図9(A)に示した断面図に対応する平面図を示しており、図9(E)は、図9(D)に示した断面図に対応する平面図を示している。
まず、図8(A)に示すように、非晶質半導体層408を形成する。非晶質半導体層408は、例えば、ガラス基板401の表面に、窒化ケイ素膜からなる第1下地膜402と、酸化ケイ素膜からなる第2下地膜403を順次形成した後に、形成される。非晶質半導体層408の厚さは例えば50nmである。なお、以下の説明では、非晶質半導体層408として、a−Si(アモルファスシリコン)層を用いた場合を説明する。
次いで、図8(B)に示すように、a−Si層408の表面全体にわたって微量の触媒元素460を添加する。触媒元素460としては、Ni、Co、Sn、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素が用いられる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化を助長する効果を発揮する。なお、以下の説明では、触媒元素460として、ニッケルを用いた場合を説明する。
続いて、図8(C)に示すように、第1の加熱処理を行い、a−Si層408に添加されたニッケル460を触媒として、a−Si層408を固相状態で結晶化し、結晶質ケイ素層408aを得る。
次いで、図8(D)に示すように、レーザー光409を照射することにより結晶質ケイ素層408aの結晶性を向上させ、より高品質な結晶質ケイ素層408bを得る。
その後、結晶質ケイ素層408bの不要な部分を除去して素子間分離を行う。素子間分離により、図8(E)に示すように、島状の結晶質ケイ素層430が形成される。結晶質ケイ素層430のうち、後にNチャネル型TFTおよびPチャネル型TFTの半導体層となる部分をそれぞれ第1半導体層430nおよび第2半導体層430pとも称する。また、結晶質ケイ素層430のうち、後に混合領域415となる領域を領域415とも称する。
ここで、半導体層430の全面に、あるいは半導体層430nのみに、しきい値電圧を制御する目的で、低濃度のP型不純物元素(Bなど)を添加してもよい。
次に、図8(F)に示すように、半導体層430を覆うように、例えば厚さ100nmの酸化ケイ素膜をゲート絶縁膜404として成膜する。続いて、スパッタリング法によって高融点メタルからなる第1導電膜405および第2導電膜406を形成する。本実施形態では、第1導電膜405として厚さ30nmの窒化タンタル(TaN)膜を、第2導電膜406として厚さ350nmのタングステン(W)膜を用いる。
次いで、図8(F)に示すように、マスク407n、407pを形成し、実施形態1と同様の方法により、それぞれのTFT200、300の第1、第2ゲート電極250、350を形成する。例えば、マスク407n、407pを利用して、所定のエッチング条件で第1導電膜405および第2導電膜406をエッチングすることにより、図8(G)に示すように、W層406n、406pおよびTaN層405n、405pの積層構造を有する第1、第2ゲート電極250、350を形成する。
次いで、マスク407n、407pを除去した後、図9(A)および図9(B)に示すように、フォトリソグラフィによってマスク440を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク440が第1半導体層430nを覆うようにアライメントされている。なお、第2半導体層430pおよび領域415の上方にはマスク440は設けられていない。
マスク440は、また、図9(B)に示すように第2ゲート電極350に向かって突出した凸部を有するように形成されている。なお、第2ゲート電極350の幅Wg2および長さLg2は、それぞれ4μmおよび3μmであるのに対して、マスク440の凸部の幅Wm1および長さLm1はともに2μmである。
この状態で、イオンドーピング法によって、マスク440および第1ゲート電極250を注入マスクとして利用して、第2半導体層430pにP型を付与する不純物(ホウ素)445を注入する。
ドーピングガスとして、ジボラン(B2H6)を用い、加速電圧を60kV〜90kV、例えば80kVとし、ドーズ量は1×1015〜1×1016cm-2、例えば7×1015cm-2とする。このドーピングにより、第2半導体層430pのうち、第2ゲート電極350と重ならない領域310、330に、ゲート絶縁膜404を貫通して、ホウ素445が注入され、第2ソース領域310および第2ドレイン領域330が形成される。第2ソース領域310および第2ドレイン領域330内のP型不純物(ホウ素)の濃度は、1×1019〜3×1021/cm3である。第2半導体層430pのうち、第2ゲート電極350下部のホウ素445が注入されなかった領域が、第2チャネル領域320となる。また、領域415にも、ホウ素445は注入される。
図9(B)に示すように凸部を有するマスク440を利用して、結晶質半導体層430にP型不純物を注入することにより、マスク440の凸部に沿って第2ドレイン領域330pの凹部332pが形成される。
次いで、図9(C)に示すように、マスク440を除去する。マスク440は、例えば、酸素ガスを用いて除去される。
次いで、図9(D)および図9(E)に示すように、フォトリソグラフィによってマスク450を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク450が第2半導体層430pを覆うようにアライメントされている。マスク450は、第1半導体層430nおよび領域415の上方には設けられていない。
その後、イオンドーピングによって、マスク450および第1ゲート電極250を注入マスクとして利用して、第1半導体層430nにN型不純物(リン)455を注入する。ドーピングガスとして、フォスフィン(PH3)を用い、加速電圧を50〜80kV、例えば65kV、ドーズ量を1×1015〜2×1016cm-2、例えば5×1015cm-2とする。
図9(E)に示すように、マスク450には第1ゲート電極250と対向する部分に凹部が形成されている。なお、第1ゲート電極250の幅Wg1および長さLg1は、それぞれ、4μmおよび3μmであるのに対して、マスク450の凹部の幅Wm2および長さLm2はともに2μmである。なお、マスク450の凹部の幅Wm2および長さLm2は、それぞれマスク440の凸部の幅Wm1および長さLm1よりも大きい。
このイオンドーピングにより、第1半導体層430nのうち、第1ゲート電極250に覆われていない領域210、230には、ゲート絶縁膜404を貫通して高濃度のリン455が注入され、第1ソース領域310および第1ドレイン領域330が形成される。第2半導体層430pのうち、第2ゲート電極350下部のリン455が注入されなかった領域が、第2チャネル領域320となる。また、半導体層430のうち、すでにP型不純物(ホウ素)が注入された領域415にも高濃度のリンが注入され、混合領域415が形成される。
なお、上述したマスク440およびマスク450は、アライメントマージンを考慮した上で混合領域415が形成されるように設計されている。
なお、図9(B)および図9(E)では、混合領域415が形成されることを明瞭に示すために、混合領域415の長さをマスク440の凸部およびマスク450の凹部の長さよりも大きく示している。
以上のようにして、第1ソース領域210、第1チャネル領域220および第1ドレイン領域230と、第2ソース領域310、第2チャネル領域320および第2ドレイン領域330と、混合領域415とを有する半導体層410が形成される。
次に、マスク450を除去した後、不活性雰囲気下、例えば窒素雰囲気にて第2の加熱処理を行うことにより、ニッケル460(図8(B)参照)をゲッタリングする。
半導体層410の混合領域415にはN型不純物およびP型不純物の両方が注入されているので、半導体層410に加熱処理を行うことにより、半導体層410内のニッケル460は、図9(F)の矢印に示すように、混合領域415に向かって半導体層410中を移動し、混合領域415にゲッタリングされる。
次いで、図9(G)に示すように、層間絶縁膜420を形成する。例えば、層間絶縁膜420は、厚さ200nmの窒化ケイ素膜422と、厚さ700nmの酸化ケイ素膜424とを積層した2層構造である。層間絶縁膜420を形成した後、300〜500℃で1時間程度の熱処理を行うことが好ましい。熱処理により、層間絶縁膜420、特に窒化ケイ素膜422から、半導体層430およびゲート絶縁膜404の界面へ水素原子が供給され、水素原子によってTFT特性を劣化させる不対結合手(ダングリングボンド)が終端化および不活性化される。
次いで、フォトリソグラフィおよびドライエッチングにより、ゲート絶縁膜404および層間絶縁膜420にコンタクトホール411、412および413を形成する。例えば、層間絶縁膜420上にレジスト膜を塗布し、フォトマスクをアライメントしてこのレジスト膜を選択的に露光し、次いで除去する。これによって、図9(G)に示すように、第1ソース電極240、共通電極400および第2ソース電極340のための各コンタクトホール411、412および413に対応するマスク426が形成される。
次いで、図9(G)に示すように、マスク426を利用してドライエッチング処理を行い、ゲート絶縁膜404および層間絶縁膜420にコンタクトホール411、412および413を形成する。
あるいは、層間絶縁膜420としてポジ型の感光性樹脂膜を形成し、コンタクトホール411、412および413に対応した透光部を有するフォトマスクをアライメントして感光性樹脂膜を均一に露光および現像することにより、コンタクトホール411、412および413を形成してもよい。
次いで、図9(H)に示すように、コンタクトホール411、412および413を覆うように金属材料、例えば、窒化チタンとアルミニウムの二層膜を積層することによって第1ソース電極240、共通電極400および第2ソース電極340を形成する。あるいは、これらの電極とともに電極に接続された配線を形成してもよい。なお、窒化チタン膜は、アルミニウムが半導体層410に拡散するのを防止する目的のバリア膜として設けられている。
最後に、350℃で、1時間のアニールを行い、図9(H)に示すように、Nチャネル型薄膜トランジスタ200とPチャネル型薄膜トランジスタ300とが完成する。必要に応じて、第1、第2ゲート電極250、350の上にもコンタクトホールを設けて、配線により必要な電極間が接続されてもよい。また、TFTを保護する目的で、それぞれのTFT上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上のように、本実施形態の半導体装置100は製造される。
上述した半導体装置100では、マスクのアライメントずれが生じない場合でも、第1ソース領域210および第1ドレイン領域230とは別に混合領域415を形成し、この混合領域415をゲッタリング領域として用いるので、第1チャネル領域220と、第1ソース領域210/第1ドレイン領域230との間の接合部も十分にゲッタリングが可能であり、TFT特性上問題となっているオフ動作時のリーク電流の増大を十分に抑えることができる。
また、混合領域415は、第1、第2チャネル領域220、320とは隣接しないように形成されていることにより、第1、第2チャネル領域220、320と第1、第2ソース領域210、310および第1、第2ドレイン領域230、330との接合部を十分にゲッタリングすることが可能になる。
なお、上述した説明では、混合領域415には、第1ソース領域210および第1ドレイン領域230と同じようにN型不純物が注入されており、したがって、混合領域415内のN型不純物濃度は、第1ソース領域210および第1ドレイン領域230内のN型不純物濃度と同じであるが、本発明の半導体装置はこれに限定されない。混合領域415内のN型不純物濃度は、第1ソース領域210および第1ドレイン領域230内のN型不純物濃度よりも高くしてもよい。
混合領域415内のN型不純物濃度を高くするためには、例えば、第1ゲート電極250の下層405nよりも上層406nを多くエッチングすることにより、下層405nを上層406nよりも長くして下層405nが第1半導体層430nを覆う状態で、第1半導体層430nにN型不純物を注入する。このとき、N型不純物の一部が下層405nを貫通して第1半導体層430nに注入されることにより、第1ソース領域210および第1ドレイン領域230が形成されるとともに、下層405nによって覆われていない領域415には、より多くのN型不純物が注入される。このようにして、混合領域415内のN型不純物濃度を第1ソース領域210および第1ドレイン領域230よりも高くすることができる。
以上のように、本実施形態の半導体装置では、ゲッタリング能力に優れた領域を形成することができ、TFTのオフ電流が突発的に増加することを防ぐことができる。したがって、高信頼性で高性能な相補型の半導体装置を提供することができる。