JP2004079735A - 薄膜トランジスタの製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 239000010408 film Substances 0.000 claims abstract description 208
- 239000010410 layer Substances 0.000 claims abstract description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 54
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- 238000010438 heat treatment Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 239000012298 atmosphere Substances 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000001994 activation Methods 0.000 claims 1
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000002075 main ingredient Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 27
- 238000001020 plasma etching Methods 0.000 description 22
- 239000013078 crystal Substances 0.000 description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 230000005611 electricity Effects 0.000 description 13
- 230000003068 static effect Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 239000011651 chromium Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910052804 chromium Inorganic materials 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
Abstract
【課題】少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる構成の薄膜トランジスタにおいて、特性のばらつきを抑える。
【解決手段】開示される薄膜トランジスタの製造方法は、絶縁性基板１上に多結晶シリコン膜４から成る半導体薄膜層を形成した後多結晶シリコン膜の一部にソース領域１０及びドレイン領域１１を形成し、多結晶シリコン膜４を覆うように形成した層間絶縁膜１３にソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成し、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してアルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した後、窒素雰囲気中で略３００℃で略２時間の熱処理を行なう。
【選択図】 図５
【解決手段】開示される薄膜トランジスタの製造方法は、絶縁性基板１上に多結晶シリコン膜４から成る半導体薄膜層を形成した後多結晶シリコン膜の一部にソース領域１０及びドレイン領域１１を形成し、多結晶シリコン膜４を覆うように形成した層間絶縁膜１３にソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成し、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してアルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した後、窒素雰囲気中で略３００℃で略２時間の熱処理を行なう。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタの製造方法に係り、詳しくは、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
非結晶（アモルファス）半導体薄膜層、多結晶半導体薄膜層等の半導体薄膜層を用いた薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が、液晶ディスプレイ装置等の駆動素子（スイッチング素子）として広く使用されている。この薄膜トランジスタは、ガラス基板のような絶縁性基板上に形成した半導体薄膜層を活性領域として利用して、ＭＯＳ型ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造するものであり、上述したような駆動素子を容易に製造することができる利点がある。このような薄膜トランジスタは、アクティブマトリックス型の液晶ディスプレイ装置等に適用されて、各画素のスイッチングを行なうスイッチング素子として、ドライバ集積回路により駆動されるように構成されている。
【０００３】
ここで、半導体薄膜層として多結晶半導体薄膜層を用いる薄膜トランジスタは、非結晶半導体薄膜層を用いる薄膜トランジスタと比較して、大きなキャリア移動度を得ることができるので、高速動作が可能になるだけでなく、各画素を駆動するスイッチング素子とドライバ集積回路とを同時に同一絶縁性基板上に形成することができるため、最近の液晶ディスプレイ装置において要求されている小型化、高解像度化等の条件を満足させることができるようになってきている。
【０００４】
図１０は、従来の薄膜トランジスタの構成の一例を示す断面図で、ゲート電極が半導体薄膜層の上側の位置に設けられたトップゲート構造の例を示す。同薄膜トランジスタは、図１０に示すように、ガラス基板のような絶縁性基板１０１と、絶縁性基板１０１上に絶縁膜から成る下地層１０２を介して形成された多結晶シリコン膜から成る半導体薄膜層１０３と、半導体薄膜層１０３の略中央部に形成されたチャネル領域１０４、同半導体薄膜層１０３のチャネル領域１０４の両側に形成されたソース領域１０５及びドレイン領域１０６と、チャネル領域１０４上にゲート絶縁膜１０７を介して形成されたゲート電極１０８と、絶縁性基板１０１の全面に形成された酸化シリコン膜から成る層間絶縁膜１０９と、層間絶縁膜１０９にそれぞれソース領域１０５及びドレイン領域１０６を露出するように形成されたコンタクトホール１１０を介して形成されたソース電極１１１及びドレイン電極１１２とから構成されている。ここで、ゲート電極１０８はクロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属が用いられ、また、ソース電極１１１及びドレイン電極１１２としては、エッチングによる微細加工性に優れている、抵抗値が小さい等の特長を備えたアルミニウム又はアルミニウムを主成分とする導電膜が一般に用いられている。
【０００５】
図１１は、従来の薄膜トランジスタの構成の他の例を示す断面図で、ゲート電極１０８が半導体薄膜層１０３の下側の位置に設けられたボトムゲート構造の例を示す。このボトムゲート構造の薄膜トランジスタは、図１０に示したトップゲート構造と比較してゲート電極１０８の位置が異なるだけで、薄膜トランジスタの動作原理はトップゲート構造と同じである。
【０００６】
ところで、上述したような従来の薄膜トランジスタを製造するには、ゲート電極１０８を形成するにあたりクロムのようなゲート金属膜をパターニングするためのプラズマエッチング、半導体薄膜層１０３を活性化するためのレーザアニール、層間絶縁膜１０９にコンタクトホール１１０を形成するためのプラズマエッチング等の各種の処理が行なわれるが、これらの処理時にプラズマにより起こる静電気のダメージを受けて半導体薄膜層１０３中、ゲート絶縁膜１０７中、半導体薄膜層１０３とゲート絶縁膜１０７との界面等に結晶欠陥が発生するという問題がある。このような結晶欠陥が発生すると、閾値のような薄膜トランジスタの特性がばらつくので、薄膜トランジスタの信頼性を低下させることになる。したがって、結晶欠陥を改善することが望まれている。
【０００７】
上述したような薄膜トランジスタの製造方法（第１の従来技術）が、例えば特開２０００−２５２４７２号公報に開示されている。同薄膜トランジスタの製造方法は、絶縁性基板上に多結晶シリコン膜から成る半導体薄膜層を形成した後、多結晶シリコン膜の一部に硼素又は燐のような不純物をイオン注入することによりソース領域及びドレイン領域を形成し、次にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜のような層間絶縁膜を形成した後、６００℃で１時間の熱処理を行なって、多結晶シリコン膜の活性化と、ゲート絶縁膜及びゲート絶縁膜と多結晶シリコン膜との界面の結晶欠陥を低減させるようにしている。
【０００８】
また、上述したような薄膜トランジスタの他の製造方法（第２の従来技術）が、例えば特開平１０−１５４８１５号公報に開示されている。同薄膜トランジスタの製造方法は、絶縁性基板上に非結晶シリコン膜から成る半導体薄膜層を形成した後、非結晶シリコン膜上にゲート絶縁膜を介してゲート電極を形成する。次に、非結晶シリコン膜の一部に不純物をイオン注入することによりソース領域及びドレイン領域を形成した後、Ｃｒ、Ｍｏ、Ｔａ（タンタル）、Ｗのうちのいずれかのシリサイド層生成元素層を形成し、２００〜４００℃で数時間の熱処理を行なって、シリサイド層生成元素層のシリサイド層生成元素をソース領域及びドレイン領域に拡散させて、両領域の表面部に薄いシリサイド層を形成するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記第１及び第２の従来技術による薄膜トランジスタの製造方法では、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、結晶欠陥を改善することができないので薄膜トランジスタの特性がばらつく、という問題がある。
すなわち、薄膜トランジスタの製造方法においては、前述したようにゲート電極を形成するにあたり、クロムのようなゲート金属膜をパターニングするためのプラズマエッチング、半導体薄膜層を活性化するためのレーザアニール、層間絶縁膜にコンタクトホールを形成するためのプラズマエッチング等の各種の処理を行なうが、これらの処理時にプラズマにより起こる静電気のダメージを受けて半導体薄膜層中、ゲート絶縁膜中、半導体薄膜層とゲート絶縁膜との界面等に結晶欠陥が発生するので、閾値のような薄膜トランジスタの特性がばらつくのが避けられない。
【００１０】
このような観点から第１の従来技術をみた場合、ここではソース領域及びドレイン領域の形成に次いで層間絶縁膜を形成した後に６００℃で１時間の熱処理を行なっているが、このようにソース電極及びドレイン電極を形成する前に熱処理を行なっても、ソース電極及びドレイン電極を形成する際に再び結晶欠陥が発生するおそれがあるので、上述のような熱処理を行なっても結晶欠陥を改善することができない。
次に、第２の従来技術では、ソース領域及びドレイン領域を形成した後、クロムのようなシリサイド層生成元素層を形成してから、２００〜４００℃で数時間の熱処理を行なっているが、この第２の従来技術においても、第１の従来技術と同様に、この後にソース電極及びドレイン電極を形成する際に再び結晶欠陥が発生するおそれがあるので、上述のような熱処理を行なっても結晶欠陥を改善することができない。
【００１１】
この発明は、上述の事情に鑑みてなされたもので、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、特性のばらつきを抑えることができるようにした薄膜トランジスタの製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、絶縁性基板上に半導体薄膜層を形成し、該半導体薄膜層に形成したソース領域及びドレイン領域にそれぞれソース電極及びドレイン電極を形成し、少なくとも上記ソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる薄膜トランジスタの製造方法に係り、上記絶縁性基板上に形成した上記半導体薄膜層にゲート絶縁膜を介してゲート電極を形成する工程と、上記半導体薄膜層の一部に所望の導電型の不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、上記絶縁性基板上に全面に層間絶縁膜を形成した後、該層間絶縁膜に上記ソース領域及び上記ドレイン領域の一部を露出するコンタクトホールを形成する工程と、上記コンタクトホール内に上記アルミニウム又はアルミニウムを主成分とする導電膜を形成することにより、上記ソース領域及び上記ドレイン領域にそれぞれ接続するように上記コンタクトホールを介してソース電極及びドレイン電極を形成する工程と、上記ソース電極及び上記ドレイン電極を形成した直後の上記絶縁性基板を、不活性雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なう工程とを含むことを特徴としている。
【００１３】
また、請求項２記載の発明は、請求項１記載の薄膜トランジスタの製造方法に係り、上記ゲート電極を形成する工程において、上記ゲート電極を上記半導体薄膜層の上側の位置に形成することを特徴としている。
【００１４】
また、請求項３記載の発明は、請求項１記載の薄膜トランジスタの製造方法に係り、上記ゲート電極を形成する工程において、上記ゲート電極を上記半導体薄膜層の下側の位置に形成することを特徴としている。
【００１５】
また、請求項４記載の発明は、請求項１又は２記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程において、上記ソース領域及び上記ドレイン領域を、上記ゲート電極をマスクとして上記半導体薄膜層の一部に上記所望の導電型の不純物をイオン注入することにより形成することを特徴としている。
【００１６】
また、請求項５記載の発明は、請求項１、２又は３記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程において、上記ソース領域及び上記ドレイン領域を、上記所望の導電型の不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ＬＤＤ構造に形成することを特徴としている。
【００１７】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程の後に、上記半導体薄膜層の活性化処理及び水素プラズマ処理を続けて行なうことを特徴としている。
【００１８】
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記コンタクトホールを形成する工程において、上記コンタクトホールを、複数の絶縁膜が積層されて成る上記層間絶縁膜を形成した後に形成することを特徴としている。
【００１９】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記半導体薄膜層として多結晶シリコン膜を用いることを特徴としている。
【００２０】
また、請求項９記載の発明は、請求項１乃至８のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記熱処理を行なう工程において、上記不活性雰囲気として窒素を用いることを特徴としている。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行なう。
◇第１実施例
図１乃至図４は、この発明の第１実施例である薄膜トランジスタの製造方法の構成を工程順に示す工程図、図５は同薄膜トランジスタの製造方法の主要工程において行なわれる熱処理の温度プロフィールを示す図である。以下、図１〜図５を参照して、この例の薄膜トランジスタの製造方法を工程順に説明する。なお、この例では、トップゲート構造のＮチャネル型の薄膜トランジスタを製造する例で説明する。
まず、図１（ａ）に示すように、厚さが略０．７ｍｍのガラス基板から成る絶縁性基板１を用いて、ＣＶＤ法により絶縁性基板１上に膜厚が略３００ｎｍの酸化シリコン膜から成る下地膜２を形成する。この下地膜２は、後述するように、この後に絶縁性基板１上に半導体薄膜層を形成する場合、絶縁性基板１から半導体薄膜層に薄膜トランジスタの特性に対して影響を及ぼす不純物が侵入するのを阻止するバッファ膜の役割を担う。
【００２２】
次に、図１（ｂ）に示すように、ＣＶＤ法により全面に膜厚が略６０ｎｍの非結晶シリコン膜３を形成する。次に、薄膜トランジスタのチャネル領域となる非結晶シリコン膜３を活性化するために、非結晶シリコン膜３の全面に硼素（Ｂ）のようなＰ型不純物をイオン注入する。なお、このような不純物のイオン注入は必ずしも行なう必要はない。
【００２３】
次に、図１（ｃ）に示すように、非結晶シリコン膜３の全面にエキシマレーザによりエネルギービームを照射して、非結晶シリコン膜３を多結晶シリコン膜４に改質（変換）する。同時に、そのエネルギービームを利用して、上述のように予め硼素をイオン注入してある多結晶シリコン膜４をアニールして活性化する。以上により、絶縁性基板１上に下地膜２を介して膜厚が略６０ｎｍの多結晶シリコン膜（半導体薄膜層）４を形成する。
【００２４】
次に、図２（ｄ）に示すように、周知のフォトリソグラフィ技術を利用して、多結晶シリコン膜４の不要部分を選択的にプラズマエッチングすることにより、薄膜トランジスタを形成すべき必要部分のみを残すように、多結晶シリコン膜４をアイランド状にパターニングする。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４は、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２５】
次に、図２（ｅ）に示すように、ＣＶＤ法により全面に膜厚が略５０ｎｍの酸化シリコン膜から成る絶縁膜６を形成する。次に、図２（ｆ）に示すように、スパッタ法により全面に膜厚が略２００ｎｍのクロムから成るゲート金属膜７を形成する。
【００２６】
次に、図２（ｇ）に示すように、フォトリソグラフィ技術を利用して、絶縁膜６及びゲート金属膜７の不要部分をプラズマエッチングすることにより、それぞれ所望の形状のゲート絶縁膜８及びゲート電極９を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２７】
次に、図３（ｈ）に示すように、ゲート電極９をマスクとして用いたセルフアライン法により、多結晶シリコン膜４の一部に燐（Ｐ）のようなＮ型不純物をイオン注入することにより、多結晶シリコン膜４の両側部分にＮ型のソース領域１０及びドレイン領域１１を形成する。また、両領域１０、１１により挟まれたゲート電極９直下の領域にはチャネル領域１２が形成される。次に、上述のように予め燐をイオン注入してある多結晶シリコン膜４をレーザアニールして活性化した後、水素プラズマ処理を行なってチャネル領域１２内をキャリアが流れ易くなるように処理する。
上述のようにＮ型不純物をイオン注入してＮ型のソース領域１０及びドレイン領域１１を形成するとき、Ｎ型不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ソース領域１０及びドレイン領域１１を、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成するようにしてもよい。特に、薄膜トランジスタのチャネル長が微細化された場合には、そのようなＬＤＤ構造を採用することにより、ドレイン領域の近傍における電界の集中を緩和することができるので、薄膜トランジスタの動作の信頼性を高める上で有効となる。
【００２８】
次に、図３（ｉ）に示すように、ＣＶＤ法により全面に膜厚が略３００ｎｍの酸化シリコン膜から成る層間絶縁膜１３を形成する。次に、図４（ｊ）に示すように、フォトリソグラフィ技術を利用して、層間絶縁膜１３の不要部分をプラズマエッチングすることにより、ソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成する。このプラズマエッチング時に、上述したように、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２９】
次に、図４（ｋ）に示すように、スパッタ法によりコンタクトホール１４を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、多結晶シリコン膜４の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニングする。これによって、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してソース電極１５及びドレイン電極１６、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３０】
次に、上述のようにアルミニウム膜から成るソース電極１５及びドレイン領域１６を形成した直後の絶縁性基板１を加熱炉内に配置して、図５に示したような温度プロフィールで窒素（Ｎ２）雰囲気中で熱処理する。
すなわち、図５から明らかなように、窒素雰囲気中で時刻ｔ０〜ｔ１の略３０分間で室温〜３００℃に昇温した後、略３００℃に時刻ｔ１〜ｔ２の略２時間保持し、次に時刻ｔ２〜ｔ３の略３時間で３００℃〜室温に降温する。そして、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１５あるいはドレイン電極１６に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜及びパッシベーション膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００３１】
上述したような薄膜トランジスタの製造方法によれば、アルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した直後の絶縁性基板１を、窒素雰囲気中で略３００℃で略２時間熱処理を行なうようにしたので、ゲート電極９を形成するにあたり、クロムのようなゲート金属膜７を成膜した後このゲート金属膜７をパターニングするためのプラズマエッチング、多結晶シリコン膜４を活性化するためのレーザアニール、層間絶縁膜１３にコンタクトホール１４を形成するためのプラズマエッチング等の各種の処理を行なっても、これらの処理時に多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善することができる。また、結晶欠陥を改善できることに伴って、結晶欠陥部におけるキャリアの散乱も制御することができるようになる。この結果、薄膜トランジスタの閾値のばらつきを抑えることができるようになり、略４０％（一例として０．１Ｖ→０．０６Ｖ）低減させた上均一化を図ることができた。また、上述の熱処理を行なうことにより、アルミニウム膜から成るソース電極１５及びドレイン電極１６のコンタクト抵抗を低下させることができるようになった。
【００３２】
上述したような薄膜トランジスタが駆動素子として使用される液晶ディスプレイ装置においては、薄膜トランジスタのソース電極１５及びドレイン電極１６として用いられるアルミニウム膜が同時にゲート線及びデータ線として用いられ、また一般にプラズマによる静電気のダメージから保護するための静電保護素子も組み込まれているので、アルミニウム膜から成るソース電極１５及びドレイン電極１６の形成以後の工程においては、静電保護素子が機能するようになるため、プラズマによる静電気のダメージから保護されるようになる。
したがって、アルミニウム膜から成るソース電極１５及びドレイン電極１６を形成した直後に、上述したような条件で熱処理を行なうことにより、最も効率良く結晶欠陥を改善することができるようになる。この結果、薄膜トランジスタの特性のばらつきを抑えることができるので、薄膜トランジスタの信頼性を向上させることができるようになる。
【００３３】
このように、この例の薄膜トランジスタの製造方法によれば、絶縁性基板１上に多結晶シリコン膜４から成る半導体薄膜層を形成した後多結晶シリコン膜の一部にソース領域１０及びドレイン領域１１を形成し、多結晶シリコン膜４を覆うように形成した層間絶縁膜１３にソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成し、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してアルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した後、窒素雰囲気中で略３００℃で略２時間の熱処理を行なうようにしたので、結晶欠陥を改善することができる。
したがって、少なくともソース電極及びドレイン電極としてアルミニウム膜を用いる場合、特性のばらつきを抑えることができる。
【００３４】
◇第２実施例
図６は、この発明の第２実施例である薄膜トランジスタの製造方法の主要部を示す工程図である。この例の薄膜トランジスタの製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、層間絶縁膜を複数の絶縁膜を積層させて構成するようにした点である。
すなわち、この例の薄膜トランジスタの製造方法は、図６（ａ）に示すように、第１実施例の図４（ｋ）の工程の後に、ＣＶＤ法により全面に膜厚が略４００ｎｍの窒化シリコン膜から成る第２の層間絶縁膜１７を形成する。そして、既に形成されている層間絶縁膜１３との複数の絶縁膜の積層膜により層間絶縁膜を構成する。
【００３５】
次に、図６（ｂ）に示すように、フォトリソグラフィ技術を利用して、第２の層間絶縁膜１７の不要部をプラズマエッチングすることにより、ソース電極１５及びドレイン電極１６の一部を露出する新たなコンタクトホール１８を形成する。このプラズマエッチング時、上述したように、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３６】
次に、スパッタ法によりコンタクトホール１８を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、アルミニウム膜の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニングする。これによって、ソース領域１５及びドレイン領域１６にそれぞれ接続するようにコンタクトホール１８を介して新たなソース電極１９及びドレイン電極２０、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３７】
次に、上述のようにアルミニウム膜から成るソース電極１５、１９及びドレイン領域１６、２０を形成した直後の絶縁性基板１を加熱炉内に配置して、第１実施例と同様に、図５に示したような温度プロフィールで窒素雰囲気中で熱処理する。
すなわち、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１９あるいはドレイン電極２０に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００３８】
上述したような薄膜トランジスタの製造方法によれば、層間絶縁膜が既に形成されている層間絶縁膜１３及び第２の層間絶縁膜１７の積層膜から構成されている点を除いて、第１実施例の構成と略同じなので、第１実施例と略同様な効果を得ることができる。
これ以外は、上述した第１実施例と略同様であるので、図６において、図１〜図４の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００３９】
このように、この例の構成によれば、第１実施例と比較して層間絶縁膜の構成が異なるだけなので、第１実施例と略同様な効果を得ることができる。
【００４０】
◇第３実施例
図７〜図９は、この発明の第３実施例である薄膜トランジスタの製造方法の主要部を示す工程図である。この第３実装例の薄膜トランジスタの製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、ボトムゲート構造に適用するようにした点である。以下、図７〜図９を参照して、この例の薄膜トランジスタの製造方法について工程順に説明する。
まず、図７（ａ）に示すように、厚さが略０．７ｍｍのガラス基板から成る絶縁性基板２１を用いて、ＣＶＤ法により絶縁性基板１上に膜厚が略４００ｎｍの酸化シリコン膜から成る下地膜２２を形成する。この下地膜２２は、この後に絶縁性基板２１上に半導体薄膜層を形成する場合、絶縁性基板２１から半導体薄膜層に薄膜トランジスタの特性に対して影響を及ぼす不純物が侵入するのを阻止するバッファ膜の働きをする。次に、スパッタ法により全面に膜厚が略２００ｎｍのクロムから成るゲート金属膜を形成した後、フォトリソグラフィ技術を利用して、ゲート金属膜の不要部分をプラズマエッチングすることにより、ゲート電極２９を形成する。
【００４１】
次に、図７（ｂ）に示すように、ＣＶＤ法により全面に膜厚が略５０ｎｍの酸化シリコン膜から成るゲート絶縁膜２８を形成する。次に、ＣＶＤ法により全面に膜厚が略６０ｎｍの非結晶シリコン膜２３を形成する。次に、図７（ｃ）に示すように、薄膜トランジスタのチャネル領域となる非結晶シリコン膜２３を活性化するために、非結晶シリコン膜２３の全面に硼素（Ｂ）のようなＰ型不純物をイオン注入する。なお、このような不純物のイオン注入は必ずしも行なう必要はない。
【００４２】
次に、図８（ｄ）に示すように、非結晶シリコン膜２３の全面にエキシマレーザによりエネルギービームを照射して、非結晶シリコン膜２３を多結晶シリコン膜４に改質（変換）する。同時に、そのエネルギービームを利用して、上述のように予め硼素をイオン注入してある多結晶シリコン膜２４をアニールして活性化する。
【００４３】
次に、図８（ｅ）に示すように、周知のフォトリソグラフィ技術を利用して、多結晶シリコン膜２４の不要部分を選択的にプラズマエッチングすることにより、薄膜トランジスタを形成すべき必要部分のみを残すように、多結晶シリコン膜２４をアイランド状にパターニングする。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜２４は、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４４】
次に、図８（ｆ）に示すように、レジスト膜５をマスクとして、多結晶シリコン膜２４の一部に燐（Ｐ）のようなＮ型不純物をイオン注入することにより、多結晶シリコン膜２４の両側部分にＮ型のソース領域３０及びドレイン領域３１を形成する。また、両領域３０、３１により挟まれたゲート電極２９直上の領域にはチャネル領域３２が形成される。次に、上述のように予め燐をイオン注入してある多結晶シリコン膜２４をレーザアニールして活性化した後、水素プラズマ処理を行なってチャネル領域３２内をキャリアが流れ易くなるように処理する。
上述のようにＮ型不純物をイオン注入してＮ型のソース領域３０及びドレイン領域３１を形成するとき、第１実施例の図３（ｈ）の工程と略同様に、Ｎ型不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ソース領域３０及びドレイン領域３１を、ＬＤＤ構造に形成するようにしてもよい。
【００４５】
次に、図９（ｇ）に示すように、ＣＶＤ法により全面に膜厚が略３００ｎｍの酸化シリコン膜から成る層間絶縁膜３３を形成する。次に、図９（ｈ）に示すように、フォトリソグラフィ技術を利用して、層間絶縁膜３３の不要部分をプラズマエッチングすることにより、ソース領域３０及びドレイン領域３１の一部を露出するコンタクトホール３４を形成する。このプラズマエッチング時に、上述したように、多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４６】
次に、図９（ｉ）に示すように、スパッタ法によりコンタクトホール３４を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、多結晶シリコン膜２４の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニンする。これによって、ソース領域３０及びドレイン領域３１にそれぞれ接続するようにコンタクトホール３４を介してソース電極３５及びドレイン電極３６、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４７】
次に、上述のようにアルミニウム膜から成るソース電極３５及びドレイン電極３６を形成した直後の絶縁性基板２１を加熱炉内に配置して、図５に示したような温度プロフィールで窒素雰囲気中で熱処理する。
すなわち、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１５あるいはドレイン電極１６に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００４８】
上述したような薄膜トランジスタの製造方法によれば、ゲート電極２９がボトムゲート構造に構成されている点を除いて、第１実施例の構成と略同じなので、第１実施例と略同様な効果を得ることができる。
【００４９】
このように、この例の構成によれば、第１実施例と比較してゲート電極の構成が異なるだけなので、第１実施例と略同様な効果を得ることができる。
【００５０】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、各実施例では窒素雰囲気中で略３００℃で略２時間の条件で熱処理を行なう例で説明したが、これらの条件に限らずに、この発明者の実験結果によれば窒素雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なっても略同様な効果が得られることが確かめられた。また、アルミニウムから成る少なくともソース領域及びドレイン領域を形成した後に行なう熱処理の雰囲気は、各実施例では窒素を用いる例で説明したが、窒素に限らずアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等の他の不活性雰囲気であっても同様な効果を得ることができる。また、ボトムゲート構造の第３実施例においては、トップゲート構造の第２実施例に相当したような構成にしてもよい。
【００５１】
また、例えば、各実施例では少なくともソース電極及びドレイン電極としてアルミニウムを用いる例で説明したが、アルミニウムに限らずにアルミニウムを主成分とする導電膜に対しても同様に適用することができる。また、Ｎ型のソース領域及びドレイン領域を形成するためにイオン注入する不純物としては、燐に限らずアンチモン（Ｓｂ）を用いることができる。同様にしてＰ型のソース領域及びドレイン領域を形成することもでき、この場合は硼素のようなＰ型不純物をイオン注入すればよい。また、絶縁性基板、下地膜、半導体薄膜層、ゲート絶縁膜、ゲート電極、層間絶縁膜等の膜厚は一例を示したものであり、目的、用途等に応じて適宜変更することができる。
【００５２】
【発明の効果】
以上説明したように、この発明の薄膜トランジスタの製造方法の構成によれば、絶縁性基板上に形成した半導体薄膜層の一部にソース領域及びドレイン領域を形成した後、半導体薄膜層を覆う層間絶縁膜にソース領域及びドレイン領域の一部を露出するコンタクトホールを形成し、ソース領域及びドレイン領域にそれぞれ接続するようにコンタクトホールを介してアルミニウムあるいはアルミニウムを主成分とする導電膜から成る少なくともソース電極及びドレイン電極を形成した後、不活性雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なうようにしたので、結晶欠陥を改善することができる。
したがって、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、特性のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図２】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図３】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図４】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図５】同薄膜トランジスタの製造方法の主要工程において行なわれる熱処理の温度プロフィールを示す図である。
【図６】この発明の第２実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図７】この発明の第３実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図８】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図９】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図１０】従来の薄膜トランジスタの構成の一例を示す断面図である。
【図１１】従来の薄膜トランジスタの構成の他の例を示す断面図である。
【符号の説明】
１、２１ 絶縁性基板
２、２２ 下地膜（バッファ膜）
３、２３ 非結晶シリコン膜
４、２４ 多結晶シリコン膜（半導体薄膜層）
５ レジスト膜
６ 絶縁膜
７ ゲート金属膜
８、２８ ゲート絶縁膜
９、２９ ゲート電極
１０、３０ ソース領域
１１、３１ ドレイン領域
１２、３２ チャネル領域
１３、１７、３３ 層間絶縁膜
１４、１８、３４ コンタクトホール
１５、１９ ソース電極
１６、２０ ドレイン電極
【発明の属する技術分野】
この発明は、薄膜トランジスタの製造方法に係り、詳しくは、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
非結晶（アモルファス）半導体薄膜層、多結晶半導体薄膜層等の半導体薄膜層を用いた薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が、液晶ディスプレイ装置等の駆動素子（スイッチング素子）として広く使用されている。この薄膜トランジスタは、ガラス基板のような絶縁性基板上に形成した半導体薄膜層を活性領域として利用して、ＭＯＳ型ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を製造するものであり、上述したような駆動素子を容易に製造することができる利点がある。このような薄膜トランジスタは、アクティブマトリックス型の液晶ディスプレイ装置等に適用されて、各画素のスイッチングを行なうスイッチング素子として、ドライバ集積回路により駆動されるように構成されている。
【０００３】
ここで、半導体薄膜層として多結晶半導体薄膜層を用いる薄膜トランジスタは、非結晶半導体薄膜層を用いる薄膜トランジスタと比較して、大きなキャリア移動度を得ることができるので、高速動作が可能になるだけでなく、各画素を駆動するスイッチング素子とドライバ集積回路とを同時に同一絶縁性基板上に形成することができるため、最近の液晶ディスプレイ装置において要求されている小型化、高解像度化等の条件を満足させることができるようになってきている。
【０００４】
図１０は、従来の薄膜トランジスタの構成の一例を示す断面図で、ゲート電極が半導体薄膜層の上側の位置に設けられたトップゲート構造の例を示す。同薄膜トランジスタは、図１０に示すように、ガラス基板のような絶縁性基板１０１と、絶縁性基板１０１上に絶縁膜から成る下地層１０２を介して形成された多結晶シリコン膜から成る半導体薄膜層１０３と、半導体薄膜層１０３の略中央部に形成されたチャネル領域１０４、同半導体薄膜層１０３のチャネル領域１０４の両側に形成されたソース領域１０５及びドレイン領域１０６と、チャネル領域１０４上にゲート絶縁膜１０７を介して形成されたゲート電極１０８と、絶縁性基板１０１の全面に形成された酸化シリコン膜から成る層間絶縁膜１０９と、層間絶縁膜１０９にそれぞれソース領域１０５及びドレイン領域１０６を露出するように形成されたコンタクトホール１１０を介して形成されたソース電極１１１及びドレイン電極１１２とから構成されている。ここで、ゲート電極１０８はクロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属が用いられ、また、ソース電極１１１及びドレイン電極１１２としては、エッチングによる微細加工性に優れている、抵抗値が小さい等の特長を備えたアルミニウム又はアルミニウムを主成分とする導電膜が一般に用いられている。
【０００５】
図１１は、従来の薄膜トランジスタの構成の他の例を示す断面図で、ゲート電極１０８が半導体薄膜層１０３の下側の位置に設けられたボトムゲート構造の例を示す。このボトムゲート構造の薄膜トランジスタは、図１０に示したトップゲート構造と比較してゲート電極１０８の位置が異なるだけで、薄膜トランジスタの動作原理はトップゲート構造と同じである。
【０００６】
ところで、上述したような従来の薄膜トランジスタを製造するには、ゲート電極１０８を形成するにあたりクロムのようなゲート金属膜をパターニングするためのプラズマエッチング、半導体薄膜層１０３を活性化するためのレーザアニール、層間絶縁膜１０９にコンタクトホール１１０を形成するためのプラズマエッチング等の各種の処理が行なわれるが、これらの処理時にプラズマにより起こる静電気のダメージを受けて半導体薄膜層１０３中、ゲート絶縁膜１０７中、半導体薄膜層１０３とゲート絶縁膜１０７との界面等に結晶欠陥が発生するという問題がある。このような結晶欠陥が発生すると、閾値のような薄膜トランジスタの特性がばらつくので、薄膜トランジスタの信頼性を低下させることになる。したがって、結晶欠陥を改善することが望まれている。
【０００７】
上述したような薄膜トランジスタの製造方法（第１の従来技術）が、例えば特開２０００−２５２４７２号公報に開示されている。同薄膜トランジスタの製造方法は、絶縁性基板上に多結晶シリコン膜から成る半導体薄膜層を形成した後、多結晶シリコン膜の一部に硼素又は燐のような不純物をイオン注入することによりソース領域及びドレイン領域を形成し、次にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜のような層間絶縁膜を形成した後、６００℃で１時間の熱処理を行なって、多結晶シリコン膜の活性化と、ゲート絶縁膜及びゲート絶縁膜と多結晶シリコン膜との界面の結晶欠陥を低減させるようにしている。
【０００８】
また、上述したような薄膜トランジスタの他の製造方法（第２の従来技術）が、例えば特開平１０−１５４８１５号公報に開示されている。同薄膜トランジスタの製造方法は、絶縁性基板上に非結晶シリコン膜から成る半導体薄膜層を形成した後、非結晶シリコン膜上にゲート絶縁膜を介してゲート電極を形成する。次に、非結晶シリコン膜の一部に不純物をイオン注入することによりソース領域及びドレイン領域を形成した後、Ｃｒ、Ｍｏ、Ｔａ（タンタル）、Ｗのうちのいずれかのシリサイド層生成元素層を形成し、２００〜４００℃で数時間の熱処理を行なって、シリサイド層生成元素層のシリサイド層生成元素をソース領域及びドレイン領域に拡散させて、両領域の表面部に薄いシリサイド層を形成するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記第１及び第２の従来技術による薄膜トランジスタの製造方法では、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、結晶欠陥を改善することができないので薄膜トランジスタの特性がばらつく、という問題がある。
すなわち、薄膜トランジスタの製造方法においては、前述したようにゲート電極を形成するにあたり、クロムのようなゲート金属膜をパターニングするためのプラズマエッチング、半導体薄膜層を活性化するためのレーザアニール、層間絶縁膜にコンタクトホールを形成するためのプラズマエッチング等の各種の処理を行なうが、これらの処理時にプラズマにより起こる静電気のダメージを受けて半導体薄膜層中、ゲート絶縁膜中、半導体薄膜層とゲート絶縁膜との界面等に結晶欠陥が発生するので、閾値のような薄膜トランジスタの特性がばらつくのが避けられない。
【００１０】
このような観点から第１の従来技術をみた場合、ここではソース領域及びドレイン領域の形成に次いで層間絶縁膜を形成した後に６００℃で１時間の熱処理を行なっているが、このようにソース電極及びドレイン電極を形成する前に熱処理を行なっても、ソース電極及びドレイン電極を形成する際に再び結晶欠陥が発生するおそれがあるので、上述のような熱処理を行なっても結晶欠陥を改善することができない。
次に、第２の従来技術では、ソース領域及びドレイン領域を形成した後、クロムのようなシリサイド層生成元素層を形成してから、２００〜４００℃で数時間の熱処理を行なっているが、この第２の従来技術においても、第１の従来技術と同様に、この後にソース電極及びドレイン電極を形成する際に再び結晶欠陥が発生するおそれがあるので、上述のような熱処理を行なっても結晶欠陥を改善することができない。
【００１１】
この発明は、上述の事情に鑑みてなされたもので、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、特性のばらつきを抑えることができるようにした薄膜トランジスタの製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、絶縁性基板上に半導体薄膜層を形成し、該半導体薄膜層に形成したソース領域及びドレイン領域にそれぞれソース電極及びドレイン電極を形成し、少なくとも上記ソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる薄膜トランジスタの製造方法に係り、上記絶縁性基板上に形成した上記半導体薄膜層にゲート絶縁膜を介してゲート電極を形成する工程と、上記半導体薄膜層の一部に所望の導電型の不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、上記絶縁性基板上に全面に層間絶縁膜を形成した後、該層間絶縁膜に上記ソース領域及び上記ドレイン領域の一部を露出するコンタクトホールを形成する工程と、上記コンタクトホール内に上記アルミニウム又はアルミニウムを主成分とする導電膜を形成することにより、上記ソース領域及び上記ドレイン領域にそれぞれ接続するように上記コンタクトホールを介してソース電極及びドレイン電極を形成する工程と、上記ソース電極及び上記ドレイン電極を形成した直後の上記絶縁性基板を、不活性雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なう工程とを含むことを特徴としている。
【００１３】
また、請求項２記載の発明は、請求項１記載の薄膜トランジスタの製造方法に係り、上記ゲート電極を形成する工程において、上記ゲート電極を上記半導体薄膜層の上側の位置に形成することを特徴としている。
【００１４】
また、請求項３記載の発明は、請求項１記載の薄膜トランジスタの製造方法に係り、上記ゲート電極を形成する工程において、上記ゲート電極を上記半導体薄膜層の下側の位置に形成することを特徴としている。
【００１５】
また、請求項４記載の発明は、請求項１又は２記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程において、上記ソース領域及び上記ドレイン領域を、上記ゲート電極をマスクとして上記半導体薄膜層の一部に上記所望の導電型の不純物をイオン注入することにより形成することを特徴としている。
【００１６】
また、請求項５記載の発明は、請求項１、２又は３記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程において、上記ソース領域及び上記ドレイン領域を、上記所望の導電型の不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ＬＤＤ構造に形成することを特徴としている。
【００１７】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記ソース領域及び上記ドレイン領域を形成する工程の後に、上記半導体薄膜層の活性化処理及び水素プラズマ処理を続けて行なうことを特徴としている。
【００１８】
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記コンタクトホールを形成する工程において、上記コンタクトホールを、複数の絶縁膜が積層されて成る上記層間絶縁膜を形成した後に形成することを特徴としている。
【００１９】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記半導体薄膜層として多結晶シリコン膜を用いることを特徴としている。
【００２０】
また、請求項９記載の発明は、請求項１乃至８のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記熱処理を行なう工程において、上記不活性雰囲気として窒素を用いることを特徴としている。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行なう。
◇第１実施例
図１乃至図４は、この発明の第１実施例である薄膜トランジスタの製造方法の構成を工程順に示す工程図、図５は同薄膜トランジスタの製造方法の主要工程において行なわれる熱処理の温度プロフィールを示す図である。以下、図１〜図５を参照して、この例の薄膜トランジスタの製造方法を工程順に説明する。なお、この例では、トップゲート構造のＮチャネル型の薄膜トランジスタを製造する例で説明する。
まず、図１（ａ）に示すように、厚さが略０．７ｍｍのガラス基板から成る絶縁性基板１を用いて、ＣＶＤ法により絶縁性基板１上に膜厚が略３００ｎｍの酸化シリコン膜から成る下地膜２を形成する。この下地膜２は、後述するように、この後に絶縁性基板１上に半導体薄膜層を形成する場合、絶縁性基板１から半導体薄膜層に薄膜トランジスタの特性に対して影響を及ぼす不純物が侵入するのを阻止するバッファ膜の役割を担う。
【００２２】
次に、図１（ｂ）に示すように、ＣＶＤ法により全面に膜厚が略６０ｎｍの非結晶シリコン膜３を形成する。次に、薄膜トランジスタのチャネル領域となる非結晶シリコン膜３を活性化するために、非結晶シリコン膜３の全面に硼素（Ｂ）のようなＰ型不純物をイオン注入する。なお、このような不純物のイオン注入は必ずしも行なう必要はない。
【００２３】
次に、図１（ｃ）に示すように、非結晶シリコン膜３の全面にエキシマレーザによりエネルギービームを照射して、非結晶シリコン膜３を多結晶シリコン膜４に改質（変換）する。同時に、そのエネルギービームを利用して、上述のように予め硼素をイオン注入してある多結晶シリコン膜４をアニールして活性化する。以上により、絶縁性基板１上に下地膜２を介して膜厚が略６０ｎｍの多結晶シリコン膜（半導体薄膜層）４を形成する。
【００２４】
次に、図２（ｄ）に示すように、周知のフォトリソグラフィ技術を利用して、多結晶シリコン膜４の不要部分を選択的にプラズマエッチングすることにより、薄膜トランジスタを形成すべき必要部分のみを残すように、多結晶シリコン膜４をアイランド状にパターニングする。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４は、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２５】
次に、図２（ｅ）に示すように、ＣＶＤ法により全面に膜厚が略５０ｎｍの酸化シリコン膜から成る絶縁膜６を形成する。次に、図２（ｆ）に示すように、スパッタ法により全面に膜厚が略２００ｎｍのクロムから成るゲート金属膜７を形成する。
【００２６】
次に、図２（ｇ）に示すように、フォトリソグラフィ技術を利用して、絶縁膜６及びゲート金属膜７の不要部分をプラズマエッチングすることにより、それぞれ所望の形状のゲート絶縁膜８及びゲート電極９を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２７】
次に、図３（ｈ）に示すように、ゲート電極９をマスクとして用いたセルフアライン法により、多結晶シリコン膜４の一部に燐（Ｐ）のようなＮ型不純物をイオン注入することにより、多結晶シリコン膜４の両側部分にＮ型のソース領域１０及びドレイン領域１１を形成する。また、両領域１０、１１により挟まれたゲート電極９直下の領域にはチャネル領域１２が形成される。次に、上述のように予め燐をイオン注入してある多結晶シリコン膜４をレーザアニールして活性化した後、水素プラズマ処理を行なってチャネル領域１２内をキャリアが流れ易くなるように処理する。
上述のようにＮ型不純物をイオン注入してＮ型のソース領域１０及びドレイン領域１１を形成するとき、Ｎ型不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ソース領域１０及びドレイン領域１１を、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成するようにしてもよい。特に、薄膜トランジスタのチャネル長が微細化された場合には、そのようなＬＤＤ構造を採用することにより、ドレイン領域の近傍における電界の集中を緩和することができるので、薄膜トランジスタの動作の信頼性を高める上で有効となる。
【００２８】
次に、図３（ｉ）に示すように、ＣＶＤ法により全面に膜厚が略３００ｎｍの酸化シリコン膜から成る層間絶縁膜１３を形成する。次に、図４（ｊ）に示すように、フォトリソグラフィ技術を利用して、層間絶縁膜１３の不要部分をプラズマエッチングすることにより、ソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成する。このプラズマエッチング時に、上述したように、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００２９】
次に、図４（ｋ）に示すように、スパッタ法によりコンタクトホール１４を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、多結晶シリコン膜４の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニングする。これによって、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してソース電極１５及びドレイン電極１６、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３０】
次に、上述のようにアルミニウム膜から成るソース電極１５及びドレイン領域１６を形成した直後の絶縁性基板１を加熱炉内に配置して、図５に示したような温度プロフィールで窒素（Ｎ２）雰囲気中で熱処理する。
すなわち、図５から明らかなように、窒素雰囲気中で時刻ｔ０〜ｔ１の略３０分間で室温〜３００℃に昇温した後、略３００℃に時刻ｔ１〜ｔ２の略２時間保持し、次に時刻ｔ２〜ｔ３の略３時間で３００℃〜室温に降温する。そして、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１５あるいはドレイン電極１６に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜及びパッシベーション膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００３１】
上述したような薄膜トランジスタの製造方法によれば、アルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した直後の絶縁性基板１を、窒素雰囲気中で略３００℃で略２時間熱処理を行なうようにしたので、ゲート電極９を形成するにあたり、クロムのようなゲート金属膜７を成膜した後このゲート金属膜７をパターニングするためのプラズマエッチング、多結晶シリコン膜４を活性化するためのレーザアニール、層間絶縁膜１３にコンタクトホール１４を形成するためのプラズマエッチング等の各種の処理を行なっても、これらの処理時に多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善することができる。また、結晶欠陥を改善できることに伴って、結晶欠陥部におけるキャリアの散乱も制御することができるようになる。この結果、薄膜トランジスタの閾値のばらつきを抑えることができるようになり、略４０％（一例として０．１Ｖ→０．０６Ｖ）低減させた上均一化を図ることができた。また、上述の熱処理を行なうことにより、アルミニウム膜から成るソース電極１５及びドレイン電極１６のコンタクト抵抗を低下させることができるようになった。
【００３２】
上述したような薄膜トランジスタが駆動素子として使用される液晶ディスプレイ装置においては、薄膜トランジスタのソース電極１５及びドレイン電極１６として用いられるアルミニウム膜が同時にゲート線及びデータ線として用いられ、また一般にプラズマによる静電気のダメージから保護するための静電保護素子も組み込まれているので、アルミニウム膜から成るソース電極１５及びドレイン電極１６の形成以後の工程においては、静電保護素子が機能するようになるため、プラズマによる静電気のダメージから保護されるようになる。
したがって、アルミニウム膜から成るソース電極１５及びドレイン電極１６を形成した直後に、上述したような条件で熱処理を行なうことにより、最も効率良く結晶欠陥を改善することができるようになる。この結果、薄膜トランジスタの特性のばらつきを抑えることができるので、薄膜トランジスタの信頼性を向上させることができるようになる。
【００３３】
このように、この例の薄膜トランジスタの製造方法によれば、絶縁性基板１上に多結晶シリコン膜４から成る半導体薄膜層を形成した後多結晶シリコン膜の一部にソース領域１０及びドレイン領域１１を形成し、多結晶シリコン膜４を覆うように形成した層間絶縁膜１３にソース領域１０及びドレイン領域１１の一部を露出するコンタクトホール１４を形成し、ソース領域１０及びドレイン領域１１にそれぞれ接続するようにコンタクトホール１４を介してアルミニウム膜から成る少なくともソース電極１５及びドレイン電極１６を形成した後、窒素雰囲気中で略３００℃で略２時間の熱処理を行なうようにしたので、結晶欠陥を改善することができる。
したがって、少なくともソース電極及びドレイン電極としてアルミニウム膜を用いる場合、特性のばらつきを抑えることができる。
【００３４】
◇第２実施例
図６は、この発明の第２実施例である薄膜トランジスタの製造方法の主要部を示す工程図である。この例の薄膜トランジスタの製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、層間絶縁膜を複数の絶縁膜を積層させて構成するようにした点である。
すなわち、この例の薄膜トランジスタの製造方法は、図６（ａ）に示すように、第１実施例の図４（ｋ）の工程の後に、ＣＶＤ法により全面に膜厚が略４００ｎｍの窒化シリコン膜から成る第２の層間絶縁膜１７を形成する。そして、既に形成されている層間絶縁膜１３との複数の絶縁膜の積層膜により層間絶縁膜を構成する。
【００３５】
次に、図６（ｂ）に示すように、フォトリソグラフィ技術を利用して、第２の層間絶縁膜１７の不要部をプラズマエッチングすることにより、ソース電極１５及びドレイン電極１６の一部を露出する新たなコンタクトホール１８を形成する。このプラズマエッチング時、上述したように、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３６】
次に、スパッタ法によりコンタクトホール１８を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、アルミニウム膜の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニングする。これによって、ソース領域１５及びドレイン領域１６にそれぞれ接続するようにコンタクトホール１８を介して新たなソース電極１９及びドレイン電極２０、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００３７】
次に、上述のようにアルミニウム膜から成るソース電極１５、１９及びドレイン領域１６、２０を形成した直後の絶縁性基板１を加熱炉内に配置して、第１実施例と同様に、図５に示したような温度プロフィールで窒素雰囲気中で熱処理する。
すなわち、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜４中、ゲート絶縁膜８中、多結晶シリコン膜４とゲート絶縁膜８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１９あるいはドレイン電極２０に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００３８】
上述したような薄膜トランジスタの製造方法によれば、層間絶縁膜が既に形成されている層間絶縁膜１３及び第２の層間絶縁膜１７の積層膜から構成されている点を除いて、第１実施例の構成と略同じなので、第１実施例と略同様な効果を得ることができる。
これ以外は、上述した第１実施例と略同様であるので、図６において、図１〜図４の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００３９】
このように、この例の構成によれば、第１実施例と比較して層間絶縁膜の構成が異なるだけなので、第１実施例と略同様な効果を得ることができる。
【００４０】
◇第３実施例
図７〜図９は、この発明の第３実施例である薄膜トランジスタの製造方法の主要部を示す工程図である。この第３実装例の薄膜トランジスタの製造方法の構成が、上述した第１実施例の構成と大きく異なるところは、ボトムゲート構造に適用するようにした点である。以下、図７〜図９を参照して、この例の薄膜トランジスタの製造方法について工程順に説明する。
まず、図７（ａ）に示すように、厚さが略０．７ｍｍのガラス基板から成る絶縁性基板２１を用いて、ＣＶＤ法により絶縁性基板１上に膜厚が略４００ｎｍの酸化シリコン膜から成る下地膜２２を形成する。この下地膜２２は、この後に絶縁性基板２１上に半導体薄膜層を形成する場合、絶縁性基板２１から半導体薄膜層に薄膜トランジスタの特性に対して影響を及ぼす不純物が侵入するのを阻止するバッファ膜の働きをする。次に、スパッタ法により全面に膜厚が略２００ｎｍのクロムから成るゲート金属膜を形成した後、フォトリソグラフィ技術を利用して、ゲート金属膜の不要部分をプラズマエッチングすることにより、ゲート電極２９を形成する。
【００４１】
次に、図７（ｂ）に示すように、ＣＶＤ法により全面に膜厚が略５０ｎｍの酸化シリコン膜から成るゲート絶縁膜２８を形成する。次に、ＣＶＤ法により全面に膜厚が略６０ｎｍの非結晶シリコン膜２３を形成する。次に、図７（ｃ）に示すように、薄膜トランジスタのチャネル領域となる非結晶シリコン膜２３を活性化するために、非結晶シリコン膜２３の全面に硼素（Ｂ）のようなＰ型不純物をイオン注入する。なお、このような不純物のイオン注入は必ずしも行なう必要はない。
【００４２】
次に、図８（ｄ）に示すように、非結晶シリコン膜２３の全面にエキシマレーザによりエネルギービームを照射して、非結晶シリコン膜２３を多結晶シリコン膜４に改質（変換）する。同時に、そのエネルギービームを利用して、上述のように予め硼素をイオン注入してある多結晶シリコン膜２４をアニールして活性化する。
【００４３】
次に、図８（ｅ）に示すように、周知のフォトリソグラフィ技術を利用して、多結晶シリコン膜２４の不要部分を選択的にプラズマエッチングすることにより、薄膜トランジスタを形成すべき必要部分のみを残すように、多結晶シリコン膜２４をアイランド状にパターニングする。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜２４は、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４４】
次に、図８（ｆ）に示すように、レジスト膜５をマスクとして、多結晶シリコン膜２４の一部に燐（Ｐ）のようなＮ型不純物をイオン注入することにより、多結晶シリコン膜２４の両側部分にＮ型のソース領域３０及びドレイン領域３１を形成する。また、両領域３０、３１により挟まれたゲート電極２９直上の領域にはチャネル領域３２が形成される。次に、上述のように予め燐をイオン注入してある多結晶シリコン膜２４をレーザアニールして活性化した後、水素プラズマ処理を行なってチャネル領域３２内をキャリアが流れ易くなるように処理する。
上述のようにＮ型不純物をイオン注入してＮ型のソース領域３０及びドレイン領域３１を形成するとき、第１実施例の図３（ｈ）の工程と略同様に、Ｎ型不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ソース領域３０及びドレイン領域３１を、ＬＤＤ構造に形成するようにしてもよい。
【００４５】
次に、図９（ｇ）に示すように、ＣＶＤ法により全面に膜厚が略３００ｎｍの酸化シリコン膜から成る層間絶縁膜３３を形成する。次に、図９（ｈ）に示すように、フォトリソグラフィ技術を利用して、層間絶縁膜３３の不要部分をプラズマエッチングすることにより、ソース領域３０及びドレイン領域３１の一部を露出するコンタクトホール３４を形成する。このプラズマエッチング時に、上述したように、多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４６】
次に、図９（ｉ）に示すように、スパッタ法によりコンタクトホール３４を含む全面にアルミニウム膜を成膜した後、フォトリソグラフィ技術を利用して、多結晶シリコン膜２４の不要部分を選択的にプラズマエッチングすることにより、アルミニウム膜を所望の形状にパターニンする。これによって、ソース領域３０及びドレイン領域３１にそれぞれ接続するようにコンタクトホール３４を介してソース電極３５及びドレイン電極３６、さらに配線（図示せず）を形成する。このようなプラズマエッチング時に、アイランド状の多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等には、プラズマにより起こる静電気のダメージを受けて結晶欠陥が発生し易くなる。
【００４７】
次に、上述のようにアルミニウム膜から成るソース電極３５及びドレイン電極３６を形成した直後の絶縁性基板２１を加熱炉内に配置して、図５に示したような温度プロフィールで窒素雰囲気中で熱処理する。
すなわち、時刻ｔ１〜ｔ２の略２時間で略３００℃に保持することにより、熱処理を行なって、前述したようにプラズマにより起こる静電気のダメージを受けて、多結晶シリコン膜２４中、ゲート絶縁膜２８中、多結晶シリコン膜２４とゲート絶縁膜２８との界面等に発生した結晶欠陥を改善する。
次に、ソース電極１５あるいはドレイン電極１６に接続するように画素電極 （図示せず）を形成した後、全面に平坦化膜（図示せず）を形成することにより、薄膜トランジスタを完成させる。
【００４８】
上述したような薄膜トランジスタの製造方法によれば、ゲート電極２９がボトムゲート構造に構成されている点を除いて、第１実施例の構成と略同じなので、第１実施例と略同様な効果を得ることができる。
【００４９】
このように、この例の構成によれば、第１実施例と比較してゲート電極の構成が異なるだけなので、第１実施例と略同様な効果を得ることができる。
【００５０】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、各実施例では窒素雰囲気中で略３００℃で略２時間の条件で熱処理を行なう例で説明したが、これらの条件に限らずに、この発明者の実験結果によれば窒素雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なっても略同様な効果が得られることが確かめられた。また、アルミニウムから成る少なくともソース領域及びドレイン領域を形成した後に行なう熱処理の雰囲気は、各実施例では窒素を用いる例で説明したが、窒素に限らずアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等の他の不活性雰囲気であっても同様な効果を得ることができる。また、ボトムゲート構造の第３実施例においては、トップゲート構造の第２実施例に相当したような構成にしてもよい。
【００５１】
また、例えば、各実施例では少なくともソース電極及びドレイン電極としてアルミニウムを用いる例で説明したが、アルミニウムに限らずにアルミニウムを主成分とする導電膜に対しても同様に適用することができる。また、Ｎ型のソース領域及びドレイン領域を形成するためにイオン注入する不純物としては、燐に限らずアンチモン（Ｓｂ）を用いることができる。同様にしてＰ型のソース領域及びドレイン領域を形成することもでき、この場合は硼素のようなＰ型不純物をイオン注入すればよい。また、絶縁性基板、下地膜、半導体薄膜層、ゲート絶縁膜、ゲート電極、層間絶縁膜等の膜厚は一例を示したものであり、目的、用途等に応じて適宜変更することができる。
【００５２】
【発明の効果】
以上説明したように、この発明の薄膜トランジスタの製造方法の構成によれば、絶縁性基板上に形成した半導体薄膜層の一部にソース領域及びドレイン領域を形成した後、半導体薄膜層を覆う層間絶縁膜にソース領域及びドレイン領域の一部を露出するコンタクトホールを形成し、ソース領域及びドレイン領域にそれぞれ接続するようにコンタクトホールを介してアルミニウムあるいはアルミニウムを主成分とする導電膜から成る少なくともソース電極及びドレイン電極を形成した後、不活性雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なうようにしたので、結晶欠陥を改善することができる。
したがって、少なくともソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる場合、特性のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図２】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図３】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図４】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図５】同薄膜トランジスタの製造方法の主要工程において行なわれる熱処理の温度プロフィールを示す図である。
【図６】この発明の第２実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図７】この発明の第３実施例である薄膜トランジスタの製造方法を工程順に示す工程図である。
【図８】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図９】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図１０】従来の薄膜トランジスタの構成の一例を示す断面図である。
【図１１】従来の薄膜トランジスタの構成の他の例を示す断面図である。
【符号の説明】
１、２１ 絶縁性基板
２、２２ 下地膜（バッファ膜）
３、２３ 非結晶シリコン膜
４、２４ 多結晶シリコン膜（半導体薄膜層）
５ レジスト膜
６ 絶縁膜
７ ゲート金属膜
８、２８ ゲート絶縁膜
９、２９ ゲート電極
１０、３０ ソース領域
１１、３１ ドレイン領域
１２、３２ チャネル領域
１３、１７、３３ 層間絶縁膜
１４、１８、３４ コンタクトホール
１５、１９ ソース電極
１６、２０ ドレイン電極
Claims (9)
- 絶縁性基板上に半導体薄膜層を形成し、該半導体薄膜層に形成したソース領域及びドレイン領域にそれぞれソース電極及びドレイン電極を形成し、少なくとも前記ソース電極及びドレイン電極としてアルミニウム又はアルミニウムを主成分とする導電膜を用いる薄膜トランジスタの製造方法であって、前記絶縁性基板上に形成した前記半導体薄膜層にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体薄膜層の一部に所望の導電型の不純物をイオン注入することによりソース領域及びドレイン領域を形成する工程と、
前記絶縁性基板上に全面に層間絶縁膜を形成した後、該層間絶縁膜に前記ソース領域及び前記ドレイン領域の一部を露出するコンタクトホールを形成する工程と、
前記コンタクトホール内に前記アルミニウム又はアルミニウムを主成分とする導電膜を形成することにより、前記ソース領域及び前記ドレイン領域にそれぞれ接続するように前記コンタクトホールを介してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を形成した直後の前記絶縁性基板を、不活性雰囲気中で２７５〜３５０℃で１．５〜３時間の熱処理を行なう工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記ゲート電極を形成する工程において、前記ゲート電極を前記半導体薄膜層の上側の位置に形成することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
- 前記ゲート電極を形成する工程において、前記ゲート電極を前記半導体薄膜層の下側の位置に形成することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
- 前記ソース領域及び前記ドレイン領域を形成する工程において、前記ソース領域及び前記ドレイン領域を、前記ゲート電極をマスクとして前記半導体薄膜層の一部に前記所望の導電型の不純物をイオン注入することにより形成することを特徴とする請求項１又は２記載の薄膜トランジスタの製造方法。
- 前記ソース領域及び前記ドレイン領域を形成する工程において、前記ソース領域及び前記ドレイン領域を、前記所望の導電型の不純物を２度に渡ってそれぞれ不純物濃度が異なるようにイオン注入することにより、ＬＤＤ構造に形成することを特徴とする請求項１、２又は３記載の薄膜トランジスタの製造方法。
- 前記ソース領域及び前記ドレイン領域を形成する工程の後に、前記半導体薄膜層の活性化処理及び水素プラズマ処理を続けて行なうことを特徴とする請求項１乃至５のいずれか１に記載の薄膜トランジスタの製造方法。
- 前記コンタクトホールを形成する工程において、前記コンタクトホールを、複数の絶縁膜が積層されて成る前記層間絶縁膜を形成した後に形成することを特徴とする請求項１乃至６のいずれか１に記載の薄膜トランジスタの製造方法。
- 前記半導体薄膜層として多結晶シリコン膜を用いることを特徴とする請求項１乃至７のいずれか１に記載の薄膜トランジスタの製造方法。
- 前記熱処理を行なう工程において、前記不活性雰囲気として窒素を用いることを特徴とする請求項１乃至８のいずれか１に記載の薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237048A JP2004079735A (ja) | 2002-08-15 | 2002-08-15 | 薄膜トランジスタの製造方法 |
| US10/639,478 US7071040B2 (en) | 2002-08-15 | 2003-08-13 | Method of fabricating thin film transistor |
| KR1020030056368A KR100588174B1 (ko) | 2002-08-15 | 2003-08-14 | 박막 트랜지스터의 제조 방법 |
| CNB031543278A CN1329966C (zh) | 2002-08-15 | 2003-08-15 | 薄膜晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237048A JP2004079735A (ja) | 2002-08-15 | 2002-08-15 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079735A true JP2004079735A (ja) | 2004-03-11 |
Family
ID=31712066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002237048A Pending JP2004079735A (ja) | 2002-08-15 | 2002-08-15 | 薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7071040B2 (ja) |
| JP (1) | JP2004079735A (ja) |
| KR (1) | KR100588174B1 (ja) |
| CN (1) | CN1329966C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102306634A (zh) * | 2011-09-06 | 2012-01-04 | 深圳市华星光电技术有限公司 | 薄膜晶体管基板及其制作方法 |
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| US7432141B2 (en) * | 2004-09-08 | 2008-10-07 | Sandisk 3D Llc | Large-grain p-doped polysilicon films for use in thin film transistors |
| KR101383705B1 (ko) | 2007-12-18 | 2014-04-10 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법 |
| JP5363009B2 (ja) * | 2008-02-29 | 2013-12-11 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
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| KR101015388B1 (ko) * | 2008-12-31 | 2011-02-17 | 재단법인 광양만권 유아이티연구소 | 유무선 센서 데이터 전송장치 |
| KR101600879B1 (ko) * | 2010-03-16 | 2016-03-09 | 삼성디스플레이 주식회사 | 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판 |
| US9111795B2 (en) * | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
| TWI518916B (zh) * | 2013-03-25 | 2016-01-21 | 友達光電股份有限公司 | 畫素結構的製造方法及其結構 |
| KR101447998B1 (ko) * | 2013-11-22 | 2014-10-14 | 삼성디스플레이 주식회사 | 표시 장치의 제조 방법 |
| KR20170087574A (ko) * | 2016-01-20 | 2017-07-31 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US10672490B2 (en) * | 2018-01-17 | 2020-06-02 | International Business Machines Corporation | One-time-programmable memory in a high-density three-dimensional structure |
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| JPS6461062A (en) * | 1987-09-01 | 1989-03-08 | Ricoh Kk | Manufacture of thin film transistor |
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| JP3352998B2 (ja) | 1991-08-26 | 2002-12-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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2002
- 2002-08-15 JP JP2002237048A patent/JP2004079735A/ja active Pending
-
2003
- 2003-08-13 US US10/639,478 patent/US7071040B2/en not_active Expired - Lifetime
- 2003-08-14 KR KR1020030056368A patent/KR100588174B1/ko not_active IP Right Cessation
- 2003-08-15 CN CNB031543278A patent/CN1329966C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040033648A1 (en) | 2004-02-19 |
| CN1329966C (zh) | 2007-08-01 |
| US7071040B2 (en) | 2006-07-04 |
| CN1487569A (zh) | 2004-04-07 |
| KR100588174B1 (ko) | 2006-06-08 |
| KR20040016411A (ko) | 2004-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080428 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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