JP2004241504A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004241504A JP2004241504A JP2003027515A JP2003027515A JP2004241504A JP 2004241504 A JP2004241504 A JP 2004241504A JP 2003027515 A JP2003027515 A JP 2003027515A JP 2003027515 A JP2003027515 A JP 2003027515A JP 2004241504 A JP2004241504 A JP 2004241504A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- region
- channel
- channel tft
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】閾値電圧の絶対値を低く抑えながら、オフリーク電流を低下させることができる半導体装置の製造方法を提供する。
【解決手段】Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４にリンを注入することにより、ｎ＋領域８を形成した後、Ｐチャネル型ＴＦＴ形成予定領域にのみ開口部が存在するレジストマスク９を用いて、ボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。このような方法によれば、Ｎチャネル型ＴＦＴに対する水素化処理が行われないため、Ｎチャネル型ＴＦＴにおける不要な閾値電圧の遷移が防止され、オフリーク電流の上昇を回避することができる。
【選択図】 図２
【解決手段】Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４にリンを注入することにより、ｎ＋領域８を形成した後、Ｐチャネル型ＴＦＴ形成予定領域にのみ開口部が存在するレジストマスク９を用いて、ボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。このような方法によれば、Ｎチャネル型ＴＦＴに対する水素化処理が行われないため、Ｎチャネル型ＴＦＴにおける不要な閾値電圧の遷移が防止され、オフリーク電流の上昇を回避することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置及びＥＬパネル表示装置のデータドライバ、ゲートドライバ及び画素スイッチング素子等として用いる多結晶Ｓｉ薄膜トランジスタへの適用に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（ＴＦＴ）がガラス基板等の透明絶縁基板上に形成された液晶表示装置及びＥＬパネル表示装置が製造されている。多くの場合、このような表示装置には、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタが形成されている。
【０００３】
図６及び図７は、従来の半導体装置の製造方法を工程順に示す断面図である。従来の製造方法では、先ず、図６（ａ）に示すように、透明絶縁基板（ガラス基板）１０１上に、ＳｉＯ２からなるバッファ層１０２を４００ｎｍの厚さで形成した後、ＰＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層１０３を１００ｎｍの厚さで成膜する。このとき、ａ−Ｓｉ層１０３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、低濃度のボロンをドーピングする。
【０００４】
次に、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層１０３の脱水素化を行い、パターニングによって、ａ−Ｓｉ層１０３を所定の帯状の平面形状とする。
【０００５】
次いで、図６（ｂ）に示すように、ａ−Ｓｉ層１０３に対して、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４により出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層１０３を結晶化させ、ｐｏｌｙ−Ｓｉ層１０４とする。その後、ｐｏｌｙ−Ｓｉ層１０４のパターニングを行い、ｐｏｌｙ−Ｓｉ層１０４を所定の島状の平面形状とする。
【０００６】
続いて、ｐｏｌｙ−Ｓｉ層１０４上に、ＳｉＯ２からなるゲート絶縁膜１０５及びＡｌからなるゲート電極１０６を、夫々３０ｎｍ、３００ｎｍの厚さで形成する。
【０００７】
次に、図６（ｂ）に示すように、Ｎチャネル型ＴＦＴを形成する領域にのみ開口部が存在するレジストマスク１０７を形成し、リンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域１０８をｐｏｌｙ−Ｓｉ層１０４に形成する。
【０００８】
次いで、図６（ｃ）に示すように、レジストマスク１０７を除去した後、Ｐチャネル型ＴＦＴを形成する領域にのみ開口部が存在するレジストマスク１０９を形成し、ボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１１０を形成する。
【０００９】
その後、図７（ａ）に示すように、レジストマスク１０９を除去した後、エキシマレーザアニールにより、不純物の活性化を行う。
【００１０】
続いて、図７（ｂ）に示すように、水素注入又は水素プラズマ処理による水素化処理を行う。
【００１１】
次に、層間絶縁膜（図示せず）として、厚さが３０ｎｍのＳｉＯ２膜及び厚さが３７０ｎｍのＳｉＮ膜を順次堆積する。次いで、ソース・ドレイン領域及びゲート電極６に達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜（１００ｎｍ）、Ａｌ膜（２００ｎｍ）及びＴｉ膜（１００ｎｍ）をコンタクトホール内に堆積した後、所定形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００１２】
ここで、一般的に、多結晶シリコンにおいては、結晶粒界に存在するダングリングボンド等の欠陥がキャリアに対するトラップ準位又は障壁として作用すると考えられている。このため、多結晶シリコン薄膜トランジスタの性能を向上させるためには、前記欠陥を低減させる必要がある。そこで、上述のような従来の半導体装置の製造方法では、水素化処理を行うことにより、水素による前記欠陥の終端化を行っているのである。このような水素化処理の中でも代表的な方法が水素プラズマ処理である。これらの方法を用いると、閾値電圧（スレッシュホルド電圧）Ｖｔｈの絶対値が小さくなり、サブスレッシュホルド領域の立ち上がりが急峻になる。
【００１３】
【特許文献１】
特開２０００−１９６０９６号公報
【特許文献２】
特開２００２−０２６３３２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、前述のような水素化処理を行った場合には、オフリーク電流が上昇してしまうという問題点がある。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであって、閾値電圧の絶対値を低く抑えながら、オフリーク電流を低下させることができる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、オフリーク電流が上昇している理由として、従来の技術では、Ｎチャネル型トランジスタのＩｄ−Ｖｇ曲線（ゲート電圧に対するドレイン電流の変化を示す曲線）がデプレッション方向に遷移（シフト）してしまい、その結果、閾値電圧Ｖｔｈも遷移してしまい、オフリーク電流が上昇していることを見出した。
【００１７】
そこで、本願発明者は、このようなＮチャネル型トランジスタのＩｄ−Ｖｇ曲線の遷移を防止すべく、更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１８】
本発明に係る第１の半導体装置の製造方法では、先ず、基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する。次に、前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する。そして、前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う。
【００１９】
また、本発明に係る第２の半導体装置の製造方法では、先ず、基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する。次に、前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する。そして、前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う。
【００２０】
これらの本発明においては、第１の多結晶シリコン膜若しくは第２の多結晶シリコン膜のいずれかのみに水素注入を行うか、又は第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行うため、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの間で、水素注入の程度を互いに独立して制御することが可能である。従って、必要以上のトランジスタ特性（Ｉｄ−Ｖｇ曲線）の遷移を回避することができ、閾値電圧Ｖｔｈの絶対値が小さく、サブスレッシュホルド領域の立ち上がりが急峻な相補ＭＯＳトランジスタ、例えばＣＭＯＳ多結晶シリコン薄膜トランジスタを得ることができる。更に、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタのいずれにも、エンハンス特性を具備させることも可能である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００２２】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２３】
本実施形態では、先ず、図１（ａ）に示すように、透明絶縁基板、例えばガラス基板１上に、バッファ層２としてＳｉＯ２膜を形成する。バッファ層２の厚さは、例えば４００ｎｍ程度とする。次に、例えばプラズマＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層３を成膜する。ａ−Ｓｉ層３の厚さは、４０ｎｍ以上とすることが好ましく、例えば１００ｎｍ程度とする。このとき、ａ−Ｓｉ層３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、Ｐ型不純物として、低濃度のボロンをドーピングする。
【００２４】
次いで、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層３の脱水素化を行う。その後、ａ−Ｓｉ層３のパターニングを行うことにより、その平面形状を、例えば所定の帯状のものとする。
【００２５】
続いて、図１（ｂ）に示すように、ａ−Ｓｉ層３に対して、例えば半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４を用い、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層３を結晶化させ、ｐｏｌｙ−Ｓｉ層４とする。次に、ｐｏｌｙ−Ｓｉ層４のパターニングを行うことにより、その平面形状を、例えば所定の島状のものとする。
【００２６】
次いで、ｐｏｌｙ−Ｓｉ層４上に、ゲート絶縁膜５及びゲート電極６を形成する。ゲート絶縁膜５は、例えばＳｉＯ２から形成し、その厚さは、例えば３０ｎｍ程度とする。また、ゲート電極６は、例えばＡｌから形成し、その厚さは、例えば３００ｎｍ程度とする。
【００２７】
その後、図１（ｃ）に示すように、Ｎチャネル型ＴＦＴを形成する領域（Ｎチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク７を形成する。そして、レジストマスク７をマスクとして、Ｎ型不純物として、例えばリンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域８をｐｏｌｙ−Ｓｉ層４に形成する。なお、Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてリンが注入されない領域は、チャネル領域となる。
【００２８】
続いて、図２（ａ）に示すように、レジストマスク７を除去した後、Ｐチャネル型ＴＦＴを形成する領域（Ｐチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク９を形成する。そして、レジストマスク９をマスクとして、Ｐ型不純物として、例えばボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。なお、Ｐチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてボロンが注入されない領域は、チャネル領域となる。
【００２９】
次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。
【００３０】
このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００３１】
次いで、図２（ｂ）に示すように、レジストマスク９を除去した後、エキシマレーザを用いたエキシマレーザアニールにより、不純物の活性化を行う。
【００３２】
その後、層間絶縁膜（図示せず）として、例えば厚さが３０ｎｍ程度のＳｉＯ２膜及び厚さが３７０ｎｍ程度のＳｉＮ膜を順次堆積する。続いて、ソース・ドレイン領域（ｎ＋領域８及びｐ＋領域１０）及びゲート電極６まで達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜、Ａｌ膜及びＴｉ膜からなる積層膜をコンタクトホール内に堆積する。両Ｔｉ膜の厚さ及びＡｌ膜の厚さは、夫々例えば１００ｎｍ、２００ｎｍとする。そして、所定の形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００３３】
このような第１の実施形態によれば、水素化処理を、レジストマスク９を残存させたまま行っているため、水素化処理はＰチャネル型ＴＦＴに対してのみ行われる。従って、Ｎチャネル型ＴＦＴにおけるＩｄ−Ｖｇ曲線の遷移は生じず、閾値電圧Ｖｔｈの遷移も生じない。
【００３４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３５】
本実施形態では、先ず、図３（ａ）に示すように、透明絶縁基板、例えばガラス基板１上に、バッファ層２としてＳｉＯ２膜を形成する。バッファ層２の厚さは、例えば４００ｎｍ程度とする。次に、例えばプラズマＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層３を成膜する。ａ−Ｓｉ層３の厚さは、４０ｎｍ以上とすることが好ましく、例えば１００ｎｍ程度とする。このとき、ａ−Ｓｉ層３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、Ｐ型不純物として、低濃度のボロンをドーピングする。
【００３６】
次いで、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層３の脱水素化を行う。その後、ａ−Ｓｉ層３のパターニングを行うことにより、その平面形状を、例えば所定の帯状のものとする。
【００３７】
続いて、図３（ｂ）に示すように、ａ−Ｓｉ層３に対して、例えば半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４を用い、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層３を結晶化させ、ｐｏｌｙ−Ｓｉ層４とする。次に、ｐｏｌｙ−Ｓｉ層４のパターニングを行うことにより、その平面形状を、例えば所定の島状のものとする。
【００３８】
次いで、ｐｏｌｙ−Ｓｉ層４上に、ゲート絶縁膜５及びゲート電極６を形成する。ゲート絶縁膜５は、例えばＳｉＯ２から形成し、その厚さは、例えば３０ｎｍ程度とする。また、ゲート電極６は、例えばＡｌから形成し、その厚さは、例えば３００ｎｍ程度とする。
【００３９】
その後、図３（ｃ）に示すように、Ｎチャネル型ＴＦＴを形成する領域（Ｎチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク７を形成する。そして、レジストマスク７をマスクとして、Ｎ型不純物として、例えばリンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域１８をｐｏｌｙ−Ｓｉ層４に形成する。なお、Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてリンが注入されない領域は、チャネル領域となる。
【００４０】
次に、レジストマスク７を残存させたまま、水素注入を行うことにより、Ｎチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｎ＋領域１８）の水素化処理を行う。この水素化処理では、例えば加速電圧を３０ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。
【００４１】
このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｎ＋領域１８）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００４２】
続いて、図４（ａ）に示すように、レジストマスク７を除去した後、Ｐチャネル型ＴＦＴを形成する領域（Ｐチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク９を形成する。そして、レジストマスク９をマスクとして、Ｐ型不純物として、例えばボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。なお、Ｐチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてボロンが注入されない領域は、チャネル領域となる。
【００４３】
次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴにおいて、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。この水素化処理では、水素のドーズ量を、Ｎチャネル型ＴＦＴに対する水素化処理のときよりも高くし、例えば加速電圧を３０ｋｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。
【００４４】
また、このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００４５】
次いで、図４（ｂ）に示すように、レジストマスク９を除去した後、エキシマレーザを用いたエキシマレーザアニールにより、不純物の活性化を行う。
【００４６】
その後、層間絶縁膜（図示せず）として、例えば厚さが３０ｎｍ程度のＳｉＯ２膜及び厚さが３７０ｎｍ程度のＳｉＮ膜を順次堆積する。続いて、ソース・ドレイン領域（ｎ＋領域８及びｐ＋領域１０）及びゲート電極６まで達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜、Ａｌ膜及びＴｉ膜からなる積層膜をコンタクトホール内に堆積する。両Ｔｉ膜の厚さ及びＡｌ膜の厚さは、夫々例えば１００ｎｍ、２００ｎｍとする。そして、所定の形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００４７】
このような第２の実施形態では、水素化処理をＮチャネル型ＴＦＴ形成予定領域に対しても行っているが、Ｐチャネル型ＴＦＴ形成予定領域に対する水素化処理とは独立して行っている。このため、互いに独立して水素化処理の程度を制御することができる。従って、必要に応じて、適切な程度で両領域に対して水素化処理を行うことができる。
【００４８】
図５は、第２の実施形態によるＩｄ−Ｖｇ曲線の遷移を示すグラフである。図５中の破線は水素化処理前のＩｄ−Ｖｇ曲線を示し、実線は水素化処理後のＩｄ−Ｖｇ曲線を示している。図５に示すように、第２の実施形態では、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴの双方に水素化処理を施しているため、両ＴＦＴにおいて、Ｉｄ−Ｖｇ曲線が遷移している。但し、第２の実施形態では、水素化処理におけるドーズ量を、Ｐチャネル型ＴＦＴでＮチャネル型ＴＦＴよりも高くしているため、Ｎチャネル型ＴＦＴにおけるＩｄ−Ｖｇ曲線の遷移が小さく、適切な閾値電圧Ｖｔｈが得られる。
【００４９】
なお、第１の実施形態では、Ｐチャネル型ＴＦＴに対してのみ、第２の実施形態では、Ｐチャネル型ＴＦＴ及びＮチャネル型ＴＦＴの双方に対して、水素化処理を行っているが、水素化処理前のＩｄ−Ｖｇ曲線によっては、Ｎチャネル型ＴＦＴに対してのみ水素化処理を行うようにしてもよい。
【００５０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５１】
（付記１） 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５２】
（付記２） 前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程において、前記第２の多結晶シリコン膜のみに水素注入を行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００５３】
（付記３） 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５４】
（付記４） 前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程において、前記第２の多結晶シリコン膜に、前記第１の多結晶シリコン膜よりも高いドーズ量で水素注入を行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００５５】
（付記５） 前記第１及び第２の多結晶シリコン膜を形成する工程において、前記第１及び第２の多結晶シリコン膜にＰ型不純物を導入することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記６） 前記Ｐ型不純物としてボロンを導入することを特徴とする付記５に記載の半導体装置の製造方法。
【００５７】
（付記７） 前記第１の多結晶シリコン膜内の厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記８） 前記第２の多結晶シリコン膜内の厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記９） 前記第１及び第２の多結晶シリコン膜の厚さを４０ｎｍ以上とすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１０） 前記水素注入を行う際に、レジストマスクを用いることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、一連の工程で用いるマスクの数を増加させることなく、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの間で、水素注入の程度を互いに独立して制御することができる。従って、必要以上の閾値電圧Ｖｔｈの遷移を抑制することができる。このため、両トランジスタにエンハンスメント特性を具備させることができ、また、オフリーク電流を低下させることができる。このため、本発明を液晶表示装置（ＬＣＤ）の周辺回路等に適用した場合には、消費電力を低減することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態によるＩｄ−Ｖｇ曲線の遷移を示すグラフである。
【図６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７】図６に引き続き、従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；ガラス基板
２；バッファ層
３；アモルファスシリコン層
４；ポリシリコン層
５；ゲート絶縁膜
６；ゲート電極
７、９；レジストマスク
８、１８；ｎ＋領域
１０；ｐ＋領域
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置及びＥＬパネル表示装置のデータドライバ、ゲートドライバ及び画素スイッチング素子等として用いる多結晶Ｓｉ薄膜トランジスタへの適用に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（ＴＦＴ）がガラス基板等の透明絶縁基板上に形成された液晶表示装置及びＥＬパネル表示装置が製造されている。多くの場合、このような表示装置には、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタが形成されている。
【０００３】
図６及び図７は、従来の半導体装置の製造方法を工程順に示す断面図である。従来の製造方法では、先ず、図６（ａ）に示すように、透明絶縁基板（ガラス基板）１０１上に、ＳｉＯ２からなるバッファ層１０２を４００ｎｍの厚さで形成した後、ＰＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層１０３を１００ｎｍの厚さで成膜する。このとき、ａ−Ｓｉ層１０３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、低濃度のボロンをドーピングする。
【０００４】
次に、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層１０３の脱水素化を行い、パターニングによって、ａ−Ｓｉ層１０３を所定の帯状の平面形状とする。
【０００５】
次いで、図６（ｂ）に示すように、ａ−Ｓｉ層１０３に対して、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４により出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層１０３を結晶化させ、ｐｏｌｙ−Ｓｉ層１０４とする。その後、ｐｏｌｙ−Ｓｉ層１０４のパターニングを行い、ｐｏｌｙ−Ｓｉ層１０４を所定の島状の平面形状とする。
【０００６】
続いて、ｐｏｌｙ−Ｓｉ層１０４上に、ＳｉＯ２からなるゲート絶縁膜１０５及びＡｌからなるゲート電極１０６を、夫々３０ｎｍ、３００ｎｍの厚さで形成する。
【０００７】
次に、図６（ｂ）に示すように、Ｎチャネル型ＴＦＴを形成する領域にのみ開口部が存在するレジストマスク１０７を形成し、リンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域１０８をｐｏｌｙ−Ｓｉ層１０４に形成する。
【０００８】
次いで、図６（ｃ）に示すように、レジストマスク１０７を除去した後、Ｐチャネル型ＴＦＴを形成する領域にのみ開口部が存在するレジストマスク１０９を形成し、ボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１１０を形成する。
【０００９】
その後、図７（ａ）に示すように、レジストマスク１０９を除去した後、エキシマレーザアニールにより、不純物の活性化を行う。
【００１０】
続いて、図７（ｂ）に示すように、水素注入又は水素プラズマ処理による水素化処理を行う。
【００１１】
次に、層間絶縁膜（図示せず）として、厚さが３０ｎｍのＳｉＯ２膜及び厚さが３７０ｎｍのＳｉＮ膜を順次堆積する。次いで、ソース・ドレイン領域及びゲート電極６に達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜（１００ｎｍ）、Ａｌ膜（２００ｎｍ）及びＴｉ膜（１００ｎｍ）をコンタクトホール内に堆積した後、所定形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００１２】
ここで、一般的に、多結晶シリコンにおいては、結晶粒界に存在するダングリングボンド等の欠陥がキャリアに対するトラップ準位又は障壁として作用すると考えられている。このため、多結晶シリコン薄膜トランジスタの性能を向上させるためには、前記欠陥を低減させる必要がある。そこで、上述のような従来の半導体装置の製造方法では、水素化処理を行うことにより、水素による前記欠陥の終端化を行っているのである。このような水素化処理の中でも代表的な方法が水素プラズマ処理である。これらの方法を用いると、閾値電圧（スレッシュホルド電圧）Ｖｔｈの絶対値が小さくなり、サブスレッシュホルド領域の立ち上がりが急峻になる。
【００１３】
【特許文献１】
特開２０００−１９６０９６号公報
【特許文献２】
特開２００２−０２６３３２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、前述のような水素化処理を行った場合には、オフリーク電流が上昇してしまうという問題点がある。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであって、閾値電圧の絶対値を低く抑えながら、オフリーク電流を低下させることができる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、オフリーク電流が上昇している理由として、従来の技術では、Ｎチャネル型トランジスタのＩｄ−Ｖｇ曲線（ゲート電圧に対するドレイン電流の変化を示す曲線）がデプレッション方向に遷移（シフト）してしまい、その結果、閾値電圧Ｖｔｈも遷移してしまい、オフリーク電流が上昇していることを見出した。
【００１７】
そこで、本願発明者は、このようなＮチャネル型トランジスタのＩｄ−Ｖｇ曲線の遷移を防止すべく、更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１８】
本発明に係る第１の半導体装置の製造方法では、先ず、基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する。次に、前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する。そして、前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う。
【００１９】
また、本発明に係る第２の半導体装置の製造方法では、先ず、基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する。次に、前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する。そして、前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う。
【００２０】
これらの本発明においては、第１の多結晶シリコン膜若しくは第２の多結晶シリコン膜のいずれかのみに水素注入を行うか、又は第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行うため、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの間で、水素注入の程度を互いに独立して制御することが可能である。従って、必要以上のトランジスタ特性（Ｉｄ−Ｖｇ曲線）の遷移を回避することができ、閾値電圧Ｖｔｈの絶対値が小さく、サブスレッシュホルド領域の立ち上がりが急峻な相補ＭＯＳトランジスタ、例えばＣＭＯＳ多結晶シリコン薄膜トランジスタを得ることができる。更に、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタのいずれにも、エンハンス特性を具備させることも可能である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００２２】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２３】
本実施形態では、先ず、図１（ａ）に示すように、透明絶縁基板、例えばガラス基板１上に、バッファ層２としてＳｉＯ２膜を形成する。バッファ層２の厚さは、例えば４００ｎｍ程度とする。次に、例えばプラズマＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層３を成膜する。ａ−Ｓｉ層３の厚さは、４０ｎｍ以上とすることが好ましく、例えば１００ｎｍ程度とする。このとき、ａ−Ｓｉ層３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、Ｐ型不純物として、低濃度のボロンをドーピングする。
【００２４】
次いで、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層３の脱水素化を行う。その後、ａ−Ｓｉ層３のパターニングを行うことにより、その平面形状を、例えば所定の帯状のものとする。
【００２５】
続いて、図１（ｂ）に示すように、ａ−Ｓｉ層３に対して、例えば半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４を用い、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層３を結晶化させ、ｐｏｌｙ−Ｓｉ層４とする。次に、ｐｏｌｙ−Ｓｉ層４のパターニングを行うことにより、その平面形状を、例えば所定の島状のものとする。
【００２６】
次いで、ｐｏｌｙ−Ｓｉ層４上に、ゲート絶縁膜５及びゲート電極６を形成する。ゲート絶縁膜５は、例えばＳｉＯ２から形成し、その厚さは、例えば３０ｎｍ程度とする。また、ゲート電極６は、例えばＡｌから形成し、その厚さは、例えば３００ｎｍ程度とする。
【００２７】
その後、図１（ｃ）に示すように、Ｎチャネル型ＴＦＴを形成する領域（Ｎチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク７を形成する。そして、レジストマスク７をマスクとして、Ｎ型不純物として、例えばリンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域８をｐｏｌｙ−Ｓｉ層４に形成する。なお、Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてリンが注入されない領域は、チャネル領域となる。
【００２８】
続いて、図２（ａ）に示すように、レジストマスク７を除去した後、Ｐチャネル型ＴＦＴを形成する領域（Ｐチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク９を形成する。そして、レジストマスク９をマスクとして、Ｐ型不純物として、例えばボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。なお、Ｐチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてボロンが注入されない領域は、チャネル領域となる。
【００２９】
次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。
【００３０】
このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００３１】
次いで、図２（ｂ）に示すように、レジストマスク９を除去した後、エキシマレーザを用いたエキシマレーザアニールにより、不純物の活性化を行う。
【００３２】
その後、層間絶縁膜（図示せず）として、例えば厚さが３０ｎｍ程度のＳｉＯ２膜及び厚さが３７０ｎｍ程度のＳｉＮ膜を順次堆積する。続いて、ソース・ドレイン領域（ｎ＋領域８及びｐ＋領域１０）及びゲート電極６まで達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜、Ａｌ膜及びＴｉ膜からなる積層膜をコンタクトホール内に堆積する。両Ｔｉ膜の厚さ及びＡｌ膜の厚さは、夫々例えば１００ｎｍ、２００ｎｍとする。そして、所定の形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００３３】
このような第１の実施形態によれば、水素化処理を、レジストマスク９を残存させたまま行っているため、水素化処理はＰチャネル型ＴＦＴに対してのみ行われる。従って、Ｎチャネル型ＴＦＴにおけるＩｄ−Ｖｇ曲線の遷移は生じず、閾値電圧Ｖｔｈの遷移も生じない。
【００３４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３５】
本実施形態では、先ず、図３（ａ）に示すように、透明絶縁基板、例えばガラス基板１上に、バッファ層２としてＳｉＯ２膜を形成する。バッファ層２の厚さは、例えば４００ｎｍ程度とする。次に、例えばプラズマＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）層３を成膜する。ａ−Ｓｉ層３の厚さは、４０ｎｍ以上とすることが好ましく、例えば１００ｎｍ程度とする。このとき、ａ−Ｓｉ層３には、成膜時にＢ２Ｈ６ガスを混ぜることにより、Ｐ型不純物として、低濃度のボロンをドーピングする。
【００３６】
次いで、窒素雰囲気中で５５０℃、２時間の熱処理によるａ−Ｓｉ層３の脱水素化を行う。その後、ａ−Ｓｉ層３のパターニングを行うことにより、その平面形状を、例えば所定の帯状のものとする。
【００３７】
続いて、図３（ｂ）に示すように、ａ−Ｓｉ層３に対して、例えば半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４を用い、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でレーザ光を照射することにより、ａ−Ｓｉ層３を結晶化させ、ｐｏｌｙ−Ｓｉ層４とする。次に、ｐｏｌｙ−Ｓｉ層４のパターニングを行うことにより、その平面形状を、例えば所定の島状のものとする。
【００３８】
次いで、ｐｏｌｙ−Ｓｉ層４上に、ゲート絶縁膜５及びゲート電極６を形成する。ゲート絶縁膜５は、例えばＳｉＯ２から形成し、その厚さは、例えば３０ｎｍ程度とする。また、ゲート電極６は、例えばＡｌから形成し、その厚さは、例えば３００ｎｍ程度とする。
【００３９】
その後、図３（ｃ）に示すように、Ｎチャネル型ＴＦＴを形成する領域（Ｎチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク７を形成する。そして、レジストマスク７をマスクとして、Ｎ型不純物として、例えばリンのイオン注入を行うことにより、Ｎチャネル型ＴＦＴのソース・ドレイン領域となるｎ＋領域１８をｐｏｌｙ−Ｓｉ層４に形成する。なお、Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてリンが注入されない領域は、チャネル領域となる。
【００４０】
次に、レジストマスク７を残存させたまま、水素注入を行うことにより、Ｎチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｎ＋領域１８）の水素化処理を行う。この水素化処理では、例えば加速電圧を３０ｋｅＶとし、ドーズ量を５×１０１４ｃｍ−２とする。
【００４１】
このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｎ＋領域１８）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００４２】
続いて、図４（ａ）に示すように、レジストマスク７を除去した後、Ｐチャネル型ＴＦＴを形成する領域（Ｐチャネル型ＴＦＴ形成予定領域）にのみ開口部が存在するレジストマスク９を形成する。そして、レジストマスク９をマスクとして、Ｐ型不純物として、例えばボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ＋領域１０を形成する。なお、Ｐチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４のうち、ゲート電極６及びゲート絶縁膜５に覆われてボロンが注入されない領域は、チャネル領域となる。
【００４３】
次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴにおいて、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の水素化処理を行う。この水素化処理では、水素のドーズ量を、Ｎチャネル型ＴＦＴに対する水素化処理のときよりも高くし、例えば加速電圧を３０ｋｅＶとし、ドーズ量を１×１０１５ｃｍ−２とする。
【００４４】
また、このとき、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ＋領域１０）の全体にわたって、厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることが好ましい。
【００４５】
次いで、図４（ｂ）に示すように、レジストマスク９を除去した後、エキシマレーザを用いたエキシマレーザアニールにより、不純物の活性化を行う。
【００４６】
その後、層間絶縁膜（図示せず）として、例えば厚さが３０ｎｍ程度のＳｉＯ２膜及び厚さが３７０ｎｍ程度のＳｉＮ膜を順次堆積する。続いて、ソース・ドレイン領域（ｎ＋領域８及びｐ＋領域１０）及びゲート電極６まで達するコンタクトホールを層間絶縁膜に形成し、Ｔｉ膜、Ａｌ膜及びＴｉ膜からなる積層膜をコンタクトホール内に堆積する。両Ｔｉ膜の厚さ及びＡｌ膜の厚さは、夫々例えば１００ｎｍ、２００ｎｍとする。そして、所定の形状のレジストパターンをマスクとしてこれらの金属膜をエッチングすることにより、ソース・ドレイン電極及びゲート引出電極を形成する。
【００４７】
このような第２の実施形態では、水素化処理をＮチャネル型ＴＦＴ形成予定領域に対しても行っているが、Ｐチャネル型ＴＦＴ形成予定領域に対する水素化処理とは独立して行っている。このため、互いに独立して水素化処理の程度を制御することができる。従って、必要に応じて、適切な程度で両領域に対して水素化処理を行うことができる。
【００４８】
図５は、第２の実施形態によるＩｄ−Ｖｇ曲線の遷移を示すグラフである。図５中の破線は水素化処理前のＩｄ−Ｖｇ曲線を示し、実線は水素化処理後のＩｄ−Ｖｇ曲線を示している。図５に示すように、第２の実施形態では、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴの双方に水素化処理を施しているため、両ＴＦＴにおいて、Ｉｄ−Ｖｇ曲線が遷移している。但し、第２の実施形態では、水素化処理におけるドーズ量を、Ｐチャネル型ＴＦＴでＮチャネル型ＴＦＴよりも高くしているため、Ｎチャネル型ＴＦＴにおけるＩｄ−Ｖｇ曲線の遷移が小さく、適切な閾値電圧Ｖｔｈが得られる。
【００４９】
なお、第１の実施形態では、Ｐチャネル型ＴＦＴに対してのみ、第２の実施形態では、Ｐチャネル型ＴＦＴ及びＮチャネル型ＴＦＴの双方に対して、水素化処理を行っているが、水素化処理前のＩｄ−Ｖｇ曲線によっては、Ｎチャネル型ＴＦＴに対してのみ水素化処理を行うようにしてもよい。
【００５０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５１】
（付記１） 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５２】
（付記２） 前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程において、前記第２の多結晶シリコン膜のみに水素注入を行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００５３】
（付記３） 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５４】
（付記４） 前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程において、前記第２の多結晶シリコン膜に、前記第１の多結晶シリコン膜よりも高いドーズ量で水素注入を行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００５５】
（付記５） 前記第１及び第２の多結晶シリコン膜を形成する工程において、前記第１及び第２の多結晶シリコン膜にＰ型不純物を導入することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記６） 前記Ｐ型不純物としてボロンを導入することを特徴とする付記５に記載の半導体装置の製造方法。
【００５７】
（付記７） 前記第１の多結晶シリコン膜内の厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記８） 前記第２の多結晶シリコン膜内の厚さ方向における水素濃度のプロファイルを実質的に均一なものとすることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記９） 前記第１及び第２の多結晶シリコン膜の厚さを４０ｎｍ以上とすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１０） 前記水素注入を行う際に、レジストマスクを用いることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、一連の工程で用いるマスクの数を増加させることなく、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの間で、水素注入の程度を互いに独立して制御することができる。従って、必要以上の閾値電圧Ｖｔｈの遷移を抑制することができる。このため、両トランジスタにエンハンスメント特性を具備させることができ、また、オフリーク電流を低下させることができる。このため、本発明を液晶表示装置（ＬＣＤ）の周辺回路等に適用した場合には、消費電力を低減することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態によるＩｄ−Ｖｇ曲線の遷移を示すグラフである。
【図６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７】図６に引き続き、従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；ガラス基板
２；バッファ層
３；アモルファスシリコン層
４；ポリシリコン層
５；ゲート絶縁膜
６；ゲート電極
７、９；レジストマスク
８、１８；ｎ＋領域
１０；ｐ＋領域
Claims (5)
- 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１の多結晶シリコン膜又は前記第２の多結晶シリコン膜のいずれか一方のみに水素注入を行う工程において、前記第２の多結晶シリコン膜のみに水素注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 基板上に、Ｎチャネル型トランジスタのチャネル、ソース及びドレインとなる第１の多結晶シリコン膜、並びにＰチャネル型トランジスタのチャネル、ソース及びドレインとなる第２の多結晶シリコン膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜上に、夫々ゲート電極用の導電膜を形成する工程と、
前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１及び第２の多結晶シリコン膜に互いに異なるドーズ量で水素注入を行う工程において、前記第２の多結晶シリコン膜に、前記第１の多結晶シリコン膜よりも高いドーズ量で水素注入を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記第１及び第２の多結晶シリコン膜を形成する工程において、前記第１及び第２の多結晶シリコン膜にＰ型不純物を導入することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003027515A JP2004241504A (ja) | 2003-02-04 | 2003-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003027515A JP2004241504A (ja) | 2003-02-04 | 2003-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004241504A true JP2004241504A (ja) | 2004-08-26 |
Family
ID=32955226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003027515A Pending JP2004241504A (ja) | 2003-02-04 | 2003-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004241504A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9685542B2 (en) | 2014-12-30 | 2017-06-20 | Qualcomm Incorporated | Atomic layer deposition of P-type oxide semiconductor thin films |
| US9985139B2 (en) | 2014-11-12 | 2018-05-29 | Qualcomm Incorporated | Hydrogenated p-channel metal oxide semiconductor thin film transistors |
-
2003
- 2003-02-04 JP JP2003027515A patent/JP2004241504A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9985139B2 (en) | 2014-11-12 | 2018-05-29 | Qualcomm Incorporated | Hydrogenated p-channel metal oxide semiconductor thin film transistors |
| US9685542B2 (en) | 2014-12-30 | 2017-06-20 | Qualcomm Incorporated | Atomic layer deposition of P-type oxide semiconductor thin films |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5834071A (en) | Method for forming a thin film transistor | |
| KR20020033373A (ko) | 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법 | |
| US7871872B2 (en) | Method of manufacturing thin film transistor having lightly doped drain regions | |
| JP3991883B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
| KR100588174B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100776362B1 (ko) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 | |
| KR100653298B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| US7317209B2 (en) | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same | |
| KR100815894B1 (ko) | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 | |
| JP2004241504A (ja) | 半導体装置の製造方法 | |
| JP5540723B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4354099B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| KR100552936B1 (ko) | 금속 오프셋 영역을 포함하는 결정질 박막트랜지스터의제조 방법 | |
| JP2004056025A (ja) | 薄膜トランジスタ装置およびその製造方法 | |
| JP2001339070A (ja) | Ｔｆｔアレイおよびその製造方法 | |
| JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3765975B2 (ja) | 半導体装置 | |
| KR100429234B1 (ko) | 박막 트랜지스터 제조 방법 | |
| KR100719690B1 (ko) | 박막트랜지스터 제조방법 | |
| JP3564866B2 (ja) | 半導体装置 | |
| JP2008270637A (ja) | 薄膜トランジスタの製造方法及び薄膜トランジスタ | |
| JPH1012884A (ja) | 薄膜トランジスタの製造方法 | |
| JP2005039026A (ja) | 薄膜トランジスタの製造方法および薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050803 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |