JP2008270637A - 薄膜トランジスタの製造方法及び薄膜トランジスタ - Google Patents
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Abstract
【課題】ゲート絶縁膜の薄膜化を図りつつ、特性ばらつきが改善されたTFTを容易に作製することができる薄膜トランジスタの製造方法及び薄膜トランジスタを提供する。
【解決手段】半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する薄膜トランジスタの製造方法である。
【選択図】図1
【解決手段】半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する薄膜トランジスタの製造方法である。
【選択図】図1
Description
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関する。より詳しくは、高度化するシステムモノリシック回路の不純物注入プロセスの安定化に好適な薄膜トランジスタの製造方法及び薄膜トランジスタに関するものである。
薄膜トランジスタ(Thin Film Transistor;TFT)は、アクティブマトリクス型の液晶表示装置等の電子装置において半導体素子として備え付けられるものであり、スイッチング素子や制御回路に用いられる等、幅広い分野で利用されている。
近年、TFTは、高機能化、高速動作化、高精細化、小型化等の高性能化が著しく進んでいる。このような高性能なTFTによれば、同一基板上にドライバ、電源、デジタル・アナログ変換回路等の周辺回路を一体的に形成したいわゆるシステムモノリシック回路を実現することができる。
TFTの構成としては、例えば、基板上に、半導体層、ゲート絶縁膜、ゲート電極、層間絶縁膜等が積層して形成されるものが一般的であり、中には、ゲート電極と層間絶縁膜との間に一度キャップ絶縁膜が形成され、その後メインとなる層間絶縁膜が形成される場合もある(例えば、特許文献1参照。)。キャップ絶縁膜は、半導体層を外部からの汚染から保護する機能を有する。
このようなTFTを製造する方法としては、以下の方法が通常用いられている。まず、基板上にシリコン層を形成し、その上にゲート絶縁膜を成膜する。次に、金属膜をゲート絶縁膜上に成膜し、エッチング工程を行ってゲート電極をパターニングする。次に、ゲート電極をマスクとして不純物の注入を行い、シリコン層にソース/ドレイン領域及びチャネル領域を形成する。次に、ゲート絶縁膜及びゲート電極の上にキャップ絶縁膜を形成する。次に、ゲート配線等を所定の位置に形成し、更に全体に層間絶縁膜を形成する。そして、ソース/ドレイン領域の上部に位置する層間絶縁膜にコンタクトホールを形成し、その中にソース/ドレイン電極を形成して、TFTは完成する。
ところで、上述したようにTFTはトランジスタ特性の高性能化が求められており、例えば、ガラス基板上に回路を搭載できるように、ゲート絶縁膜を薄膜化する方法が検討されている。具体的には、従来ではゲート絶縁膜は100nm程度の膜厚で形成されていたが、更に薄いものが注目されている。
しかしながら、ゲート絶縁膜を薄膜化してTFTを作製するのに上述のような製造方法を用いた場合、作製されたTFTのソース領域やドレイン領域において抵抗が増大する等のトランジスタ特性のばらつきが生じてしまうことがあった。したがって、特にゲート絶縁膜の薄膜化を図る場合のTFTの製造方法については、未だ改善の余地があった。
特開平1−102431号公報
本発明は、上記現状に鑑みてなされたものであり、特性ばらつきが改善されたTFTを容易に作製することができる薄膜トランジスタの製造方法及び薄膜トランジスタを提供することを目的とするものである。
本発明者は、特性ばらつきが改善されたTFTを容易に作製する方法について種々検討したところ、不純物注入の度合いがゲート絶縁膜の膜厚に依存することに着目した。そして、製造の過程でゲート絶縁膜の膜厚にばらつきが生じた場合、不純物注入の度合いにばらつきが生じ、各TFTの特性にもばらつきが生じてしまう場合があることを見いだすとともに、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成した後に、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層への不純物注入を行うことで、製造工程を増やさずに、不純物が注入される絶縁膜厚を一定量確保できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する薄膜トランジスタの製造方法である。
以下に本発明について詳述する。
本発明の製造方法は、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法である。本発明によって製造される薄膜トランジスタは、半導体層、ゲート絶縁膜、ゲート電極を必須として有するが、更にソース電極、ドレイン電極等が形成されることで半導体素子として用いることができる。半導体層は、通常、シリコンで形成されており、ニッケル(Ni)、リン(P)、ボロン(B)、ヒ素(As)等の不純物が注入されて半導体特性が調整される。
本発明によって製造される薄膜トランジスタは、キャップ絶縁膜を備える。このキャップ絶縁膜は、半導体層、ゲート絶縁膜及びゲート電極上に設けられることで、これらを他の製造工程において生じる金属等の外部汚染から保護することができる。また、絶縁性を有するため、各構成要素をそれぞれ電気的に分断することができる。更に、トランジスタをONの状態で使用しているうちに徐々にしきい値(Vth)がシフトするといったTFTの特性劣化を防止することができる。キャップ絶縁膜は、絶縁性を有するものであれば特に限定されず、例えば、酸化シリコン(SiO2)、窒化シリコン(SiNx)、シリコン酸窒化物(SiNO)等を用いることができる。本発明のTFTは、キャップ絶縁膜上に他の構成要素を有していてもよく、例えば、液晶表示装置等の表示装置に用いられる画素電極を隔てるための層間絶縁膜を更に有していてもよい。
上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する方法である。本発明の製造方法では、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成した後に不純物の注入を行うので、ゲート絶縁膜を薄く形成しつつ、不純物注入を行うために必要な絶縁膜厚が容易に確保される。不純物の注入度合いは半導体層上に設けられたゲート絶縁膜の膜厚に依存するため、ゲート絶縁膜の膜厚が均一でないと、作製されるTFTのトランジスタ特性にばらつきが生じてしまう。このような膜厚のばらつきの影響は、特にゲート絶縁膜を薄膜化する場合に顕著となる。ゲート絶縁膜の掘れ込みの深さ自体はゲート絶縁膜の膜厚の大きさには依存しないが、ゲート絶縁膜が薄い場合、ゲート絶縁膜の膜厚の平均値に対する掘れ込みの深さの割合が大きくなるためである。
また、本発明によれば、ゲート電極近傍において膜厚の厚いキャップ絶縁膜を容易に形成することが可能である。そして、このように充分な膜厚のキャップ絶縁膜を通して不純物が注入されることで、セルフアラインのLDD(Lightly Doped Drain)構造を容易に形成することができ、これによりオフリークの低減及び信頼性の向上を図ることができる。
上記製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、金属膜をエッチングしてゲート電極を形成する工程と、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程と、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する工程とを、この順に行うことが好ましい。ゲート電極の形成には、通常、ゲート絶縁膜を形成した後に金属膜を一様に塗布(デポ)し、その後ゲート電極として必要な部分だけの金属膜を残すためにエッチング工程が行われる。このエッチング工程は、実際には金属膜だけでなくゲート絶縁膜をも削ることになってしまうため、ゲート絶縁膜の膜厚を一定とすることは困難である。なお、レジスト用剥離液を用いてエッチング後に洗浄を行う工程においてもゲート絶縁膜が削られることになる。従来の方法では、「半導体層に不純物を注入する工程の後に、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する」工程が行われていたために、不純物の注入はゲート絶縁膜のみを通して行われていたが、本方法では、「ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程の後に、半導体層に不純物を注入する工程を行う」こととしているため、ゲート絶縁膜とキャップ絶縁膜との両方を通して不純物の注入が行われることになる。したがって、ゲート絶縁膜を薄く形成した場合であっても、製造工程を増やすことなく不純物注入を行うために必要な絶縁膜厚を容易に確保することができる。
上記製造方法は、ゲート絶縁膜の膜厚を70nm以下で形成する工程を含むことが好ましい。より好ましくは、ゲート絶縁膜の膜厚を50nm以上で形成する。このようにゲート絶縁膜の膜厚を薄く設定することで、例えば、ガラス基板上に回路を搭載するといったシステムモノリシック化が可能となり、トランジスタ特性の高性能化を図ることができる。そして、このようにゲート絶縁膜の膜厚を薄く設定する場合においても、ゲート絶縁膜とキャップ絶縁膜とで充分な膜厚が確保されているので、トランジスタ特性のばらつきが抑制される。
上記製造方法は、不純物が注入される半導体層に重畳するゲート絶縁膜の膜厚と、キャップ絶縁膜の膜厚との和を60〜120nmで形成する工程を含むことが好ましい。すなわち、上述のエッチングの例で言えば、ゲート電極をパターニングするためのエッチング工程等により上部の金属膜とともに一部が削られてしまった領域のゲート絶縁膜の残り膜厚と、その上に形成されるキャップ絶縁膜の膜厚との和が60〜120nmとなるように形成されることが好ましい。ゲート絶縁膜の残り膜厚とキャップ絶縁膜の膜厚との和が120nmよりも大きいと、通常の製造工程では不純物が半導体層全体に注入されないおそれがある。一方、60nmよりも小さいと、ゲート絶縁膜の膜厚の平均値に対する掘れ込みの深さの割合が大きくなってくるため、ばらつき抑制効果が小さくなる。また、より好ましくはこれらの膜厚の和を100nm以下で形成する。ゲート絶縁膜の残り膜厚とキャップ絶縁膜の膜厚との和を100nm以下とすることで、より確実に不純物を半導体層全体に注入することが可能となる。
本発明はまた、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタであって、上記ゲート絶縁膜及びキャップ絶縁膜は、少なくとも半導体層上の領域に、半導体層に添加された不純物を含有する薄膜トランジスタでもある。本発明のTFTは、上述のキャップ絶縁膜の効果を有しながら、特性ばらつきを少なくすることができる。また、ゲート絶縁膜の薄膜化が可能であり、TFTの小型化に適している。更に、LDD構造が容易に形成されるものであり、オフリークの低減等の効果を有する。このようなTFTは、例えば、上述の本発明の製造方法によって製造することができる。なお、ゲート絶縁膜及びキャップ絶縁膜に不純物を含有しているかどうかは、SIMS(Secondary Ion Mass Spectrometer;二次イオン質量分析計)等により解析することができる。
本発明の製造方法によれば半導体層への不純物注入工程が安定化されるので、ゲート絶縁膜が薄膜化されたTFTを、特性ばらつきが改善された形で容易に作製することができる。したがって、本発明の製造方法は、特にシステムモノリシック回路の作製に好適に用いることができる。
以下に実施例を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
(実施例1)
図1は、実施例1で作製されるTFTを示す断面模式図である。(a)はTFTの構成を示し、(b)は不純物が注入された領域を示す。図1(a)に示すように、本実施例で作製されるTFTは、ガラスやプラスチック等でできた基板10の上に形成された構成となっている。基板10の表面には、その上に形成されるシリコン層12に基板10から不純物が入り込むことを防ぐためのベースコート膜11が形成されている。
図1は、実施例1で作製されるTFTを示す断面模式図である。(a)はTFTの構成を示し、(b)は不純物が注入された領域を示す。図1(a)に示すように、本実施例で作製されるTFTは、ガラスやプラスチック等でできた基板10の上に形成された構成となっている。基板10の表面には、その上に形成されるシリコン層12に基板10から不純物が入り込むことを防ぐためのベースコート膜11が形成されている。
本実施例で作製されるTFT(薄膜トランジスタ)は、基板10側から、シリコン層12(半導体層)、ゲート絶縁膜13、ゲート電極14及びキャップ絶縁膜15の順に積層して構成されている。ゲート絶縁膜13は、ゲート電極14の形成の際のエッチングの影響により、ゲート電極14と重畳しない領域の膜厚が、ゲート電極14と重畳する領域の膜厚に比べて薄くなっている。
本実施例で作製されるTFTはLDD構造となっており、シリコン層12は、不純物の含有量が異なる3つの領域を構成している。このうちキャップ絶縁膜15とゲート絶縁膜13とが重なっている領域下に位置する領域がソース/ドレイン領域12aであり、キャップ絶縁膜15とゲート絶縁膜13とが重なっている領域であって、ゲート電極14に隣接する領域下に位置する領域がLDD領域12cであり、ゲート電極14下に位置する領域がチャネル領域12bである。このように本実施例においてシリコン層12は、ソース/ドレイン領域12a、LDD領域12c及びチャネル領域12bによって構成されており、この順に不純物を多く含んでいる。LDD構造によれば、オフリークの低減及び信頼性の向上を図ることができる。
本実施例で作製されるTFTは、上述までの構造の上に、更に層間絶縁膜が形成されている。また、この層間絶縁膜には、シリコン層12のソース/ドレイン領域12aの上部に位置する領域にコンタクトホールが形成されており、その中にそれぞれソース/ドレイン電極が形成されている。
本実施例で作製されるTFTは、図1(b)に示すように、ゲート電極14が形成されている領域を除き、ゲート絶縁膜13とキャップ絶縁膜15との積層膜を通してシリコン層12に不純物が注入されている。これに対して従来のTFTでは、ゲート絶縁膜のみを通してシリコン層のソース/ドレイン領域に不純物が注入されていた。
以下に、実施例1で作製されるTFTの製造方法について詳述する。
図2−1〜2−13は、実施例1のTFTの製造方法の製造フローを示す模式図であり、各図は各製造段階におけるTFTの断面模式図である。なお、本実施例においては、PチャネルTFT(左側)とNチャネルTFT(右側)との両方を一度に作製する場合を想定している。
(1)ベースコート膜の形成工程
図2−1に示すように、プラズマ化学気相成長(Plasma Enhanced Chemical Vapor Deposition;PECVD)法等により、ガラス基板10上に、ベースコート膜11(下層:SiNO(シリコン酸窒化)膜11b、上層:TEOS膜11a)を形成する。このとき、SiNO膜11bの膜厚は30〜70nm、TEOS膜11aの膜厚は50〜100nmとすることが好ましく、本実施例においてベースコート膜11の膜厚は、SiNO膜11bの膜厚が50nm、TEOS膜11aの膜厚が100nmで形成されている。
図2−1に示すように、プラズマ化学気相成長(Plasma Enhanced Chemical Vapor Deposition;PECVD)法等により、ガラス基板10上に、ベースコート膜11(下層:SiNO(シリコン酸窒化)膜11b、上層:TEOS膜11a)を形成する。このとき、SiNO膜11bの膜厚は30〜70nm、TEOS膜11aの膜厚は50〜100nmとすることが好ましく、本実施例においてベースコート膜11の膜厚は、SiNO膜11bの膜厚が50nm、TEOS膜11aの膜厚が100nmで形成されている。
SiNO膜11bを形成するための原料ガスとしては、例えば、モノシラン(SiH4)、亜酸化窒素ガス(N2O)及びアンモニア(NH3)の混合ガス等が用いられる。TEOS膜11aは、原料ガスとしてテトラエチルオルトシリケート(Tetra Ethyl Ortho Silicate;TEOS)ガスを用いて形成されるSiO2(酸化シリコン)膜である。ベースコート膜11に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、ベースコート膜11は、本実施例のようにこれらの複数の材料からなる積層膜としてもよい。
(2)シリコン層の形成工程
図2−2に示すように、ベースコート膜11上にシリコン層12を形成する。シリコン層12としては、アモルファスシリコン、ポリシリコン、単結晶シリコン等を用いることができる。本実施例においては、PECVD法等によりアモルファスシリコン(a−Si)層をベースコート膜11上に形成した後、低温ポリシリコン(Low Temperature Poly Silicon;LPS)化処理を行い、ポリシリコン(p−Si)層で構成されるシリコン層12を形成する。
図2−2に示すように、ベースコート膜11上にシリコン層12を形成する。シリコン層12としては、アモルファスシリコン、ポリシリコン、単結晶シリコン等を用いることができる。本実施例においては、PECVD法等によりアモルファスシリコン(a−Si)層をベースコート膜11上に形成した後、低温ポリシリコン(Low Temperature Poly Silicon;LPS)化処理を行い、ポリシリコン(p−Si)層で構成されるシリコン層12を形成する。
まず、PECVD法等によりa−Si層をベースコート膜11上に形成する。このとき、a−Si層の膜厚は30〜70nmとすることが好ましく、本実施例においてa−Si層の膜厚は50nmで形成されている。a−Si層を形成するための原料ガスとしては、例えば、モノシラン(SiH4)、ジシラン(Si2H6)等が用いられる。
次に、a−Si層に対して略600℃の熱を加え、固相結晶成長を行い、p−Si層を形成する。なお、固相結晶成長の前に、ニッケル(Ni)等の金属触媒を塗布して連続粒界結晶シリコン(Continuous Grain Silicon;CGS)化するための前処理を行ってもよい。また、固相結晶成長を行っただけでは、結晶粒径が小さくなり、結晶粒径は大きくとも粒内に結晶欠陥が多数含まれる等の理由により、p−Siの電界効果移動度が低くなる等の好ましくない特性が生じることがある。そこで、固相結晶成長の後に、レーザ光としてエキシマレーザ光を用いたレーザアニール法により、p−Siの結晶粒の品質を向上させることが好ましい。レーザ光としては、固体レーザ光等を用いることができる。
そして最後に、フォトリソグラフィ法によりレジスト膜をパターニングし、更にエッチングすることによって、p−Si層を所望の形状に成形してシリコン層12が形成される。
(3)ゲート絶縁膜の形成工程
図2−3に示すように、TEOSガスを用いたPECVD法等により、ベースコート膜11及びシリコン層12上にゲート絶縁膜(TEOS膜)13を形成する。このとき、ゲート絶縁膜13の膜厚は、20〜70nm程度に薄く形成することが好ましく、本実施例においてゲート絶縁膜13の膜厚は50nmで形成されている。ゲート絶縁膜13に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、ゲート絶縁膜13は、これらの複数の材料からなる積層膜としてもよい。
図2−3に示すように、TEOSガスを用いたPECVD法等により、ベースコート膜11及びシリコン層12上にゲート絶縁膜(TEOS膜)13を形成する。このとき、ゲート絶縁膜13の膜厚は、20〜70nm程度に薄く形成することが好ましく、本実施例においてゲート絶縁膜13の膜厚は50nmで形成されている。ゲート絶縁膜13に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、ゲート絶縁膜13は、これらの複数の材料からなる積層膜としてもよい。
(4)不純物注入工程(基板全面)
NチャネルTFT及びPチャネルTFTの閾値を制御するため、図2−4に示すように、イオンドーピング法等により基板全面に不純物としてボロンをドーピング(注入)する。ドーピングされるボロンの濃度は、例えば、1011〜1013ion/cm2とすることが好ましく、本実施例においては、1.5×1012ion/cm2としている。なお、PチャネルTFTの閾値制御が必要でない場合、このドーピングは行わなくてもよい。
NチャネルTFT及びPチャネルTFTの閾値を制御するため、図2−4に示すように、イオンドーピング法等により基板全面に不純物としてボロンをドーピング(注入)する。ドーピングされるボロンの濃度は、例えば、1011〜1013ion/cm2とすることが好ましく、本実施例においては、1.5×1012ion/cm2としている。なお、PチャネルTFTの閾値制御が必要でない場合、このドーピングは行わなくてもよい。
(5)不純物注入工程(NチャネルTFT領域)
NチャネルTFTの閾値を制御するため、図2−5に示すように、フォトリソグラフィ法等により、PチャネルTFTの形成領域をレジスト膜で被覆した後、NチャネルTFTの形成領域(右側)にのみ、イオンドーピング法等によりボロンをドーピングする。NチャネルTFTの形成領域にドーピングされるボロンの濃度は、例えば、1011〜1014ion/cm2とすることが好ましく、本実施例においては、2.0×1012ion/cm2としている。
NチャネルTFTの閾値を制御するため、図2−5に示すように、フォトリソグラフィ法等により、PチャネルTFTの形成領域をレジスト膜で被覆した後、NチャネルTFTの形成領域(右側)にのみ、イオンドーピング法等によりボロンをドーピングする。NチャネルTFTの形成領域にドーピングされるボロンの濃度は、例えば、1011〜1014ion/cm2とすることが好ましく、本実施例においては、2.0×1012ion/cm2としている。
(6)ゲート電極の形成工程
図2−6に示すように、ゲート絶縁膜13上にゲート電極14を形成する。まずスパッタ法等を用いてゲート絶縁膜13上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、アルゴン(Ar)、六フッ化硫黄(SF6)、四フッ化炭素(CF4)、酸素(O2)、塩素(Cl2)等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、ゲート電極14を形成する。ゲート電極14に用いられる金属としては、タンタル(Ta)、モリブデン(Mo)、モリブデンタングステン(MoW)、アルミニウム(Al)、チタン(Ti)等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、ゲート電極14は、これらの複数の材料からなる積層膜としてもよい。
図2−6に示すように、ゲート絶縁膜13上にゲート電極14を形成する。まずスパッタ法等を用いてゲート絶縁膜13上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、アルゴン(Ar)、六フッ化硫黄(SF6)、四フッ化炭素(CF4)、酸素(O2)、塩素(Cl2)等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、ゲート電極14を形成する。ゲート電極14に用いられる金属としては、タンタル(Ta)、モリブデン(Mo)、モリブデンタングステン(MoW)、アルミニウム(Al)、チタン(Ti)等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、ゲート電極14は、これらの複数の材料からなる積層膜としてもよい。
本実施例においてゲート電極14は、金属膜の積層膜(下層:窒化タンタル(TaN)膜14b、上層:タングステン(W)膜14a)で構成されている。TaN膜14b及びW膜14aの膜厚は、それぞれTaN膜14bの膜厚を10〜60nm、W膜14aの膜厚を300〜400nmとすることが好ましく、本実施例においてはTaN膜14bの膜厚を30nm、W膜14aの膜厚を370nmとしている。
なお、本実施例においてエッチングは、ゲート電極14の線幅制御の良いCF4とO2ガス比を制御するドライエッチングが好適に用いられる。そして、このようなエッチング工程により、ゲート電極14の基板面内のばらつきや装置チャンバー内のエッチングレートのばらつきを受け、ゲート電極14下以外の領域に位置するゲート絶縁膜13に掘れ込みが生じる場合があり、ゲート絶縁膜13の膜厚にばらつきが生じてしまう。すなわち、本発明は、ドライエッチング工程を行う場合に特に適している。
(7)キャップ絶縁膜の形成工程
図2−7に示すように、PECVD法等によりゲート絶縁膜13及びゲート電極14上にキャップ絶縁膜(TEOS膜)15を形成する。このとき、キャップ絶縁膜15は、ゲート電極14のパターニングの際にエッチングにより削られた、ゲート電極14下以外の領域に位置するゲート絶縁膜13の残り膜厚と、キャップ絶縁膜15の膜厚との和が60〜120nmとなるように形成されることが好ましい。本実施例においては、ゲート絶縁膜13の残り膜厚と、キャップ絶縁膜15の膜厚との和が80nmとなるように、キャップ絶縁膜15は50nmで形成されている。なお、キャップ絶縁膜15は、ゲート絶縁膜13の残り膜厚とあわせて100nm以下となるように調整されて形成されることがより好ましく、そうすることで、後工程であるドーピングをより高精度に行うことが可能となる。キャップ絶縁膜15に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、キャップ絶縁膜15は、これらの複数の材料からなる積層膜としてもよい。
図2−7に示すように、PECVD法等によりゲート絶縁膜13及びゲート電極14上にキャップ絶縁膜(TEOS膜)15を形成する。このとき、キャップ絶縁膜15は、ゲート電極14のパターニングの際にエッチングにより削られた、ゲート電極14下以外の領域に位置するゲート絶縁膜13の残り膜厚と、キャップ絶縁膜15の膜厚との和が60〜120nmとなるように形成されることが好ましい。本実施例においては、ゲート絶縁膜13の残り膜厚と、キャップ絶縁膜15の膜厚との和が80nmとなるように、キャップ絶縁膜15は50nmで形成されている。なお、キャップ絶縁膜15は、ゲート絶縁膜13の残り膜厚とあわせて100nm以下となるように調整されて形成されることがより好ましく、そうすることで、後工程であるドーピングをより高精度に行うことが可能となる。キャップ絶縁膜15に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、キャップ絶縁膜15は、これらの複数の材料からなる積層膜としてもよい。
(8)不純物注入工程(ソース/ドレイン領域)
PチャネルTFT及びNチャネルTFTのソース/ドレイン領域を形成するため、フォトリソグラフィ法によりレジスト膜を所望の形状にパターン形成した後、PチャネルTFTではボロンを、NチャネルTFTではリンをイオンドーピング法等により高濃度にイオンドーピングする。本実施例においては、まず、図2−8に示すように、NチャネルTFT(右側)にリンをドーピングし、続いて、図2−9に示すように、PチャネルTFT(左側)にボロンをドーピングしている。こうして、NチャネルTFT及びPチャネルTFTのソース/ドレイン領域12aが形成される。ドーピングされるリン及びボロンの濃度は、それぞれ1014〜1016ion/cm2とすることが好ましく、本実施例においては、それぞれ3.0×1015、2.0×1015ion/cm2としている。
PチャネルTFT及びNチャネルTFTのソース/ドレイン領域を形成するため、フォトリソグラフィ法によりレジスト膜を所望の形状にパターン形成した後、PチャネルTFTではボロンを、NチャネルTFTではリンをイオンドーピング法等により高濃度にイオンドーピングする。本実施例においては、まず、図2−8に示すように、NチャネルTFT(右側)にリンをドーピングし、続いて、図2−9に示すように、PチャネルTFT(左側)にボロンをドーピングしている。こうして、NチャネルTFT及びPチャネルTFTのソース/ドレイン領域12aが形成される。ドーピングされるリン及びボロンの濃度は、それぞれ1014〜1016ion/cm2とすることが好ましく、本実施例においては、それぞれ3.0×1015、2.0×1015ion/cm2としている。
次に、p−Si層中に存在している不純物イオンを活性化させるために、略600℃、4時間の熱活性化処理を行う。これにより、ソース/ドレイン領域12aの電気伝導性を向上させることができる。なお、ソース/ドレイン領域12aの電気伝導性は特に限定されないが、抵抗率の値として、25℃において1kΩ/□以下であることが好ましい。活性化の方法としては、その他、エキシマレーザ光を照射する方法等が挙げられる。
従来の方法では、ゲート絶縁膜のみを通して不純物の注入が行われていたため、ゲート絶縁膜の薄膜化を行った場合、トランジスタ特性のばらつきが生じてしまっていた。これに対し、本実施例においては、ゲート絶縁膜13とキャップ絶縁膜15との両方を通してドーピングが行われているため、工程数を増やすことなくドーピングされる領域に充分な膜厚を確保することができている。したがって、本実施例によれば、ゲート絶縁膜の薄膜化を行ったとしても、特性ばらつきの少ないTFTを得ることができる。
また、本実施例によれば、自己整合的にゲート電極14下には不純物は注入されず、ゲート電極14下のシリコン層12にはチャネル領域12bが形成される。また、キャップ絶縁膜15はゲート電極14に隣接する領域において他の領域よりも厚く形成されているため、ゲート電極14に隣接する領域下のシリコン層においては、ソース/ドレイン領域12aよりも不純物濃度の低い領域(LDD領域)12cが形成される。こうして、シリコン層12には不純物濃度の異なる3つの領域が形成される。すなわち本実施例によれば、工程数を増やさなくともLDD構造を有するTFTを得ることができる。
なお、シリコン層12に連続粒界シリコンを用いる場合には、残留金属触媒の影響を排除するために、リン等のゲッタリング材料のドーピングを同時に行ってもよい。
(9)多層配線の形成工程
図2−10に示すように、ゲート配線等の多層配線16を形成する。まずスパッタ法等を用いてキャップ絶縁膜15上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の位置にパターン形成した後、アルゴン(Ar)、六フッ化硫黄(SF6)、四フッ化炭素(CF4)、酸素(O2)、塩素(Cl2)等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、各種配線を形成する。各種配線に用いられる金属としては、タンタル(Ta)、モリブデン(Mo)、モリブデンタングステン(MoW)、アルミニウム(Al)、チタン(Ti)等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、多層配線16は、これらの複数の材料からなる積層膜としてもよい。
図2−10に示すように、ゲート配線等の多層配線16を形成する。まずスパッタ法等を用いてキャップ絶縁膜15上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の位置にパターン形成した後、アルゴン(Ar)、六フッ化硫黄(SF6)、四フッ化炭素(CF4)、酸素(O2)、塩素(Cl2)等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、各種配線を形成する。各種配線に用いられる金属としては、タンタル(Ta)、モリブデン(Mo)、モリブデンタングステン(MoW)、アルミニウム(Al)、チタン(Ti)等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、多層配線16は、これらの複数の材料からなる積層膜としてもよい。
本実施例では、ゲート絶縁膜13、ゲート電極14等の更に上にキャップ絶縁膜15が形成されているので、このように多層配線16等を形成する際に生じる金属残渣がTFTを汚染することを効果的に防止することができる。
(10)層間絶縁膜の形成工程
図2−11に示すように、PECVD法により層間絶縁膜(SiNx膜及びTEOS膜)17を全面に形成する。このとき、層間絶縁膜17の膜厚は、500〜1200nmに形成することが好ましく、本実施例においては、SiNx膜+TEOS膜=250+400=650nmで形成されている。層間絶縁膜17に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、層間絶縁膜17は、これらの複数の材料からなる積層膜としてもよい。
図2−11に示すように、PECVD法により層間絶縁膜(SiNx膜及びTEOS膜)17を全面に形成する。このとき、層間絶縁膜17の膜厚は、500〜1200nmに形成することが好ましく、本実施例においては、SiNx膜+TEOS膜=250+400=650nmで形成されている。層間絶縁膜17に用いられる材料としては、SiNx膜、SiNO膜、SiO2膜等が挙げられる。また、層間絶縁膜17は、これらの複数の材料からなる積層膜としてもよい。
(11)コンタクトホールの形成工程
図2−12に示すように、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、フッ酸系のエッチング溶液を用いて層間絶縁膜17、キャップ絶縁膜15及びゲート絶縁膜13のウェットエッチングを行い、コンタクトホール18を形成する。なお、微細加工時には、ドライエッチングや、ドライエッチングとウェットエッチングとを組み合わせて形成するとよい。また、このとき、同時にゲート電極14や多層配線16とコンタクトを取り、上層のソース配線19と接続することも可能である。
図2−12に示すように、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、フッ酸系のエッチング溶液を用いて層間絶縁膜17、キャップ絶縁膜15及びゲート絶縁膜13のウェットエッチングを行い、コンタクトホール18を形成する。なお、微細加工時には、ドライエッチングや、ドライエッチングとウェットエッチングとを組み合わせて形成するとよい。また、このとき、同時にゲート電極14や多層配線16とコンタクトを取り、上層のソース配線19と接続することも可能である。
(12)アニーリング処理工程
シリコン層12の品質を更に改善するため、略400℃で水素化アニーリング処理を行う。
シリコン層12の品質を更に改善するため、略400℃で水素化アニーリング処理を行う。
(13)ソース/ドレイン電極の形成工程
図2−13に示すように、コンタクトホール18内にソース/ドレイン電極19を形成する。本実施例においてソース/ドレイン電極19は、金属膜の積層膜(下層:チタン(Ti)膜、中間層:アルミニウム(Al)膜、上層:チタン(Ti)膜)で構成されている。金属膜の膜厚は、それぞれ下層Ti膜の膜厚を100〜200nm、中間層Al膜の膜厚を300〜600nm、上層Ti膜の膜厚を100〜200nmとすることが好ましく、本実施例においては下層チタン膜の膜厚を100nm、Al膜の膜厚を400nm、上層チタン膜の膜厚を100nmとしている。
図2−13に示すように、コンタクトホール18内にソース/ドレイン電極19を形成する。本実施例においてソース/ドレイン電極19は、金属膜の積層膜(下層:チタン(Ti)膜、中間層:アルミニウム(Al)膜、上層:チタン(Ti)膜)で構成されている。金属膜の膜厚は、それぞれ下層Ti膜の膜厚を100〜200nm、中間層Al膜の膜厚を300〜600nm、上層Ti膜の膜厚を100〜200nmとすることが好ましく、本実施例においては下層チタン膜の膜厚を100nm、Al膜の膜厚を400nm、上層チタン膜の膜厚を100nmとしている。
次に、フォトリソグラフィ法等によりレジスト膜を所望の位置にパターン形成した後、ドライエッチングにより金属膜のパターニングを行い、ソース/ドレイン電極19を形成する。こうして、本実施例のTFTは完成する。
このようにして作製されるTFTは、ゲート絶縁膜13及びキャップ絶縁膜15に一定量の不純物を含有しており、ゲート絶縁膜及びキャップ絶縁膜に不純物を含有しているかどうかは、SIMS等により解析することができる。
10:基板
11:ベースコート膜
11a:ベースコート膜(上層)
11b:ベースコート膜(下層)
12:シリコン層
12a:シリコン層(ソース/ドレイン領域)
12b:シリコン層(チャネル領域)
12c:シリコン層(LDD領域)
13:ゲート絶縁膜
14:ゲート電極
14a:ゲート電極(上層)
14b:ゲート電極(下層)
15:キャップ絶縁膜
16:多層配線
17:層間絶縁膜
18:コンタクトホール
19:ソース/ドレイン電極
11:ベースコート膜
11a:ベースコート膜(上層)
11b:ベースコート膜(下層)
12:シリコン層
12a:シリコン層(ソース/ドレイン領域)
12b:シリコン層(チャネル領域)
12c:シリコン層(LDD領域)
13:ゲート絶縁膜
14:ゲート電極
14a:ゲート電極(上層)
14b:ゲート電極(下層)
15:キャップ絶縁膜
16:多層配線
17:層間絶縁膜
18:コンタクトホール
19:ソース/ドレイン電極
Claims (5)
- 半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、
該製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する
ことを特徴とする薄膜トランジスタの製造方法。 - 前記製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、金属膜をエッチングしてゲート電極を形成する工程と、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程と、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する工程とを、この順に行うことを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 前記製造方法は、ゲート絶縁膜の膜厚を70nm以下で形成する工程を含むことを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 前記製造方法は、不純物が注入される半導体層に重畳するゲート絶縁膜の膜厚と、キャップ絶縁膜の膜厚との和を60〜120nmで形成する工程を含むことを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタであって、
該ゲート絶縁膜及びキャップ絶縁膜は、少なくとも半導体層上の領域に、半導体層に添加された不純物を含有することを特徴とする薄膜トランジスタ。
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JP2007113988A JP2008270637A (ja) | 2007-04-24 | 2007-04-24 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2019180539A1 (ja) * | 2018-03-23 | 2019-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2007
- 2007-04-24 JP JP2007113988A patent/JP2008270637A/ja active Pending
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WO2019180539A1 (ja) * | 2018-03-23 | 2019-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN111868899A (zh) * | 2018-03-23 | 2020-10-30 | 株式会社半导体能源研究所 | 半导体装置 |
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JP7397789B2 (ja) | 2018-03-23 | 2023-12-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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