JP2007157986A

JP2007157986A - トランジスタを備えた装置

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Publication number: JP2007157986A
Application number: JP2005350599A
Authority: JP
Inventors: Hideto Kitakado; 英人北角
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-12-05
Filing date: 2005-12-05
Publication date: 2007-06-21

Abstract

【課題】薄膜トランジスタの電流駆動力を増大させるとともに、スイッチング速度の低下を抑制する。
【解決手段】基板１２と、基板１２に支持されるトランジスタ１００とを備えた装置であって、トランジスタ１００は、チャネル領域２４、ソース領域２６およびドレイン領域２８を有する半導体層１４と、半導体層１４および基板１２の間に設けられた第１ゲート電極１６と、半導体層１４を挟んで第１ゲート電極１６の反対側に設けられた第２ゲート電極１８と、半導体層１４および第１ゲート電極１６の間に形成された第１ゲート絶縁層２０と、半導体層１４および第２ゲート電極１８の間に形成された第２ゲート絶縁層２２とを有し、トランジスタ１００のオン状態において、第１ゲート電極１６と半導体層１４との間に形成される第１ゲート電極容量は、第２ゲート電極１８と半導体層１４との間に形成される第２ゲート電極容量の７０％以下である。
【選択図】図２

Description

本発明は、薄膜トランジスタ（以下、「ＴＦＴ」と略す。）を備えた装置に関する。

アクティブマトリクス駆動の表示装置では、表示領域に多数の薄膜トランジスタ（ＴＦＴ）などのスイッチング素子が設けられている。このようなＴＦＴは、薄膜堆積やフォトリソグラフィなどの半導体集積回路製造技術と同様の製造技術により、ガラスなどの絶縁基板上に集積される。

スイッチング素子として用いられるＴＦＴ（「画素用ＴＦＴ」と呼ぶ）は、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンＴＦＴおよび結晶質シリコンＴＦＴに大別される。一般に、結晶質シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、結晶質シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。

従って、結晶質シリコン膜を用いると、同一基板上に、画素用ＴＦＴのみでなく、表示領域周辺に形成される駆動回路や種々の機能回路などの周辺回路を構成するＴＦＴ（「駆動回路用ＴＦＴ」と呼ぶ）をも形成することが可能になる。

駆動回路などの周辺回路はＣＭＯＳ回路を基本として構成されることから、駆動回路用ＴＦＴは、主に良好なオン特性を有することが重要である。また、周辺回路のうち駆動回路に用いられる駆動回路用ＴＦＴには、特に高いオン電流特性（電流駆動力）が要求される。

電流駆動力を増大させるためのＴＦＴ構造として、従来から、シリコン薄膜を挟んで２つのゲート電極（上部ゲート電極および下部ゲート電極）を設ける、いわゆるダブルゲート構造が提案されている。

図１は、一般的なダブルゲート構造ＴＦＴを示す断面模式図である。ダブルゲート構造ＴＦＴは、絶縁基板１、基板１の上に形成された第１ゲート電極（下部ゲート電極）２、下部ゲート電極２の上に第１ゲート絶縁膜３を介して形成されたシリコン薄膜４、および、シリコン薄膜４の上に第２ゲート絶縁膜５を介して形成された第２ゲート電極（上部ゲート電極）６を備えている。シリコン薄膜４は、チャネル領域７と、チャネル領域７を挟んで両側に形成されたソース領域８およびドレイン領域９とを有している。第１および第２ゲート電極２、６は、それぞれチャネル領域７と対向するように配置されている。このようなＴＦＴでは、チャネル領域７の上下面にゲート電極２および６が配置されているため、ＴＦＴのオン動作時において、シリコン薄膜４の上下面に反転層が形成され、シリコン薄膜４における空間電荷も大幅に減少できるので、オン電流を大きくすることができる。

図１に示す構造のＴＦＴを製造しようとすると、シリコン薄膜４が形成される前に第１ゲート電極２を形成する必要があるため、チャネル領域７との位置合わせマージンを考慮して、第１ゲート電極２におけるチャネル方向の長さは、形成しようとするチャネル領域７の長さ（チャネル長）よりも大きくなるように設定される。一方、第２ゲート電極６は、シリコン薄膜４の形成後に形成され、第２ゲート電極６をマスクとしてシリコン薄膜４に対する不純物のドープを行うことにより、チャネル領域７に対して位置合わせさせることが可能である（セルフアライメント）。従って、従来のダブルゲート構造ＴＦＴにおける第１ゲート電極２の電極面積は、一般的には、第２ゲート電極６およびチャネル領域７の電極面積よりも大きくなる。

これに対し、本出願人による特許文献１には、シリコン薄膜の上下に設けられた上部および下部ゲート電極とシリコン薄膜におけるチャネル領域とを位置合わせした構成のダブルゲート構造ＴＦＴが開示されている。これにより、下部ゲート電極とソース領域およびドレイン領域とが重なり合う部分に生じるゲート電極容量を低減できるとともに、ＴＦＴの微細化を実現できる。

特許文献２は、チャネル領域とソースおよびドレイン領域との間にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域を備えたダブルゲート構造ＴＦＴを開示している。特許文献２に開示されたＴＦＴでは、シリコン薄膜の下部に配置されたサブゲート電極がＬＤＤ領域と重なり、シリコン薄膜の上部に設けられたメインゲート電極がＬＤＤ領域と重ならないように配置されている。従って、サブゲート電極にゲート電圧を印加すればＧＯＬＤ構造、印加しなければＬＤＤ構造となり、回路仕様に応じた使い分けが可能である。

さらに、特許文献３には、ゲート電圧に応じてチャネルをオンオフ制御するための表側ゲート電極と、ＴＦＴの閾値電圧を制御するための裏側ゲート電極とを備えたダブルゲート構造ＴＦＴが提案されている。
特開平１０−１７３１９２号公報特開２０００−１８３３５６号公報特開２００１−２８４５９２号公報

前述した従来のダブルゲート構造ＴＦＴによると、シリコン薄膜の片側のみにゲート電極を設けたトップゲートまたはボトムゲート構造のＴＦＴ（「シングルゲート構造」）と比べて、電流駆動力を大幅に向上させることができる。また、短チャネル効果の抑制およびリーク電流の抑制に効果がある。しかしながら、電流駆動力の向上と同時に、オン状態における負荷容量（ゲート電極容量）も増大し、その結果、回路のスイッチング速度が改善されず、また充放電電流の増大によって消費電力が増大するという問題があった。

具体的に説明すると、図１に示すＴＦＴでは、第１および第２ゲート電極２、６を同電位に接続する場合、シングルゲート構造ＴＦＴと比べて、オン電流は２倍強となる。一方、ゲート電極容量は、第２ゲート電極６のみを有するトップゲート構造のＴＦＴと比べて、２倍以上となってしまう。これは、第１ゲート電極２が第２ゲート電極６よりも大きな電極面積を有するため、第１ゲート電極２とシリコン薄膜４との間に形成されるゲート電極容量が、第２ゲート電極６とシリコン薄膜４との間に形成されるゲート電極容量よりも大きくなってしまうからである。なお、ゲート電極容量はゲート絶縁膜の厚さにも依存するが、第１および第２ゲート電極２、６はいずれも主電流駆動用として利用しており、第１および第２ゲート絶縁膜３、５の厚さは略等しく設定される。

特許文献１のＴＦＴでは、上部および下部ゲート電極の電極面積は等しく、また、上部および下部ゲート電極とシリコン薄膜との間に設けられた各ゲート絶縁層の厚さも略等しい。そのため、上部ゲート電極とシリコン薄膜との間に形成されるゲート電極容量と、下部ゲート電極とシリコン薄膜との間に形成されるゲート電極容量とは略等しくなる。よって、シングルゲート構造のＴＦＴと比べて、オン電流を２倍に増大できるが、ゲート電極容量も２倍となる。

特許文献２のＴＦＴにおいても、図１に示すＴＦＴと同様に、メインゲート電極およびサブゲート電極にゲート電圧を印加すると、メインゲート電極のみを有するＴＦＴと比べて、オン電流を２倍に増大できる一方で、ゲート電極容量も２倍以上となる。

なお、特許文献３に提案されているＴＦＴでは、上記の他のＴＦＴと異なり、シリコン薄膜の上下に配置されたゲート電極のうち一方のゲート電極を閾値電圧制御のために用いている。特許文献３には、上述したようなゲート電極容量に関する問題やその解決策について何ら記載されていない。

このように、従来のダブルゲート構造ＴＦＴでは、シングルゲート構造ＴＦＴと比べて電流駆動力を高めることができるが、それに伴ってゲート電極容量が大幅に増大するため、スイッチング速度が低下してしまう。従って、このようなＴＦＴを用いて駆動回路等を形成すると、十分な回路スピードが得られず、回路特性の低下を引き起こすおそれがある。

本発明は、上記事情に鑑みてなされたものであり、その主な目的は、薄膜トランジスタを備えた装置において、薄膜トランジスタの電流駆動力を向上させるとともに、スイッチング速度の低下を抑制することにある。

本発明による装置は、基板と、前記基板に支持されるトランジスタとを備えた装置であって、前記トランジスタは、チャネル領域、ソース領域およびドレイン領域を有する半導体層と、前記半導体層および前記基板の間に設けられた第１ゲート電極と、前記半導体層を挟んで前記第１ゲート電極の反対側に設けられた第２ゲート電極と、前記半導体層および前記第１ゲート電極の間に形成された第１ゲート絶縁層と、前記半導体層および前記第２ゲート電極の間に形成された第２ゲート絶縁層とを有し、前記トランジスタのオン状態において、前記第１ゲート電極と前記半導体層との間に形成される第１ゲート電極容量は、前記第２ゲート電極と前記半導体層との間に形成される第２ゲート電極容量の７０％以下である。

ある好ましい実施形態において、前記第１ゲート絶縁層の厚さは前記第２ゲート絶縁層の厚さの２倍以上である。

前記第１ゲート絶縁層の厚さは１００ｎｍ以上１０００ｎｍ以下であり、前記第２ゲート絶縁層の厚さは１０ｎｍ以上１００ｎｍ以下であってもよい。

好ましくは、前記第１ゲート絶縁層の厚さは２００ｎｍ以上である。

前記第１ゲート電極の厚さは前記第２ゲート電極の厚さよりも小さいことが好ましい。

前記第１ゲート電極の厚さは２０ｎｍ以上２００ｎｍ以下であり、前記第２ゲート電極の厚さは２００ｎｍ以上１０００ｎｍ以下であってもよい。

ある好ましい実施形態において、前記第１および第２ゲート電極は、前記半導体層における前記ソース領域および前記ドレイン領域と重なっていない。

ある好ましい実施形態において、前記半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有しており、前記第１ゲート電極は前記低濃度不純物領域と重なり、前記第２ゲート電極は前記低濃度不純物領域と重なっていない。

ある好ましい実施形態において、前記半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有しており、前記第１ゲート電極は前記低濃度不純物領域と重なっておらず、前記第２ゲート電極は前記低濃度不純物領域と重なっている。

前記半導体層は表面に凹凸を有しており、前記凹凸の段差は、前記第２ゲート絶縁膜の厚さよりも小さいことが好ましい。

本発明によれば、ダブルゲート構造ＴＦＴにおいて、高い電流駆動力を確保しつつ、ゲート電極容量を低減できる。従って、ゲート電極容量に起因するスイッチング速度の低下を抑制できる。また、半導体層とゲート絶縁層との界面や半導体層の結晶性等に起因するトランジスタ特性の低下を抑制できる。

以下、図面を参照しながら、本発明による薄膜トランジスタを備えた装置の実施形態を説明する。本明細書では、「薄膜トランジスタを備えた装置」は、アクティブマトリクス基板等の半導体装置や、液晶表示装置、有機ＥＬ表示装置等を広く含むものとする。

（第１の実施形態）
本実施形態の装置は、半導体層を挟んで上下にそれぞれゲート電極が設けられたダブルゲート構造の薄膜トランジスタを有している。図２は、本実施形態における薄膜トランジスタの構成を示す断面模式図である。

薄膜トランジスタ１００は、絶縁性の表面を有する基板１２に支持された半導体層１４と、基板１２および半導体層１４の間に設けられた第１ゲート電極１６と、半導体層１４を挟んで第１ゲート電極１６の反対側に設けられた第２ゲート電極１８とを備えている。第１ゲート電極１６および半導体層１４の間には第１ゲート絶縁層２０が形成されており、半導体層１４および第２ゲート電極１８の間には第２ゲート絶縁層２２が形成されている。本実施形態における第１ゲート絶縁層２０は、窒化シリコン（ＳｉＮ）膜２０ａおよび酸化シリコン（ＳｉＯ₂）膜２０ｂからなる二層構造を有している。また、本実施形態における第２ゲート絶縁層２２は、ＳｉＯ₂膜から形成されている。なお、第２ゲート絶縁層２２は、窒化シリコン層（上層）およびＳｉＯ₂膜（下層）の二層構造を有していてよい。半導体層１４は、チャネル領域２４と、チャネル領域２４の両側にそれぞれ形成されたソース領域２６およびドレイン領域２８とを有している。ソース領域２６およびドレイン領域２８は、ソース電極およびドレイン電極（図示せず）とそれぞれ電気的に接続されている。

第１および第２ゲート電極１６、１８は、半導体層１４におけるチャネル領域２４の一部と重なるように配置されている。また、第１および第２ゲート電極１６、１８は、典型的には互いに電気的に接続されており、これらのゲート電極１６、１８に印加されるゲート電圧に応じて薄膜トランジスタ１００をオン状態あるいはオフ状態にすることができる。なお、第２ゲート電極をトランジスタのスイッチオン・オフ用の主ゲート電極、第１ゲート電極をしきい値電圧制御用の副ゲート電極として用いることもできる。

本実施形態では、ゲート絶縁層２０、２２の厚さ等を制御することにより、薄膜トランジスタ１００のオン状態において、第１ゲート電極１６と半導体層１４との間に形成される第１ゲート電極容量が、第２ゲート電極１８と半導体層１４との間に形成される第２ゲート電極容量よりも小さくなるように設計している。具体的には、第１ゲート電極容量は第２ゲート電極容量の７０％以下、好ましくは５０％以下である。従って、薄膜トランジスタ１００において、半導体層１４の上部に設けられた第２ゲート電極１８が主ゲート電極（主電流駆動用ゲート電極）として機能し、半導体層１４の下部に設けられた第１ゲート電極１６が補助的なゲート電極となる。各ゲート電極容量は、第１および第２ゲート絶縁層２０、２２の厚さや材料（誘電率等）を適宜選択することによって制御できる。

第１および第２ゲート絶縁層２０、２２の厚さは特に限定されないが、例えば、第１ゲート絶縁層２０の厚さは１００ｎｍ以上１０００ｎｍ以下、好ましくは１５０ｎｍ以上３００ｎｍ以下であり、第２ゲート絶縁層２２の厚さは１０ｎｍ以上１００ｎｍ以下、好ましくは４０ｎｍ以上７０ｎｍ以下である。本実施形態では、第１ゲート電極容量を第２ゲート電極容量よりも低減するために、第１ゲート絶縁層２０を第２ゲート絶縁層２２よりも厚く、例えば第１ゲート絶縁層２０の厚さを第２ゲート絶縁層２２の厚さの２倍以上、好ましくは４倍以上とする。これにより、第１ゲート電極容量を第２ゲート電極容量の５０％以下（例えば２５％以下）まで抑えることが可能になる。また、第１ゲート絶縁層２０を十分に厚く（例えば３００ｎｍ以上、好ましくは５００ｎｍ以上）することによって、第１ゲート電極容量をより確実に低減できる。

本実施形態における薄膜トランジスタ１００は上記構成を有しているので、ダブルゲート構造ＴＦＴの利点である高い駆動電流を確保しつつ、ゲート電極容量に起因するスイッチング速度の低下を抑制できる。より詳しく説明すると、従来のダブルゲート構造ＴＦＴでは、シングルゲート構造ＴＦＴの２倍程度の電流増大効果が得られるのに対し、ゲート電極容量も２倍程度に増大するため、スイッチング速度が改善されないという問題があった。これに対し、本実施形態によると、第１ゲート電極容量を低減することによって、ダブルゲート構造ＴＦＴ全体のゲート電極容量（すなわち第１ゲート電極容量と第２ゲート電極容量との和）を低減しているので、ダブルゲート構造による電流増大効果が容量増大分を上回り、スイッチング速度を改善できる。従って、薄膜トランジスタ１００を用いて回路を形成すると、回路遅延時間を改善できるので、従来よりも高い回路特性を実現できる。また、ＴＦＴ全体のゲート電極容量を低減できるため、消費電力を低減できる。

本実施形態における薄膜トランジスタ１００では、半導体層１４の上部に形成される第２ゲート電極１８を主電流駆動用ゲート電極として用いる。これにより、半導体層１４および半導体層１４の上部に形成される第２ゲート絶縁層２２の界面を主電流駆動界面とすることができ、次に説明するような利点が得られる。

ダブルゲート構造ＴＦＴにおいて、一般に、半導体層と半導体層の上部に形成される上部ゲート絶縁層との界面（「上部界面」と呼ぶ）は、半導体層と半導体層の下部に形成される下部ゲート絶縁層との界面（「下部界面」と呼ぶ）よりも良好な特性を有する界面を形成することが可能である。下部界面に対しては、種々の界面改善方法、例えばゲート絶縁層の形成条件による改善方法やゲート絶縁層形成後に行われる界面酸化などの改善方法を適用できないため、下部界面の特性は半導体層の形成条件に強く依存してしまう。よって、例えば下部ゲート絶縁層の上に非結晶半導体膜を形成し、レーザー結晶化または固相成長により非結晶半導体膜を結晶化させることによって半導体層を形成する場合には、高温で行う結晶化工程によって下部ゲート絶縁層と半導体層との界面（下部界面）の特性が決まってしまい、その後の工程で改善することは困難である。一方、上部界面は、半導体層形成後に低ダメージの上部ゲート絶縁層を形成することにより、あるいは上部ゲート絶縁層形成後に上部界面に対して酸化処理を行うことにより、欠陥準位の少ない良好な特性を有することができる。

従って、半導体層の上部に形成されるゲート電極１８を主電流駆動用ゲート電極として利用すれば、より良好な特性を有する上部界面（すなわち半導体層１４の上部に形成されるゲート絶縁層２２と半導体層１４との界面）を主電流駆動界面として機能させることができるので、高いトランジスタ特性が得られる。

本実施形態において、第１および第２ゲート電極１６、１８の厚さは特に限定されないが、第１ゲート電極１６の厚さは２０ｎｍ以上２００ｎｍ以下、第２ゲート電極１８の厚さは２００ｎｍ以上１０００ｎｍ以下であることが好ましい。薄膜トランジスタ１００では第１ゲート電極１６を補助的なゲート電極として利用するため、第１ゲート電極１６を上記のように薄くすることができる。より好ましくは、第１ゲート電極１６の厚さを１００ｎｍ以下とする。

このように、薄膜トランジスタ１００では、半導体層の下部に設けられた第１ゲート電極１６を補助的なゲート電極として利用するので、第１ゲート電極１６をより薄い電極膜から形成することができ、また、第１ゲート電極１６と半導体層１４との間に形成される第１ゲート絶縁層２０を厚くすることができる。そのため、例えば第１ゲート絶縁層２０の上に非結晶半導体膜を形成し、レーザー結晶化または固相成長により非結晶半導体膜を結晶化させることによって半導体層１４を形成する場合には、より良好な半導体膜を用いて半導体層１４を形成できるので、高いトランジスタ特性を実現できる。

本実施形態における半導体層１４は、例えばレーザー結晶化法を用いて形成されている。一般に、レーザー結晶化法によって形成された結晶質半導体膜は、表面に半導体膜厚（５０ｎｍ程度）と同程度の大きさのリッジ（結晶化により形成される表面凹凸）を有している。しかしながら、本実施形態では、第２ゲート絶縁膜２２を薄く設定するため、半導体層１４における表面凹凸が大きいと、第２ゲート絶縁膜２２の被覆性が低下したり、電界集中が生じてゲート絶縁膜２２の破壊が起こりやすくなるおそれがある。よって、半導体層１４はレーザー結晶化後に平坦化されていることが望ましく、例えば半導体層１４の表面は、その表面凹凸の段差（凹部と凸部との平均レベル差）が第２ゲート絶縁膜２２の厚さ以下となるように平坦化処理されていることが好ましい。平坦化処理方法は特に限定しないが、例えば、レーザー結晶化法によって得られた半導体層１４の表面の酸化膜を除去した後、窒素雰囲気で再度レーザーアニールを行うことによって、半導体層１４の表面を平坦化できる。

本実施形態における薄膜トランジスタ１００の構成は、上述したような構成に限定されない。例えば、半導体層１４は、チャネル領域２４とソース領域２６及びドレイン領域２８との間に、ソース領域２６およびドレイン領域２８よりも不純物濃度の低いＬＤＤ領域（低濃度不純物領域）を有していてもよい。あるいは、チャネル領域２４とドレイン領域２８との間のみにＬＤＤ領域を有していてもよい。半導体層１４にＬＤＤ領域を形成する場合、第１および第２ゲート電極１６、１８の両方あるいはいずれか一方がＬＤＤ領域の少なくとも一部と重なっていてもよい。また、第１および第２ゲート電極１６、１８や第１および第２ゲート絶縁層２０、２２は単層構造を有していても良いし、二層以上の多層構造を有していてもよい。

本実施形態の装置は、上述したような薄膜トランジスタ１００を少なくとも一つ備えていれば良く、例えばアクティブマトリクス型液晶表示装置であってもよい。この場合、薄膜トランジスタ１００を用いて表示領域内におけるスイッチング素子を構成してもよいし、液晶表示装置における駆動回路に含まれるＣＭＯＳを構成してもよい。あるいは、スイッチング素子および駆動回路の両方を構成してもよい。また、薄膜トンラジスタ１００は、Ｎチャネル型薄膜トランジスタであってもＰチャネル型薄膜トランジスタであってもよい。

以下、図３（ａ）〜（ｇ）を参照しながら、薄膜トランジスタ１００を作製する方法の一例を説明する。

まず、図３（ａ）に示すように、基板１２の表面に第１導電膜（厚さ：例えば６０ｎｍ）１６ａを形成する。基板１２は、薄膜トランジスタ１００を形成しようとする表面が絶縁性表面であればよく、石英基板、ガラス基板などの絶縁性基板や、表面に絶縁膜を形成した導電性基板（Ｓｉ基板、金属基板）であってもよい。本実施形態では、基板１２として、表面に下地絶縁膜が形成されたガラス基板を用い、下地絶縁膜上に第１導電膜１６ａを形成する。下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層膜あるいは積層膜を用いることができる。また、本実施形態では、第１導電膜１６ａとしてスパッタ法によりタングステン（Ｗ）膜を形成する。なお、第１導電膜１６ａの材料はこれに限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどの金属、またはこれらの金属を主成分とする合金や化合物であってもよい。

次いで、図３（ｂ）に示すように、第１導電膜１６ａのパターニングを行い、第１ゲート電極１６を形成する。第１導電膜１６ａのパターニングは、例えば第１導電膜１６ａの上に所定の形状のレジスト層を形成し、これをマスクとして用いたエッチングによって行うことができる。

続いて、図３（ｃ）に示すように、第１ゲート電極１６を覆う第１ゲート絶縁層（厚さ：例えば２００ｎｍ）２０を化学気相成長法（ＣＶＤ法）等によって形成する。本実施形態では、第１ゲート絶縁層２０は、ＳｉＮ膜（厚さ：例えば５０ｎｍ）２０ａと、ＳｉＮ膜２０ａ上に形成されたＳｉＯ₂膜（厚さ：例えば１５０ｎｍ）２０ｂとからなる積層構造を有している。このような積層構造が好ましい理由は以下のとおりである。

ＳｉＮ膜２０ａは、基板１２に安価なガラス基板を用いた場合、ガラス基板に含まれるＮａやＫなどの可動イオンがガラス基板からトランジスタに混入することを防止する機能を発揮する。しかしながら、ＳｉＮ膜のみで第１ゲート絶縁層２０を構成すると、ＳｉＮ膜の比誘電率はＳｉＯ₂の約２倍と大きいので、第１ゲート電極１６と第１ゲート絶縁層２０の上に形成する半導体層との間に形成される電極容量（第１ゲート電極容量）が大きくなってしまう。また、ＳｉＮ膜のみから第１ゲート絶縁膜２０を構成すると、ＳｉＮ膜の応力により、その上に良質な半導体膜を形成することが困難な場合がある。従って、ＳｉＮ膜２０ａおよびＳｉＯ₂膜２０ｂを用いて第１ゲート絶縁層２０を形成することによって、第１ゲート電極容量を低減するとともに、第１ゲート絶縁層２０の上面に良質な半導体膜を形成することができる。なお、第１ゲート絶縁層２０の構造はこれに限定されず、例えばＳｉＯ₂膜の単層構造としてもよい。

次に、図３（ｄ）に示すように、第１ゲート絶縁層２０の上に半導体層１４を形成する。半導体層１４は、例えば厚さが４０ｎｍ以上１００ｎｍ以下の結晶質シリコン膜である。結晶質シリコン膜は、ＣＶＤ法で第１ゲート絶縁層２０の上に非晶質シリコン膜を堆積させた後、レーザー光を照射して非晶質シリコン膜を結晶化させることによって形成できる。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、結晶化を助長するための触媒元素（例えばＮｉ）を非晶質シリコン膜表面に付着させた後、固層成長法による結晶化を行い、更にレーザー光照射等の熱処理を行うことにより再結晶化を進行させてもよい。このような結晶化方法を採用することにより、結晶性に優れる半導体層１４を得ることができる。表面が平坦な半導体層１４を得るためには、上記のレーザー熱処理を２回に分けて行うことが好ましい。この場合、１回目のレーザー熱処理は酸素雰囲気で行い、それによって結晶欠陥の少ない良質な半導体膜を形成する。１回目のレーザー熱処理によって再結晶化が行われた半導体層１４の表面には、半導体層１４の厚さ程度の段差を有する凹凸が形成される場合がある。そのような凹凸の形成された状態の半導体層１４上に、本実施形態で形成するような薄い第２ゲート絶縁層２２を形成すると、第２ゲート絶縁層２２の絶縁破壊耐圧が低下してしまう可能性がある。そこで、本実施形態では、２回目のレーザー熱処理を窒素雰囲気中で行うことにより、半導体層１４の表面を平坦化している。このようにして、平坦化された表面を有する半導体層１４が得られる。得られた半導体層１４における表面凹凸の段差は、この後の工程で形成される第２ゲート絶縁層の厚さよりも小さいことが好ましい。この後、図には示していないが、半導体層１４を所望のパターンに形成する。

その後、図３（ｅ）に示すように、半導体層１４の上に第２ゲート絶縁層（厚さ：例えば６０ｎｍ）２２を形成する。本実施形態では、第２ゲート絶縁層２２としてＳｉＯ₂膜をＣＶＤ法によって形成する。

このとき、第２ゲート絶縁層２２および半導体層１４の界面に対して酸化処理を行うことによって界面を改善することが好ましい。具体的には、第２ゲート絶縁層２２の形成前に、酸化性の薬液（例えば常温のオゾン水、１００℃の硝酸等）により、半導体層１４の表面に酸化膜を形成することが有効である。このような酸化膜の形成は、上記の方法に限られず、酸素プラズマ法や原子層エピタキシャル成長法によっても良い。このような酸化膜を形成しておくことにより、半導体層１４と第２ゲート絶縁層２２の界面を良好な状態することができる。なお、上記界面の改善は、他の方法によって行うこともできる。例えば、ＣＶＤ法によって半導体層１４上にＳｉＯ₂膜を堆積した後、２５０℃、１ＭＰａの水蒸気雰囲気で１時間の熱処理を行なってもよい。

次いで、図３（ｆ）に示すように、第２ゲート絶縁層２２の上に、第２ゲート電極（厚さ：例えば３００ｎｍ）１８を形成する。第２ゲート電極１８の形成方法は、第１ゲート電極１６の形成方法と同じであってもよく、例えばスパッタ法によりＷ膜を形成した後、Ｗ膜上にフォトレジストを形成し、フォトレジストをマスクとしてＷ膜をエッチングすることによって行うことができる。なお、第２ゲート電極１８は、Ｗ膜等を用いて形成された単層構造を有していてもよいし、例えばＴａＮ膜およびＷ膜を積層することによって形成された二層以上の積層構造を有していてもよい。

次に、図３（ｇ）に示すように、第２ゲート電極１８をマスクとして、半導体層１４に不純物をドーピングする。不純物としては、Ｎチャネル型薄膜トランジスタを作製する場合にはリン、Ｐチャネル型薄膜トランジスタを作製する場合にはホウ素等を用いることができる。これによって、半導体層１４のうち第２ゲート電極１８と重ならない領域にソースおよびドレイン領域２６、２８が形成され、半導体層１４のうち第２ゲート電極１８と重なる領域はチャネル領域２４となる。従って、チャネル領域２４のチャネル方向の長さ（チャネル長）は、第２ゲート電極１８のチャネル方向の長さとほぼ等しくなる。本実施形態におけるチャネル長は、例えば４μｍである。

この後、図示しないが、第２ゲート電極１８を覆うように層間絶縁膜を形成した後、層間絶縁膜上にソース電極およびドレイン電極を形成する。ソースおよびドレイン電極は、層間絶縁膜に形成されたコンタクトホールを介して、ソースおよびドレイン領域とそれぞれ電気的に接続される。このようにして、薄膜トランジスタ１００が得られる。

（第２の実施形態）
次に、本発明による装置の第２の実施形態を説明する。本実施形態の装置は、以下に説明するような薄膜トランジスタを備えている。

図４は、本実施形態における薄膜トランジスタの構成を説明するための断面模式図である。簡単のため、図２に示す薄膜トランジスタ１００と同様の構成要素には同様の参照符号を付し、説明を省略する。

薄膜トランジスタ２００は、第１および第２ゲート電極１６、１８がいずれも半導体層１４におけるソースおよびドレイン領域２６、２８と重ならないように配置されている点で、図２に示す薄膜トランジスタ１００と異なっている。なお、これらのゲート電極１６、１８は、半導体層１４におけるチャネル領域２４に整合するように設計されていればよい。また、本実施形態では、第１ゲート絶縁層２０の厚さ（例えば２００ｎｍ）は第２ゲート絶縁層２２の厚さ（例えば６０ｎｍ）よりも大きいことが好ましい。薄膜トランジスタ２００では、第１および第２ゲート電極１６、１８の電極面積が略等しいので、上記のようにゲート絶縁層２０、２２の厚さを制御することにより、第１ゲート電極容量を第２ゲート電極容量よりも小さく抑えることが可能になる。第１ゲート絶縁層２０の厚さは、好ましくは第２ゲート絶縁層２２の厚さの２倍以上、第１ゲート電極容量は、好ましくは第２ゲート電極容量の５０％以下である。

本実施形態における薄膜トランジスタ２００では、第１および第２ゲート電極１６、１８とソースおよびドレイン領域２６、２８とが重なっていないため、これらのゲート電極１６、１８とソースおよびドレイン領域２６、２８との間に生じる容量を低減できる。

なお、薄膜トランジスタ２００は、図３（ａ）〜（ｇ）を参照しながら前述した方法と同様の方法で作製できる。

（第３の実施形態）
次に、本発明による装置の第３の実施形態を説明する。本実施形態の装置は、以下に説明するようなダブルゲート構造の薄膜トランジスタを備えている。

図５は、本実施形態における薄膜トランジスタの構成を説明するための断面模式図である。簡単のため、図２に示す薄膜トランジスタ１００と同様の構成要素には同様の参照符号を付し、説明を省略する。

薄膜トランジスタ３００では、半導体層１４は、チャネル領域２４とソース領域２６及びドレイン領域２８との間に、ソース領域２６およびドレイン領域２８よりも不純物濃度の低いＬＤＤ領域（低濃度不純物領域）３２、３４を有している。また、半導体層１４と基板１２との間に設けられた第１ゲート電極１６は、半導体層１４におけるチャネル領域２４およびＬＤＤ領域３２、３４と重なるように配置されている（以下、「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎＯｖｅｒｌａｐｐｅｄＬＤＤ）構造」と称する）。一方、半導体層１４の上部に設けられた第２ゲート電極１８は、チャネル領域２４と重なっているが、ＬＤＤ領域３２、３４とは重ならないように配置されている（以下、「ＬＤＤ構造」と称する）。なお、これらのゲート電極１６、１８は、上記のように配置されるように設計されていればよく、好ましくはセルフアライメントを利用したプロセスによってＬＤＤ領域３２、３４およびチャネル領域２４とそれぞれ位置合わせされている。

本実施形態における薄膜トランジスタ３００では、第１ゲート電極１６の電極面積はＬＤＤ領域３２、３４の分だけ第２ゲート電極１８の電極面積よりも大きいが、第１ゲート絶縁層２０を第２ゲート絶縁層２２よりも十分厚くすることによって、第１ゲート電極容量を第２ゲート電極容量よりも小さく抑えている。第１ゲート絶縁層２０の厚さは、好ましくは第２ゲート絶縁層２２の厚さの２倍以上、第１ゲート電極容量は、好ましくは第２ゲート電極容量の７０％以下である。

本実施形態における薄膜トランジスタ３００では、第１ゲート電極１６に対してはＧＯＬＤ構造となっているため第１ゲート電極とＬＤＤ領域３２、３４との間の負荷容量が増大するが、第１ゲート絶縁膜２０が厚いので負荷容量の増大が抑制される。さらに、ＧＯＬＤ構造を形成しているため、ＬＤＤ領域３２、３４の抵抗が低下し、またホットキャリア劣化耐性が向上する。これにより、回路のスイッチング速度が向上し、かつ信頼性も向上する。

薄膜トランジスタ３００は、図３（ａ）〜（ｇ）を参照しながら前述した方法と同様の方法で作製できる。なお、第１および第２ゲート電極１６、１８は、それぞれ、セルフアライメントによりＬＤＤ領域３２、３４およびチャネル領域２４に対して位置合わせされていることが好ましい。

以下、図６（ａ）〜（ｇ）を参照しながら、薄膜トランジスタ３００を作製する方法の一例を説明する。

まず、図６（ａ）に示すように、基板１２の表面に第１ゲート電極（厚さ：例えば６０ｎｍ）１６を形成する。第１ゲート電極１６の形成方法は、図３（ａ）および（ｂ）を参照しながら前述した方法と同じであってもよいが、本実施形態における第１ゲート電極１６は、その上に形成される半導体層におけるチャネル領域およびＬＤＤ領域と重なるようにパターニングされる。

次いで、図６（ｂ）に示すように、第１ゲート電極１６を覆う第１ゲート絶縁層（厚さ：例えば２００ｎｍ）２０、半導体層１４および第２ゲート絶縁層２２をこの順で形成する。ゲート絶縁層２０、２２および半導体層１４は、図３（ｃ）〜（ｅ）を参照しながら前述した方法と同様の方法で形成できる。

その後、図６（ｃ）に示すように、第２ゲート絶縁層２２の上に、第２ゲート電極（厚さ：例えば３００ｎｍ）１８を形成する。第２ゲート電極１８の形成方法は、図３（ｆ）を参照しながら前述した方法と同じであってもよい。本実施形態における第２ゲート電極１８は、第１ゲート電極１６の一部と重なるようにパターニングされる。

次に、図６（ｄ）に示すように、第２ゲート電極１８をマスクとして、半導体層１４に不純物をドーピングする。これにより、半導体層１４における第２ゲート電極１８と重なっていない領域がＬＤＤ領域３２ａ、３４ａとなる。また、半導体層１４における第２ゲート電極１８と重なる領域はチャネル領域２４となる。

この後、図６（ｅ）に示すように、例えばフォトリソグラフィ法によりレジスト膜３８ａを形成する。このレジスト膜３８ａに対して、基板１２の裏面から露光を行うことにより、図６（ｆ）に示すように、第１ゲート電極１６に対して位置合わせされたレジストマスク３８が得られる。

続いて、図６（ｇ）に示すように、レジストマスク３８を用いて、半導体層１４に対してリン等の不純物のドーピングを行う。これにより、半導体層１４のうちレジストマスク３８と重ならない領域にソース領域及びドレイン領域２６、２８が形成される。一方、ＬＤＤ領域３２ａ、３４ａのうちレジストマスク３８と重なる領域３２、３４は、ＬＤＤ領域のまま残る。本実施形態におけるＬＤＤ領域３２、３４のチャネル方向の長さは例えば１μｍである。

この後、図示しないが、レジストマスク３８を除去し、公知の方法により層間絶縁膜およびソース、ドレイン電極を形成することにより、薄膜トランジスタ３００が得られる。

（第４の実施形態）
次に、本発明による装置の第４の実施形態を説明する。本実施形態の装置は、以下に説明するような薄膜トランジスタを備えている。

図７は、本実施形態における薄膜トランジスタの構成を説明するための断面模式図である。簡単のため、図２に示す薄膜トランジスタ１００と同様の構成要素には同様の参照符号を付し、説明を省略する。

薄膜トランジスタ４００では、半導体層１４は、チャネル領域２４とソース領域２６及びドレイン領域２８との間に、ソース領域２６およびドレイン領域２８よりも不純物濃度の低いＬＤＤ領域（低濃度不純物領域）３２、３４を有している。また、半導体層１４と基板１２との間に設けられた第１ゲート電極１６は、チャネル領域２４と重なっているが、ＬＤＤ領域３２、３４とは重ならないように配置されている（ＬＤＤ構造）。一方、半導体層１４の上部に設けられた第２ゲート電極１８は、半導体層１４におけるチャネル領域２４およびＬＤＤ領域３２、３４と重なるように配置されている（ＧＯＬＤ構造）。なお、これらのゲート電極１６、１８は、上記のように配置されるように設計されていればよく、好ましくはセルフアライメントを利用したプロセスによってチャネル領域２４およびＬＤＤ領域３２、３４とそれぞれ位置合わせされている。

本実施形態における薄膜トランジスタ４００では、第１ゲート電極１６の電極面積はＬＤＤ領域３２、３４の分だけ第２ゲート電極１８の電極面積よりも小さいので、第１および第２ゲート絶縁層２０、２２の厚さが略同じであっても、第１ゲート電極容量を第２ゲート電極容量よりも小さくできる。好ましくは、第１ゲート絶縁層２０の厚さは第２ゲート絶縁層２２の厚さの２倍以上であり、第１ゲート電極容量は第２ゲート電極容量の５０％以下である。

本実施形態における薄膜トランジスタ４００は、主電流駆動界面を制御する第２ゲート電極１８に対してＧＯＬＤ構造になるため、非常に高いホットキャリア劣化耐性が得られる。

薄膜トランジスタ４００は、図３（ａ）〜（ｇ）を参照しながら前述した方法と同様の方法で作製できる。なお、第１および第２ゲート電極１６、１８は、それぞれ、セルフアライメントによりチャネル領域２４およびＬＤＤ領域３２、３４に対して位置合わせされていることが好ましい。

以下、図８（ａ）〜（ｆ）を参照しながら、薄膜トランジスタ４００を作製する方法の一例を説明する。

まず、図８（ａ）に示すように、例えば図３（ａ）〜（ｅ）を参照しながら前述した方法と同様の方法で、基板１２の表面に第１ゲート電極（厚さ：例えば６０ｎｍ）１６、第１ゲート絶縁層２０、半導体層１４および第２ゲート絶縁層２２をこの順で形成する。

次いで、図８（ｂ）に示すように、第２ゲート絶縁層２２の上にレジスト膜４２ａを形成する。このレジスト膜４２ａに対して、基板１２の裏面から露光を行うことにより、図８（ｃ）に示すように、第１ゲート電極１６に対して位置合わせされたレジストマスク４２が得られる。

この後、図８（ｄ）に示すように、レジストマスク４２を用いて、半導体層１４に対して不純物のドープを行う。これにより、半導体層１４におけるレジストマスク４２と重なっていない領域がＬＤＤ領域３２ａ、３４ａとなる。また、半導体層１４におけるレジストマスク４２と重なる領域、すなわち半導体層１４における第１ゲート電極１６と重なる領域はチャネル領域２４となる。

レジストマスク４２を除去した後、図８（ｅ）に示すように、第２ゲート絶縁層２２の上に第２ゲート電極１８を形成する。第２ゲート電極１８の形成方法は、第１ゲート電極１６の形成方法と同じであってもよい。

この後、図８（ｆ）に示すように、第２ゲート電極１８をマスクとして用いて、半導体層１４に対して不純物のドープを行う。これにより、半導体層１４における第２ゲート電極１８と重なっていない領域２６、２８がソースおよびドレイン領域となる。また、半導体層１４のＬＤＤ領域３２ａ、３４ａのうち、第２ゲート電極１８と重なっている領域３２、３４はＬＤＤ領域のまま残る。本実施形態におけるＬＤＤ領域３２、３４のチャネル方向の長さは例えば１μｍである。

この後、図示しないが、公知の方法により層間絶縁膜およびソース、ドレイン電極を形成することにより、薄膜トランジスタ４００が得られる。

なお、第２ゲート電極１８に対してＬＤＤ構造を形成する場合、サイドウォールを利用したセルフアラインＬＤＤ構造としてもよい。また、このサイドウォールを導電性膜とすることによりセルフアラインＧＯＬＤ構造としてもよい。

本発明によると、薄膜トランジスタの電流駆動力を向上できるとともに、ゲート電極容量を低減することによりスイッチング速度の低下を抑制できる。従って、本発明における薄膜トランジスタを用いて回路を形成すると、回路遅延時間を改善できるので、従来よりも高い回路特性を実現できる。本発明における薄膜トランジスタは、薄膜トランジスタを駆動させるための電源電圧を低下させても、十分に高いスイッチング速度が得られるので消費電力の低下に有利である。

本発明は、アクティブマトリクス基板、液晶表示装置および有機ＥＬ表示装置を含む各種表示装置、ＬＳＩ等に広く適用できる。特に、同一基板内に低電圧で駆動させる回路（デジタル信号処理部等）と高電圧で駆動させる回路（メモリ等）とを有する集積回路に本発明を適用すると、高い回路特性を実現できる。

従来のダブルゲート構造ＴＦＴの構成を説明するための断面模式図である。本発明による第１の実施形態における薄膜トランジスタの構成を示す断面模式図である。（ａ）から（ｇ）は、本発明による第１の実施形態における薄膜トランジスタの製造方法を説明するための工程断面図である。本発明による第２の実施形態における薄膜トランジスタの構成を示す断面模式図である。本発明による第３の実施形態における薄膜トランジスタの構成を示す断面模式図である（ａ）から（ｇ）は、本発明による第３の実施形態における薄膜トランジスタの製造方法を説明するための工程断面図である。本発明による第４の実施形態における薄膜トランジスタの構成を示す断面模式図である（ａ）から（ｆ）は、本発明による第４の実施形態における薄膜トランジスタの製造方法を説明するための工程断面図である。

符号の説明

１２基板
１４半導体層
１６第１ゲート電極
１８第２ゲート電極
２０第１ゲート絶縁層
２２第２ゲート絶縁層
２４チャネル領域
２６ソース領域
２８ドレイン領域
３２、３４ＬＤＤ領域
１００、２００、３００、４００薄膜トランジスタ

Claims

基板と、
前記基板に支持されるトランジスタと
を備えた装置であって、前記トランジスタは、
チャネル領域、ソース領域およびドレイン領域を有する半導体層と、
前記半導体層および前記基板の間に設けられた第１ゲート電極と、
前記半導体層を挟んで前記第１ゲート電極の反対側に設けられた第２ゲート電極と、
前記半導体層および前記第１ゲート電極の間に形成された第１ゲート絶縁層と、
前記半導体層および前記第２ゲート電極の間に形成された第２ゲート絶縁層と
を有し、
前記トランジスタのオン状態において、前記第１ゲート電極と前記半導体層との間に形成される第１ゲート電極容量は、前記第２ゲート電極と前記半導体層との間に形成される第２ゲート電極容量の７０％以下である装置。
前記第１ゲート絶縁層の厚さは前記第２ゲート絶縁層の厚さの２倍以上である請求項１に記載の装置。
前記第１ゲート絶縁層の厚さは１００ｎｍ以上１０００ｎｍ以下であり、前記第２ゲート絶縁層の厚さは１０ｎｍ以上１００ｎｍ以下である請求項１または２に記載の装置。
前記第１ゲート絶縁層の厚さは２００ｎｍ以上である請求項１から３のいずれかに記載の装置。
前記第１ゲート電極の厚さは前記第２ゲート電極の厚さよりも小さい請求項１から４のいずれかに記載の装置。
前記第１ゲート電極の厚さは２０ｎｍ以上２００ｎｍ以下であり、前記第２ゲート電極の厚さは２００ｎｍ以上１０００ｎｍ以下である請求項５に記載の装置。
前記第１および第２ゲート電極は、前記半導体層における前記ソース領域および前記ドレイン領域と重なっていない請求項１から６のいずれかに記載の装置。
前記半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有しており、
前記第１ゲート電極は前記低濃度不純物領域と重なり、前記第２ゲート電極は前記低濃度不純物領域と重なっていない請求項１から６のいずれかに記載の装置。
前記半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域および前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有しており、
前記第１ゲート電極は前記低濃度不純物領域と重なっておらず、前記第２ゲート電極は前記低濃度不純物領域と重なっている請求項１から６のいずれかに記載の装置。
前記半導体層は表面に凹凸を有しており、前記凹凸の段差は、前記第２ゲート絶縁膜の厚さよりも小さい請求項１から９のいずれかに記載の装置。