JP2007287732A - 薄膜トランジスタ、その製造方法、及び表示装置 - Google Patents

薄膜トランジスタ、その製造方法、及び表示装置 Download PDF

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Abstract

【課題】電圧電流特性の安定した薄膜トランジスタ及び表示装置を提供する。
【解決手段】基板１１上に、第１の拡散領域１３１、チャネル領域１３２、及び第２の拡散領域１３３を有する半導体層１３と、ゲート絶縁層１４を介して半導体層１３の対面に配置されるゲート電極１５と、半導体層１３のゲート絶縁層１４側と反対側に設けられ、第１の拡散領域１３１からチャネル領域１３２とを電気的に接続するよう、第１の拡散領域１３１からチャネル領域１３２の一部まで延在された接続用導電膜層１６ａと第２の拡散領域１３３内に敷設用導電膜層１６ｂを備える薄膜トランジスタである。
【選択図】 図６

Description

本発明は、薄膜トランジスタ、その製造方法、及び表示装置に関する。
有機ＥＬ表示装置や液晶表示装置に使用される薄膜トランジスタ（以下、ＴＦＴと示す）は、表示装置の高画質化に伴い、更なる高性能化が要求されている。特に有機ＥＬ表示装置ではアナログ信号の制御が重要であり、アナログ回路に使用されるＴＦＴには、電圧電流特性の飽和領域における安定性が要求される。なお、電圧電流特性は、ドレイン電流（Ｉｄ）―ソース・ドレイン電圧（Ｖｄｓ）特性を示す。
図１０は、Ｉｄ−Ｖｄｓ特性の関係を示したグラフである。このグラフは、ソース領域とドレイン領域の間の電圧Ｖｄｓに対するＴＦＴのドレイン領域に流れる電流の大きさＩｄを示しており、ＴＦＴのソース領域とゲート電極の間の電圧であるＶｇｓの値の異なる複数のグラフを示している。
ここで、飽和領域におけるＩｄとＶｄｓとの関係は、（１）式に表される。
Ｉｄ＝β／２（Ｖｇｓ−Ｖｔｈ）２（１＋λＶｄｓ）・・・（１）
Ｖｇｓ：ソース・ゲート電圧
Ｖｔｈ：閾値電圧
β ：定数
理想状態のＴＦＴは、（１）式ではλ＝０である。従って、図１０の一点鎖線で示されるように、ＩｄはＶｄｓの変動に関係なくＶｇｓにより一義的に決まる。従って、Ｖｇｓを制御することにより安定したＩｄ出力を得ることができる。しかし、本来のＴＦＴは、図１０の実線で示されるようにλ＝０ではなく、飽和領域においてもＩｄ出力が一定でなくＶｄｓの変動に対し変動する。従って、飽和領域でもＩｄ−Ｖｄｓ特性が傾きを持つ。（１）式で示される傾きに沿って引き伸ばした点線とＩｄ＝０における切片の電圧は１／λであり、この値はバイポーラにおけるアーリー電圧に相当する。
バイポーラトランジスタにおいて、コレクタ・エミッタ電圧（Ｖｃｅ：ＴＦＴにおけるＶｄｓ）が増加すると、コレクタ接合域（ＴＦＴにおけるドレイン周囲域）における空乏層が広がり、実効ベース幅（ＴＦＴにおける実効チャネル長）が小さくなり、更にコレクタ電流（Ｉｃ：ＴＦＴにおけるＩｄ）が増加する。この現象はアーリー効果と呼ばれ、Ｉｃ−Ｖｃｅ直線をＩｃ＝０に外挿した点のＶｃｅ値がアーリー電圧と呼ばれている。アナログ回路に適用するＴＦＴの電圧電流特性は、この見かけのアーリー電圧（１／λ）を大きくする、すなわちλを０に近づけて飽和領域を安定させることが要求される。
図１１を用いて、λが大きくなり飽和領域が変動するメカニズムを具体的に説明する。図１１は、従来のＴＦＴの構造を示した断面図である。従来のＴＦＴ２０は、基板２１の上に絶縁保護層２２を形成し、絶縁保護層２２の上にソース領域２３１、チャネル領域２３２、及びドレイン領域２３３を持つ半導体層２３を形成する。更に、半導体層２３の上にゲート絶縁層２４が形成され、ゲート絶縁層２４上のチャネル領域２３２を覆う部分にゲート電極２５が形成されている。
図１１に示すＴＦＴは、例えばｎチャネルＴＦＴとする。始めに、ゲート電極２５へ閾値電圧Ｖｔｈより大きい電圧Ｖｇｓを印加する。その結果、チャネル領域２３２のゲート電極２５近傍の反転層にキャリアが発生する。ｎチャネルＴＦＴの場合、このキャリアは電子であり、ソース領域２３１とドレイン領域２３３間の電界によりチャネル内を加速しながら移動する。この加速電子は、チャネル領域２３２内の原子に衝突し、正孔電子対が発生する。発生した正孔電子対において、電子は、電界に沿ってドレイン領域２３３に吸収される。正孔は、ソース領域２３１のエネルギー障壁を越えられない一部がチャネル領域２３２のゲート電極２５に対して遠い部分に蓄積される。すなわち、絶縁保護層２２側に蓄積される。蓄積された正孔によってバックゲート電位が生成され、Ｖｔｈが低下する。その結果、更にＩｄが増加し、λが大きくなるという現象が生じる。
このような現象を回避するために、チャネルに蓄積した正孔をチャネルの隣接した反対導電型層を用いて引き抜く構造が、特許文献１に開示されている。
特開２００３−１４０５７０号公報
上記したように、従来のＴＦＴでは、半導体層２３のチャネル領域２３２の電位が固定されていない。すなわち、Ｖｄｓが大きくなることにより、キャリアが加速され、正孔電子対の発生が増加する。更に、飽和領域動作で発生したマイナリティキャリアの正孔蓄積が増加し、シリコン基板の電位を上昇させる。従って、Ｖｄｓの上昇でＩｄが増加し、結果的にλは大きくなり、飽和領域におけるＴＦＴの安定性がなくなる。有機ＥＬ表示装置や液晶表示装置では、例えばＴＦＴがアレイ状に配列されたＴＦＴアレイ基板が使用されている場合、一つ一つのＴＦＴの安定性がなくなることにより、表示装置の画質ムラが起こるという問題が生じる。更に、チャネルに隣接した反対導電型層を用いてチャネルに蓄積した正孔を引き抜く構造を用いた場合においても、反対導電型層はゲート電極領域外にあり、ソース・ドレイン間で電子が動く領域と反対導電型層との間が離れるため、正孔を引き抜く効果は小さい。また、反対導電型層及びその配線層の面積がＴＦＴ面積を大きくしてしまうという問題もあった。
この発明は、上記のような課題を解決するためになされたものであり、安定した電圧電流特性を有する薄膜トランジスタ及び表示装置を提供するものである。
本発明は、基板上に、第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層と、ゲート絶縁層を介して前記半導体層の対面に配置されるゲート電極と、前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう、前記第１の拡散領域から前記チャネル領域の一部まで延在された接続用導電膜層を備える薄膜トランジスタ及びその製造方法である。
また、本発明は基板上に、第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層と、ゲート絶縁層を介して前記半導体層の対面に配置されるゲート電極と、前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう、前記第１の拡散領域から前記チャネル領域の一部まで延在された接続用導電膜層を備え、前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第２の拡散領域と電気的に接続する敷設用導電膜層を備え、前記敷設用導電膜層は、電圧印加時に前記第２の拡散領域と前記チャネル領域の界面に形成される空乏層から離間して配置される薄膜トランジスタ及びその製造方法である。
更に、本発明は前記第１および第２拡散領域に各々接続用導電膜および敷設用導電膜を備えることにより、前記第１および第２拡散領域の導電性不純物濃度を低減する薄膜トランジスタである。
本発明によれば、電圧電流特性の安定した薄膜トランジスタ及び表示装置を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
発明の実施の形態１．
図面を参照し、本実施形態に係るＴＦＴについて説明する。本実施形態は、本発明に係るＴＦＴを、有機ＥＬ表示装置や液晶表示装置に使用するＴＦＴとし、ゲートがポリシリコン層の上にあるトップゲート構造のＴＦＴについて例を示すものである。
図１は、実施の形態１に係るＴＦＴを示す断面図である。図１に示すＴＦＴ１０は、基板１１の上に絶縁保護層１２を形成する。絶縁保護層１２の上に接続用導電膜層１６ａがあり、その上にソース領域１３１、チャネル領域１３２、及びドレイン領域１３３を持つ半導体層１３を形成する。更に、半導体層１３の上にゲート絶縁層１４が形成され、ゲート絶縁層１４上のチャネル領域１３２を覆う部分にゲート電極１５が形成されている。
従って、ゲート電極１５とチャネル領域１３２の間には、ゲート絶縁層１４が配置されている。ゲート電極１５は、ゲート絶縁層１４を介して半導体層１３のチャネル領域１３２の対面に配置される。すなわち、半導体層１３のチャネル領域１３２とゲート電極１５とは、ゲート絶縁層１４を挟んで対向配置される。上記のように、ＴＦＴ１０に設けられた半導体層１３のゲート絶縁層と反対側には、接続用導電膜層１６ａが形成されている。すなわち、絶縁保護層１２と半導体層１３の間に接続用導電膜層１６ａが配設される。接続用導電膜層１６ａは、ソース領域１３１から、チャネル領域１３２の一部まで延在されている。従って、接続用導電膜層１６ａはソース領域１３１の下部、及びチャネル領域１３２の下部に、ソース領域１３１及びチャネル領域１３２と電気的に接続するよう形成される。接続用導電膜層１６ａは、チャネル領域１３２とソース領域１３１とを接続する接続用導電膜層として機能する。接続用導電膜層１６ａは、他の導電層から孤立するよう島状に形成することができる。あるいは、接続用導電膜層１６ａに所定の電位を供給するよう、外部と接続するための配線を接続してもよい。
図示しないが、例えば、上記ソース領域１３１、ドレイン領域１３３及びゲート電極１５には配線が接続される。具体的にはゲート電極の上に、層間絶縁層を形成する。ゲート絶縁膜、及び層間絶縁層に設けられたコンタクトホールを介して、ソース領域１３１、ドレイン領域１３３及びゲート電極１５が配線層と接続されて所定の回路を形成する。この配線層上に上部絶縁膜が形成され、上部絶縁膜のコンタクトホールを介して画素電極がドレイン領域１３３からの配線と接続する。配線層は例えば、アルミニウム(Ａｌ)によって形成され、ソース領域１３１及びドレイン領域１３３やゲート電極１５と電気的に接続し、外部及び基板上の回路内の画像信号や制御信号を伝達する。例えば、アクティブマトリクス型の有機ＥＬ表示装置では、マトリクス上に配置された各画素毎に上記ＴＦＴ１０と同様のＴＦＴが通常４〜６個含まれている。各画素には、画素内の上記ＴＦＴ１０のドレイン領域１３３からの配線の一つと接続する画素電極が設けられている。そして、画素電極と対向電極との間に設けられている有機ＥＬ発光素子に流れる電流を画素毎に制御することによって、所望の画像を表示する。なお、上記ＴＦＴは、画素電極に駆動電流を供給する駆動用ＴＦＴのみならず、スイッチング用等その他のＴＦＴ等へ利用することも可能である。
次に、ＴＦＴの製造方法の具体例を説明すると共に、実施の形態１に係るＴＦＴの構成を説明する。始めに、例えば光透過性のガラスによって形成された基板１１を純水または酸を用いて洗浄する。なお、基板１１はガラスに限らず、光透過性を有するポリカーボネートやアクリル等の樹脂を用いることもできる。また、ＳＵＳ等の金属基板であってもよい。
次に、基板１１上に、例えば化学気相成膜（ＣＶＤ）法により絶縁材料を成膜し、絶縁保護層１２を形成する。絶縁保護層１２は、基板１１とその上部の素子間との絶縁、及び基板１１からの汚染物質の拡散を防止する。また、絶縁保護層１２の上部に形成する半導体層１３との界面準位密度を抑え、ＴＦＴの性能を安定化する。例えば、金属基板で形成された基板１１と絶縁保護層１２との界面は、金属拡散の抑制効果の高いシリコン窒化膜を形成し、半導体層１３と絶縁保護層１２との界面は、トラップ準位を作り難いシリコン酸化膜を形成することが望ましい。なお、上記材料以外の絶縁保護材料を使用できることはもちろんである。
次に、接続用導電膜層１６ａを形成する。まず、基板１１上に接続用導電膜層１６ａの材料をスパッタリング法等の方法により成膜し、その上にフォトレジストを塗布してベーク後に所定のパターン形状のマスキングをして露光処理をする。その後、例えば有機アルカリ系の現像液で現像し、フォトレジストをパターニングする。その後、例えばリン酸及び硝酸の混合溶液を用いて、ウェットエッチングすることにより、接続用導電膜層１６ａが所望のパターン形状に形成される。その後、フォトレジストを基板１１上から除去し、フォトレジストが除去された基板１１を洗浄する。なお、接続用導電膜層１６ａに適用する材料については、後に詳述する。
次に、ソース領域１３１、チャネル領域１３２、及びドレイン領域１３３を持つ半導体層１３を形成する。半導体層１３の材料としては、アモルファスシリコン膜やマイクロクリスタルシリコンが使用可能であるが、性能を向上させるためにはより高品質なポリシリコン膜を使用することが望ましい。但し、ポリシリコン膜を直接基板にＣＶＤ法で形成するには、６００℃以上の熱処理が必要となる。従って、通常の安価なガラス基板に形成することが困難である。そこで、ＬＰＣＶＤやプラズマＣＶＤ法等の低温ＣＶＤによって、まずアモルファスシリコン膜を基板１１上に形成し、レーザーアニーリングによってポリシリコン化する工程を用いることが望ましい。これにより、半導体層１３が低温で形成することができ、通常の安価なガラス基板を使用することが可能となる。
しかし、上記レーザーアニーリングを実施する時、半導体層１３と接続用導電膜層１６ａの界面温度が局部的に上昇する。半導体層１３と接続用導電膜層１６ａの界面温度が上昇することにより、接続用導電膜層１６ａの物質と半導体層１３との間に相互拡散が起こり、半導体層１３が金属層物質によって汚染され、ＴＦＴの動作特性が劣化する危険がある。従って、接続用導電膜層１６ａの材料は高温に耐える物質が望ましい。
接続用導電膜層１６ａの材料には、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ジルコニウム（ＺｒＮ）、窒化バナジウム（ＶＮ）、窒化ハフニウム（ＨｆＮ）、及び窒化ニオブ（ＮｂＮ）等の金属窒化膜を使用することができる。
また、シリコン膜と接続用導電膜層１６ａとの相互拡散が起こった場合、シリコンとの相互拡散が少ない物質が望ましい。従って、接続用導電膜層１６ａの材料には、例えばＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、及びこれらの元素を複合した窒化膜等を使用することが望ましい。なお、これらの材料は積層してもよい。
次に、半導体層１３の上にゲート絶縁層１４を形成する。ゲート絶縁層１４は、半導体層１３との界面準位密度を抑えるために、シリコン酸化膜によって形成されることが望ましい。また、基板１１の材料であるガラスの熱歪を考慮すると低温ＣＶＤ法による成膜が望ましい。なお、ゲート絶縁層１４をシリコン酸化膜以外の材料によって形成すること、及び低温ＣＶＤ法以外のＴＦＴ製造手段によって形成することはもちろん可能である。
次に、ゲート絶縁層１４の上にゲート電極１５を形成する。ゲート電極１５の材料として、例えばモリブデンタンタル（ＭｏＴａ）膜等をスパッタリング法により成膜する。次に、ＭｏＴａ膜をフォトエッチングにより所定形状に加工する。ＭｏＴａ膜のエッチングは、例えばリン酸及び硝酸の混合溶液を用いて、ウェットエッチングすることが望ましい。
ゲート電極１５形成後、ソース領域１３１及びドレイン領域１３３を形成するため、例えばリン（Ｐ）或いはボロン（Ｂ）等の不純物を注入する。注入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。以上の工程を経て、ＴＦＴが完成する。
なお、接続用導電膜層１６ａは、ソース領域１３１とチャネル領域１３２とを電気的に接合することが重要である。それと同時に、ドレイン領域１３３及びドレイン領域１３３から伸びる空乏層（不図示）と接触しないようにする必要がある。すなわち、接続用導電膜層１６ａは、ゲート電圧印加時に形成される空乏層から離間して形成されている。これは、ＴＦＴ動作時に、ドレイン領域１３３及びドレイン領域１３３から伸びる空乏層が接続用導電膜層１６ａに接触すると、リークが発生するからである。従って、接続用導電膜層１６ａは、空乏層の伸びる範囲外に形成する必要がある。また、無印加状態であっても空乏層は少し広がることを考慮しなければならない。
以上のことから、チャネル領域１３２における接続用導電膜層１６ａは、ソース領域１３１とチャネル領域１３２との界面から０．５μｍ以上チャネル領域１３２側に延伸して配置されることが望ましい。また、ドレイン領域１３３とチャネル領域１３２との界面から３μｍ以上間隔を空けるように配置されることが望ましい。
以上のように、本実施形態における図１の構成では、ソース領域１３１及びチャネル領域１３２下部に接続用導電膜層１６ａを形成している。それにより、半導体層１３のチャネル領域１３２の電位上昇を抑え、λ値を削減することで、安定した電圧電流特性のＴＦＴが得られる。すなわち、接続用導電膜層１６ａによって正孔が蓄積されずにソース領域に逃げるため、正孔蓄積によるＶｔｈの低下が生じないため、電圧電流特性を安定させることができる。特に、電流制御である有機ＥＬ表示装置には好適である。
発明の実施の形態２．
次に、図面を参照し、本発明の実施の形態２について説明する。本実施形態は、本発明に係るＴＦＴを、ＬＤＤ（Lightly Doped Drain）構造のＴＦＴとし、例を示すものである。ＬＤＤ構造とは、実施の形態１と同じトップゲート構造であるが、チャネル領域１３２がソース領域１３１及びドレイン領域１３３と直接接続する構造ではなく、ゲート端にソース領域１３１及びドレイン領域１３３より不純物濃度の低い領域を設けたものである。そのため、ドレイン領域１３３とチャネル領域１３２界面の電界を緩和し、ＴＦＴを高耐圧化及び高信頼性化することに効果のある構造である。
図２は、実施の形態２に係るＬＤＤ（Lightly Doped Drain）構造のＴＦＴの断面図である。ＴＦＴの構成要素等、実施の形態１と同様のものは省略する。図２に示すように、実施の形態２は、図１に示す断面図に加え、ドレイン領域１３３のチャネル領域１３２に接する部分に低濃度領域１９ａが形成されている。従って、ドレイン領域１３３近傍の電界を緩和する効果がある。低濃度領域１９ａは、例えばリン（Ｐ）或いはボロン（Ｂ）等の不純物を注入して形成する。
また、図３はＬＤＤ構造のＴＦＴの別の形態例を示した断面図である。図３は、図２に示す断面図に加え、ソース領域１３１のチャネル領域１３２に接する部分にも低濃度領域１９ｂが形成されている。この構造では、ゲート電極１５をマスクとした選択イオン注入でソース・ドレイン領域１３１、１３３を形成する。その後、ゲート電極１５をオーバーエッチングしてＬＤＤ領域上のゲート電極１５を削除する。再度ゲート電極１５をマスクにした低濃度の選択イオン注入によりＬＤＤを形成することができる。従って、図２よりソース側の寄生抵抗は大きいが製造プロセス的には転写工程が省略でき簡略化される。
低濃度領域１９ａを設けることにより、ドレイン領域１３３近傍の電界が緩和され、チャネル領域１３２とドレイン領域１３３界面でのホットキャリアの発生が減少する。しかし、低濃度領域１９ａ、１９ｂを形成することにより、接合界面等に生じる寄生抵抗を増加させるという問題も同時に発生する。
そこで、低濃度領域に係る寄生抵抗を低減する構成について以下に記述する。図４は、実施の形態２に係るＧＯＬＤ（Gate Overlaped LDD）構造のＴＦＴの断面図である。図４は、図２に示す断面図に加え、低濃度領域１９ａの上までゲート電極１５が延伸された構造である。従って、低濃度領域１９ａへもゲート電極１５による電圧が印加される。その結果、低濃度領域１９ａのキャリアが増加する構成となっている。
更に、図５は、ＧＯＬＤ構造の別の形態例を示した断面図である。図５は、図４に示す断面図に加え、ソース領域１３１のチャネル領域１３２に接する部分にも低濃度領域１９ｂが形成されている。低濃度領域１９ｂの上には、ゲート電極１５が延伸された構造となっている。従って、低濃度領域１９ａ及び１９ｂにゲート電極１５による電圧が印加され、低濃度領域１９ａだけでなく、低濃度領域１９ｂのキャリアも増加する構成となっている。
以上のように、本実施形態における図２の構成では、チャネル領域１３２外側のドレイン領域１３３に低濃度領域１９ａを形成する。それにより、ドレイン領域１３３の不純物濃度を低減し、ドレイン近傍の電界が緩和される。従って、キャリアの加速が抑えられ、正孔電子対の発生が減少する。その結果、接続用導電膜層１６ａの効果だけでなく、ＬＤＤによる効果もλ値削減に重畳する。
また、本実施形態における図３の構成では、ソース領域１３１とドレイン領域１３３の双方に低濃度領域１９ａ、１９ｂを形成する。それにより、図２と同様に、ＴＦＴのドレイン電界が緩和され、電圧電流特性を安定にすることができるが、前述のように、図２に対しては製造プロセス的に利点を持つ。
また、本実施形態における図４の構成では、ＧＯＬＤ構造によって、低濃度領域１９ａへも電圧が印加される。それにより、低濃度領域１９ａのキャリアが増加し、半導体層１３の寄生抵抗を低減することが可能である。
また、本実施形態における図５の構成では、ＧＯＬＤ構造において、ソース領域１３１とドレイン領域１３３の双方に低濃度領域１９ａ、１９ｂを形成する。それにより、ソース領域１３１の低濃度領域１９ｂにおいても、ドレイン領域１３３側同様に寄生抵抗を低減させることができる。
発明の実施の形態３．
次に、図面を参照し、本発明の実施の形態３について説明する。本実施形態は、本発明に係るＴＦＴを、有機ＥＬ表示装置や液晶表示装置に使用するＴＦＴとし、ゲートがポリシリコン層の上にあるトップゲート構造のＴＦＴについて例を示すものであることは、実施の形態１と同様である。図６は、実施の形態３に係るＴＦＴの断面図を示したものである。ＴＦＴの構成要素等、実施の形態１と同様のものは省略する。
図６に示すように、実施の形態３では、ソース領域１３１及びチャネル領域１３２だけでなく、ドレイン領域１３３の下部にも敷設用導電膜層１６ｂが形成されている。すなわち、敷設用導電膜層１６ｂは、ゲート絶縁層１４と反対側に、ドレイン領域１３３と電気的に接続するよう、形成されている。敷設用導電膜層１６ｂの形成方法、及び形成材料は、接続用導電膜層１６ａと同様である。これにより、接続用導電膜層１６ａと敷設用導電膜層１６ｂとを同一工程で形成でき、製造工程の増加を防ぐことができる。
実施の形態３のもっとも大きな特徴は、拡散領域の下に導電膜層が敷かれていることから、拡散領域の抵抗を増大させずに、拡散領域における導電性不純物の実効濃度を低減できることにある。拡散領域における導電性不純物の実効濃度は１×１０１７／ｃｍ３以下であることが望ましい。拡散領域濃度の低減はチャネル領域界面の電界強度の低減となり、キャリアの電界加速が緩和され、正孔電子対の発生が抑えられる。
なお、敷設用導電膜層１６ｂは、チャネル領域１３２と接触しないようにする必要がある。すなわち、敷設用導電膜層１６ｂは、ゲート電圧印加時に形成される空乏層から離間して形成されている。ＴＦＴ動作時に敷設用導電膜層１６ｂがチャネル領域１３２に接触するとリークが発生するからである。従って、敷設用導電膜層１６ｂは、空乏層の伸びる範囲外に形成する必要がある。特に、拡散領域濃度を低減した場合は、無印加状態であっても空乏層は広がることを考慮しなければならない。
以上のことから、ドレイン領域１３３における敷設用導電膜層１６ｂは、チャネル領域１３２とドレイン領域１３３との界面から少なくとも３μｍ以上間隔を空けるように配置されることが望ましい。
更に、図６の構成の利点について、図７を用いて説明する。図７は、図６に示す断面図に加え、ソース領域１３１及びドレイン領域１３３から信号及び制御回路の形成や画素電極と接続するために、層間絶縁層１７及び配線１８が形成されたものである。例えば、ソース領域１３１及びドレイン領域１３３と接続される配線１８は信号線及び制御線としても働き、ドレイン領域１３３と接続される配線１８の一部は、配線１８を覆う上部絶縁膜（不図示）上の画素電極（不図示）とコンタクトホール（不図示）を介して接続される。層間絶縁層１７は、ゲート絶縁層１４及びゲート電極１５の上に形成されている。配線１８をソース領域１３１及びドレイン領域１３３に接続するには、層間絶縁層１７にコンタクトホールを開口する必要がある。層間絶縁層１７の材質やコンタクトホールの微細化に伴い、コンタクトホールの開口にはドライエッチングが用いられている。
層間絶縁層１７と半導体層１３をエッチングする場合、層毎に厚さが異なるため、エッチング量の制御が必要となる。しかしながら、エッチング速度は、材料に応じて決まるため、層間絶縁層１７と半導体層１３のエッチング速度比を大きくすることが困難となる。従って、コンタクトホールエッチング時に半導体層１３をエッチングしてしまう場合がある。その結果、配線１８と半導体層１３との電気的接続が不安定になるという問題が生じる。よって、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂをコンタクトホール開口部の下部に配置することにより、エッチングに対するストッパとなり、配線１８と半導体層１３との接続抵抗が低減され、接続が安定する。
また、図８は実施の形態３に係るＴＦＴの別の形態例を示した断面図である。図８では、図６に示す断面図の半導体層１３下部の敷設用導電膜層１６ｂが半導体層１３より外に延伸している。同時に、延伸した敷設用導電膜層１６ｂの上部には、ゲート絶縁層１４が配置されている。更に、敷設用導電膜層１６ｂの上部に、ゲート絶縁層１４を介して電極１５ａを形成する。この電極１５ａは、ゲート電極１５と同時に形成されている。電極１５ａを上部容量電極とし、敷設用導電膜層１６ｂを下部容量電極とすることにより、キャパシタを形成することができる。これにより、保持容量が形成される。
なお、上部容量電極となる電極１５ａは、ゲート電極１５と同じ材料及び膜厚とすることにより簡単に形成することができるが、ゲート電極１５と異なる材料及び膜厚で形成することももちろん可能である。この上部容量電極１５ａは、Ｖｔｈのばらつきを補償する補償回路用のコンデンサ電極とすることが可能である。
また、図９は実施の形態３に係るＴＦＴの別の形態例を示した断面図である。図９では、図８に示す断面図に加え、ソース領域１３１及びドレイン領域１３３との接続を図るため、層間絶縁層１７及び配線１８が示されている。図７でも示したように、配線１８をソース領域１３１及びドレイン領域１３３に接続するには、層間絶縁層１７にドライエッチングによって、コンタクトホールを開口する必要がある。
しかし、エッチング速度の制御が困難であるため、半導体層１３をエッチングし過ぎる場合があり、配線１８と半導体層１３との電気的接続が不安定になるという問題が生じる。よって、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂをコンタクトホール開口部の下部に配置することにより、エッチングに対するストッパとなり、配線１８と半導体層１３との接続が安定する。これにより、図７の構成と同様の効果が得られる。また、敷設用導電膜層１６ｂと電極１５ａとによって、保持容量が形成される。これにより、図８の構成と同様の効果が得られる。
以上のように、本実施形態における図６の構成では、ソース領域１３１及びチャネル領域１３２下部だけでなく、ドレイン領域１３３下部にも敷設用導電膜層１６ｂを形成している。それにより、ソース領域１３２及びドレイン領域１３３における拡散領域の実効濃度が低減できる。拡散領域濃度の低減はチャネル領域界面の電界強度の低減となり、キャリアの電界加速が緩和され、正孔電子対の発生が抑えられる。また、ドレイン領域１３３に寄生する抵抗を抑制することが可能となる。その結果、ＴＦＴの駆動電流を向上させ、高速及び低消費電力によって動作させることができる。
また、本実施形態における図７の構成では、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂの上にコンタクトホールを開口している。それにより、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂがドライエッチングのストッパとなる。従って、オーバーエッチング等の不具合を防止する効果があると同時に、半導体層１３と配線１８との接続を確実に行い、接続抵抗値を低減する効果がある。
また、本実施形態における図８の構成では、敷設用導電膜層１６ｂを半導体層１３より外側に延伸し、敷設用導電膜層１６ｂの上にゲート絶縁層１４を介して電極１５ａを形成している。それにより、敷設用導電膜層１６ｂは、キャパシタの低抵抗な下部容量電極として機能し、シリーズ抵抗の小さいキャパシタが得られる。上記キャパシタにより、ゲート電極１５の見かけの絶縁耐圧量が増加し、ゲート絶縁層１４の破壊を防止する効果もある。なお、ゲート絶縁層１４は、ＴＦＴと同じ材料に限らず、シリコン窒化膜等誘電率の大きい絶縁膜を適用することも可能である。その結果、更に電極１５ａの絶縁耐圧量が増加し、安定したＴＦＴが得られる。
また、本実施形態における図９の構成では、図７の構成と同様に、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂの上にコンタクトホールを開口する。それにより、接続用導電膜層１６ａ及び敷設用導電膜層１６ｂがドライエッチングのストッパとなる。従って、オーバーエッチング等の不具合を防止する効果があると同時に、半導体層１３と配線１８との接続を確実に行い、接続抵抗値を低減する効果がある。また、半導体層１３の外側に敷設用導電膜層１６ｂが延伸しているため、低抵抗の立体配線として回路に使用できるという効果もある。
実施の形態３におけるＴＦＴの製造方法の具体例について説明する。実施の形態３におけるＴＦＴの製造方法の具体例は前述の実施の形態１におけるＴＦＴの製造方法の具体例とほぼ同じであるので違いのみを説明する。基板１１上に接続用導電膜層１６ａを形成する際に、同時に敷設用導電膜層１６ｂを形成する。ゲート電極１５形成後、ソース領域１３１及びドレイン領域１３３を形成するため、例えばリン（Ｐ）或いはボロン（Ｂ）等の不純物を注入する。注入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。この時、半導体層１３に形成されるソース領域１３１及びドレイン領域１３３の実効導電性不純物濃度は１×１０１７／ｃｍ３以下であることが望ましい。以上の工程を経て、ＴＦＴが完成する。
なお、実施の形態２に係るＴＦＴにおいても、実施の形態１及び実施の形態３で示したものと同様の構成を適用することができる。例えば、ＬＤＤ構造及びＧＯＬＤ構造のＴＦＴにおいても、ソース領域１３１及びチャネル領域１３２下部だけでなく、ドレイン領域１３３の下部に敷設用導電膜層（不図示）を形成することが可能である。敷設用導電膜層の形成方法及び配置については、実施の形態３に示したものと同様であるが、敷設用導電膜層１６ｂはＬＤＤ領域１９ａに入り込むとＬＤＤの効果は低下するので注意を要する。このような構成により、ドレイン領域１３３に寄生する抵抗を更に低減することが可能となる。
また、ＬＤＤ構造及びＧＯＬＤ構造のＴＦＴにおいても、ソース領域１３１及びドレイン領域１３３との接続を図るため、層間絶縁層（不図示）及び配線（不図示）を形成することができる。その場合は、接続用導電膜層１６ａは、ドライエッチングによるコンタクトホール開口時のストッパとして、配線と半導体層１３との接続を安定させることができる。なお、ドレイン領域１３３の下部に敷設用導電膜層（不図示）が形成されている場合についても同様である。
また、ＬＤＤ構造及びＧＯＬＤ構造のＴＦＴにおいても、ドレイン領域１３３下部に敷設用導電膜層を形成した場合、敷設用導電膜層を半導体層１３より外に延伸（不図示）することが可能である。同時に、延伸した敷設用導電膜層の上部にはゲート絶縁層が配置され、ゲート絶縁層を介して電極を形成することも可能である。その結果、電極がゲート電極１５のキャパシタとなり、安定したＴＦＴが得られる。
実施の形態１乃至３に示したＴＦＴは、特に有機ＥＬ表示装置に好適である。なお、本発明はトップゲート型ＴＦＴのみならず、ボトムゲート型ＴＦＴについても適用可能である。
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
実施の形態１に係るＴＦＴの構成を示す断面図である。 実施の形態２に係るＬＤＤ構造のＴＦＴの断面図である。 実施の形態２に係るＬＤＤ構造のＴＦＴの他の構成を示す断面図である。 実施の形態２に係るＧＯＬＤ構造のＴＦＴの断面図である。 実施の形態２に係るＧＯＬＤ構造のＴＦＴの他の構成を示す断面図である。 実施の形態３に係るＴＦＴの構成を示す断面図である。 実施の形態３に係るＴＦＴの他の構成を示す断面図である。 実施の形態３に係るＴＦＴの他の構成を示す断面図である。 実施の形態３に係るＴＦＴの他の構成を示す断面図である。 薄膜トランジスタのＩｄ−Ｖｄｓ特性の関係を示したグラフである。 従来のＴＦＴの構造を示した断面図である。
符号の説明
１０ ＴＦＴ
１１ 基板、 １２ 保護絶縁層、 １３ 半導体層、
１３１ ソース領域、 １３２ チャネル領域、 １３３ ドレイン領域、
１４ ゲート絶縁層、 １５ ゲート電極、 １５ａ 電極、
１６ａ 接続用導電膜層、１６ｂ 敷設用導電膜層、 １７ 層間絶縁層、
１８ 配線、 １９ａ、１９ｂ 低濃度領域、
２０ ＴＦＴ
２１ 基板、 ２２ 保護絶縁層、 ２３ 半導体層、
２３１ ソース領域、 ２３２ チャネル領域、 ２３３ ドレイン領域、
２４ ゲート絶縁層、 ２５ ゲート電極

Claims (16)

  1. 基板上に、
    第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層と、
    ゲート絶縁層を介して前記半導体層の対面に配置されるゲート電極と、
    前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう、前記第１の拡散領域から前記チャネル領域の一部まで延在された接続用導電膜層を備える薄膜トランジスタ。
  2. 前記接続用導電膜層は、電圧印加時に前記第２の拡散領域と前記チャネル領域の界面に形成される空乏層から離間して配置される請求項１に記載の薄膜トランジスタ。
  3. 前記接続用導電膜層は、高融点金属又は金属窒化膜を含んでいる請求項１又は２に記載の薄膜トランジスタ。
  4. 前記接続用導電膜層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮのうち、一つ以上を含む請求項１乃至３のいずれか１項に記載の薄膜トランジスタ。
  5. 前記チャネル領域と前記第１の拡散領域の間、及び前記チャネル領域と前記第２の拡散領域の間に、前記第１及び第２の拡散領域より不純物濃度が低い低濃度領域を形成する請求項１乃至４のいずれか１項に記載の薄膜トランジスタ。
  6. 基板上に、接続用導電層を形成する工程、第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層を形成する工程、前記半導体層上にゲート絶縁層を形成する工程、前記ゲート絶縁層上にゲート電極を形成する工程を持つ薄膜トランジスタの製造方法において、
    前記接続用導電層は、前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう形成されることを特徴とする薄膜トランジスタの製造方法。
  7. 基板上に、
    第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層と、
    ゲート絶縁層を介して前記半導体層の対面に配置されるゲート電極と、
    前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう、前記第１の拡散領域から前記チャネル領域の一部まで延在された接続用導電膜層を備え、
    前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第２の拡散領域と電気的に接続する敷設用導電膜層を備える薄膜トランジスタ。
  8. 前記接続用導電膜層は、電圧印加時に前記第２の拡散領域と前記チャネル領域の界面に形成される空乏層から離間して配置され、前記敷設用導電膜層は、電圧印加時に前記第２の拡散領域と前記チャネル領域の界面に形成される空乏層から離間して配置される請求項７に記載の薄膜トランジスタ。
  9. 前記第２の拡散領域外部に延在した前記敷設用導電膜層と、前記ゲート絶縁層と、前記ゲート電極とで構成されるキャパシタを備えた請求項７又は８に記載の薄膜トランジスタ。
  10. 前記接続用導電膜層及び前記敷設用導電膜層は、同一の材料で形成されている請求項７乃至９のいずれか１項に記載の薄膜トランジスタ。
  11. 前記敷設用導電膜層は、高融点金属又は金属窒化膜を含んでいる請求項７乃至１０のいずれか１項に記載の薄膜トランジスタ。
  12. 前記敷設用導電膜層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮのうち、一つ以上を含む請求項７乃至１１のいずれか１項に記載の薄膜トランジスタ。
  13. 前記チャネル領域と前記第１の拡散領域の間、及び前記チャネル領域と前記第２の拡散領域の間に、前記第１及び第２の拡散領域より不純物濃度が低い低濃度領域を形成する請求項７乃至１２のいずれか１項に記載の薄膜トランジスタ。
  14. 前記第１の拡散領域および前記第２の拡散領域における導電性不純物の実効濃度は１×１０１７／ｃｍ３以下である請求項７乃至１１のいずれか１項に記載の薄膜トランジスタ。
  15. 基板上に、接続用導電層を形成する工程、敷設用導電層を形成する工程、第１の拡散領域、チャネル領域、及び第２の拡散領域を有する半導体層を形成する工程、前記半導体層上にゲート絶縁層を形成する工程、前記ゲート絶縁層上にゲート電極を形成する工程を持つ薄膜トランジスタの製造方法において、
    前記接続用導電層は、前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第１の拡散領域から前記チャネル領域とを電気的に接続するよう形成され、敷設用導電層は前記半導体層の前記ゲート絶縁層側と反対側に設けられ、前記第２の拡散領域と電気的に接続することを特徴とする薄膜トランジスタの製造方法。
  16. 請求項１乃至５又は請求項７乃至１４のいずれか１項に記載の薄膜トランジスタを有する表示装置。
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