JP7262435B2 - 半導体装置 - Google Patents
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Description
本発明は半導体装置に関する。なお本明細書において、半導体装置とは半導体素子を含む
ものをいい、このような半導体素子として、例えばトランジスタが挙げられる。また、液
晶表示装置なども半導体装置に含まれるものである。
ものをいい、このような半導体素子として、例えばトランジスタが挙げられる。また、液
晶表示装置なども半導体装置に含まれるものである。
シリコンを用いたトランジスタに対して、近年、ワイドギャップ半導体である酸化物半導
体をチャネルに用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術
が注目されている。例えば酸化物半導体として、酸化亜鉛、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術
が特許文献１および特許文献２で開示されている。
体をチャネルに用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術
が注目されている。例えば酸化物半導体として、酸化亜鉛、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術
が特許文献１および特許文献２で開示されている。
まず、図６に半導体装置の一例を示す。
図６に示す半導体装置は、基板１００上に設けられた下地絶縁膜１０１と、下地絶縁膜１
０１上に設けられた酸化物半導体膜５０４と、酸化物半導体膜５０４上に一部接して、離
間して設けられたソース電極５０２ａおよびドレイン電極５０２ｂと、酸化物半導体膜５
０４、ソース電極５０２ａおよびドレイン電極５０２ｂを覆って設けられたゲート絶縁膜
５０６と、ゲート絶縁膜５０６上に、ゲート絶縁膜５０６を介し、ソース電極５０２ａお
よびドレイン電極５０２ｂの一部と重畳しているゲート電極５０８と、ゲート絶縁膜５０
６およびゲート電極５０８を覆って設けられた層間絶縁膜５１０と、層間絶縁膜５１０に
設けられたコンタクトホール５３０において、ソース電極５０２ａまたはドレイン電極５
０２ｂと接続する配線５１６と、を有する。
０１上に設けられた酸化物半導体膜５０４と、酸化物半導体膜５０４上に一部接して、離
間して設けられたソース電極５０２ａおよびドレイン電極５０２ｂと、酸化物半導体膜５
０４、ソース電極５０２ａおよびドレイン電極５０２ｂを覆って設けられたゲート絶縁膜
５０６と、ゲート絶縁膜５０６上に、ゲート絶縁膜５０６を介し、ソース電極５０２ａお
よびドレイン電極５０２ｂの一部と重畳しているゲート電極５０８と、ゲート絶縁膜５０
６およびゲート電極５０８を覆って設けられた層間絶縁膜５１０と、層間絶縁膜５１０に
設けられたコンタクトホール５３０において、ソース電極５０２ａまたはドレイン電極５
０２ｂと接続する配線５１６と、を有する。
図６に示す半導体装置は、例えば、電力回路のスイッチに適用することができる。図６に
示すような半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧（ソー
ス電位を基準としたドレイン電位との電位差）に対する半導体膜およびゲート絶縁膜の耐
圧が高いことが重要である。そのため、図６に示した半導体膜として、酸化物半導体、シ
リコンカーバイド、またはＧａＮなどのワイドギャップ半導体を用いることが有効である
。しかし、ワイドギャップ半導体である酸化物半導体を用いた半導体装置においても、図
６の構成はゲート電極の一部とドレイン電極の一部が重畳しているため、ドレイン電圧を
高くすると、電界が特定の部分（主にドレイン電極端）に集中してしまう。これにより、
ゲート絶縁膜または酸化物半導体膜の絶縁破壊が起こりやすいという問題がある。
示すような半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧（ソー
ス電位を基準としたドレイン電位との電位差）に対する半導体膜およびゲート絶縁膜の耐
圧が高いことが重要である。そのため、図６に示した半導体膜として、酸化物半導体、シ
リコンカーバイド、またはＧａＮなどのワイドギャップ半導体を用いることが有効である
。しかし、ワイドギャップ半導体である酸化物半導体を用いた半導体装置においても、図
６の構成はゲート電極の一部とドレイン電極の一部が重畳しているため、ドレイン電圧を
高くすると、電界が特定の部分（主にドレイン電極端）に集中してしまう。これにより、
ゲート絶縁膜または酸化物半導体膜の絶縁破壊が起こりやすいという問題がある。
本発明の一態様は、半導体装置における電界集中を緩和させることを課題の一とする。
本発明の一態様は、半導体装置における電界集中を緩和させるとともに、オン電流の低下
を極力抑えることを課題の一とする。
を極力抑えることを課題の一とする。
本発明の一態様は、第１の領域および第２の領域を有するワイドギャップ半導体膜と、該
ワイドギャップ半導体膜と接して設けられた一対の電極と、ワイドギャップ半導体膜上の
ゲート絶縁膜と、ゲート絶縁膜を介し、一対の電極の一方の一部および第１の領域と重畳
するゲート電極と、を有し、第１の領域の少なくとも一部および第２の領域の少なくとも
一部は一対の電極間にあり、ゲート電極は、一対の電極の他方と重畳しないことを特徴と
する半導体装置である。
ワイドギャップ半導体膜と接して設けられた一対の電極と、ワイドギャップ半導体膜上の
ゲート絶縁膜と、ゲート絶縁膜を介し、一対の電極の一方の一部および第１の領域と重畳
するゲート電極と、を有し、第１の領域の少なくとも一部および第２の領域の少なくとも
一部は一対の電極間にあり、ゲート電極は、一対の電極の他方と重畳しないことを特徴と
する半導体装置である。
本発明の一態様は、第１の領域および第２の領域を有するワイドギャップ半導体膜と、該
ワイドギャップ半導体膜と接して設けられた一対の電極と、ワイドギャップ半導体膜上の
ゲート絶縁膜と、ゲート絶縁膜を介し、一対の電極の一方の一部および第１の領域と重畳
するゲート電極と、を有し、第１の領域の少なくとも一部および第２の領域の少なくとも
一部は一対の電極間にあり、ゲート電極および一対の電極の他方との間に、第２の領域の
少なくとも一部を有することを特徴とする半導体装置である。
ワイドギャップ半導体膜と接して設けられた一対の電極と、ワイドギャップ半導体膜上の
ゲート絶縁膜と、ゲート絶縁膜を介し、一対の電極の一方の一部および第１の領域と重畳
するゲート電極と、を有し、第１の領域の少なくとも一部および第２の領域の少なくとも
一部は一対の電極間にあり、ゲート電極および一対の電極の他方との間に、第２の領域の
少なくとも一部を有することを特徴とする半導体装置である。
本発明の一態様は、ゲート電極と、該ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上に
設けられる第１の領域および第２の領域を有するワイドギャップ半導体膜と、ワイドギャ
ップ半導体膜と接して設けられた一対の電極と、を有し、第１の領域の少なくとも一部お
よび第２の領域の少なくとも一部は一対の電極間にあり、ゲート電極は、ゲート絶縁膜を
介して、一対の電極の一方の一部および第１の領域と重畳し、ゲート電極は、一対の電極
の他方と重畳しないことを特徴とする半導体装置である。
設けられる第１の領域および第２の領域を有するワイドギャップ半導体膜と、ワイドギャ
ップ半導体膜と接して設けられた一対の電極と、を有し、第１の領域の少なくとも一部お
よび第２の領域の少なくとも一部は一対の電極間にあり、ゲート電極は、ゲート絶縁膜を
介して、一対の電極の一方の一部および第１の領域と重畳し、ゲート電極は、一対の電極
の他方と重畳しないことを特徴とする半導体装置である。
本発明の一態様は、ゲート電極と、該ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上に
設けられる第１の領域および第２の領域を有するワイドギャップ半導体膜と、ワイドギャ
ップ半導体膜と接して設けられた一対の電極と、を有し、第１の領域の少なくとも一部お
よび第２の領域の少なくとも一部は一対の電極間にあり、ゲート電極は、ゲート絶縁膜を
介して、一対の電極の一方の一部および第１の領域と重畳し、ゲート電極および一対の電
極の他方との間に、第２の領域の少なくとも一部を有することを特徴とする半導体装置で
ある。
設けられる第１の領域および第２の領域を有するワイドギャップ半導体膜と、ワイドギャ
ップ半導体膜と接して設けられた一対の電極と、を有し、第１の領域の少なくとも一部お
よび第２の領域の少なくとも一部は一対の電極間にあり、ゲート電極は、ゲート絶縁膜を
介して、一対の電極の一方の一部および第１の領域と重畳し、ゲート電極および一対の電
極の他方との間に、第２の領域の少なくとも一部を有することを特徴とする半導体装置で
ある。
本発明の一態様は、第１の領域の電気抵抗値より第２の領域の電気抵抗値が低いことを特
徴とする半導体装置である。
徴とする半導体装置である。
本発明の一態様は、一対の電極の一方がソース電極であり、他方がドレイン電極であるこ
とを特徴とする半導体装置である。
とを特徴とする半導体装置である。
ワイドギャップ半導体としては、少なくともシリコンのバンドギャップ（禁制帯幅ともい
う。）である１．１ｅＶよりも大きいバンドギャップを持つ酸化物半導体（例えばＩｎ－
Ｇａ－Ｚｎ－Ｏ系酸化物半導体は約３．１５ｅＶ、酸化インジウムは約３．０ｅＶ、イン
ジウム錫酸化物は約３．０ｅＶ、インジウムガリウム酸化物は約３．３ｅＶ、インジウム
亜鉛酸化物は約２．７ｅＶ、酸化錫は約３．３ｅＶ、酸化亜鉛は約３．３７ｅＶなど）、
シリコンカーバイド（約３．３ｅＶ）、ＧａＮ（約３．４ｅＶ）などを用いることができ
る。
う。）である１．１ｅＶよりも大きいバンドギャップを持つ酸化物半導体（例えばＩｎ－
Ｇａ－Ｚｎ－Ｏ系酸化物半導体は約３．１５ｅＶ、酸化インジウムは約３．０ｅＶ、イン
ジウム錫酸化物は約３．０ｅＶ、インジウムガリウム酸化物は約３．３ｅＶ、インジウム
亜鉛酸化物は約２．７ｅＶ、酸化錫は約３．３ｅＶ、酸化亜鉛は約３．３７ｅＶなど）、
シリコンカーバイド（約３．３ｅＶ）、ＧａＮ（約３．４ｅＶ）などを用いることができ
る。
本発明の一態様は、ワイドギャップ半導体として酸化物半導体を用い、該酸化物半導体は
Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二種以上の元素を含むことを特徴とする半導体
装置である。
Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二種以上の元素を含むことを特徴とする半導体
装置である。
本発明の一態様は、上記第２の領域に、窒素、リンもしくは砒素、または希ガスのうちい
ずれか一以上の元素が、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／
ｃｍ３以下含まれていることを特徴とする半導体装置である。
ずれか一以上の元素が、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／
ｃｍ３以下含まれていることを特徴とする半導体装置である。
本発明の一態様によって、半導体装置を電力回路のスイッチなどに適用する場合に、電界
の集中を緩和することができる。
の集中を緩和することができる。
本発明の一態様によって、半導体装置を電力回路のスイッチなどに適用する場合に、電界
集中を緩和させるとともに、オン電流の低下を極力抑えることができる。
集中を緩和させるとともに、オン電流の低下を極力抑えることができる。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について説明する。
本実施の形態では、本発明の一態様である半導体装置について説明する。
図１は、本発明の一態様である半導体装置を示す図である。図１（Ａ）は、本発明の一態
様である半導体装置の断面図である。図１（Ｂ）は、本発明の一態様である半導体装置の
上面図である。なお、図１（Ａ）は、図１（Ｂ）のＡ－Ｂにおける断面図である。
様である半導体装置の断面図である。図１（Ｂ）は、本発明の一態様である半導体装置の
上面図である。なお、図１（Ａ）は、図１（Ｂ）のＡ－Ｂにおける断面図である。
図１（Ａ）に示す半導体装置では、基板１００上に下地絶縁膜１０１を設け、下地絶縁膜
１０１上に設けられた第１の領域１２０および第２の領域１２１を有する酸化物半導体膜
１０４と、酸化物半導体膜１０４上に一部接して、離間して設けられたソース電極１０２
ａおよびドレイン電極１０２ｂと、酸化物半導体膜１０４、ソース電極１０２ａおよびド
レイン電極１０２ｂ上に設けられたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に、ゲ
ート絶縁膜１０６を介し、ソース電極１０２ａの一部および第１の領域１２０と重畳し、
かつドレイン電極１０２ｂとは重畳しないゲート電極１０８と、ゲート絶縁膜１０６およ
びゲート電極１０８上に設けられた層間絶縁膜１１０と、層間絶縁膜１１０に設けられた
コンタクトホール１３０において、ソース電極１０２ａまたはドレイン電極１０２ｂと接
続する配線１１６と、を有する。
１０１上に設けられた第１の領域１２０および第２の領域１２１を有する酸化物半導体膜
１０４と、酸化物半導体膜１０４上に一部接して、離間して設けられたソース電極１０２
ａおよびドレイン電極１０２ｂと、酸化物半導体膜１０４、ソース電極１０２ａおよびド
レイン電極１０２ｂ上に設けられたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に、ゲ
ート絶縁膜１０６を介し、ソース電極１０２ａの一部および第１の領域１２０と重畳し、
かつドレイン電極１０２ｂとは重畳しないゲート電極１０８と、ゲート絶縁膜１０６およ
びゲート電極１０８上に設けられた層間絶縁膜１１０と、層間絶縁膜１１０に設けられた
コンタクトホール１３０において、ソース電極１０２ａまたはドレイン電極１０２ｂと接
続する配線１１６と、を有する。
なお、第１の領域１２０の少なくとも一部および第２の領域１２１の少なくとも一部は、
ソース電極１０２ａおよびドレイン電極１０２ｂ間に形成されている。
ソース電極１０２ａおよびドレイン電極１０２ｂ間に形成されている。
また、第１の領域１２０の電気抵抗値より第２の領域１２１の電気抵抗値は低く、第２の
領域１２１の電気抵抗値はドレイン電極１０２ｂの電気抵抗値よりも高い。
領域１２１の電気抵抗値はドレイン電極１０２ｂの電気抵抗値よりも高い。
さらに、第２の領域１２１は、窒素、リン、もしくは砒素、または希ガスのうち、いずれ
か一以上の元素が含まれており、その濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×
１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
か一以上の元素が含まれており、その濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×
１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、第２の領域１２１は、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましく
は１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。導電率が低すぎると、トランジスタ
のオン電流が低下してしまう。また、導電率が高すぎないようにすることによって、第２
の領域１２１で生じる電界の影響を和らげることができ、さらに、微細なトランジスタに
おいては、短チャネル効果を抑制することができる。
は１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。導電率が低すぎると、トランジスタ
のオン電流が低下してしまう。また、導電率が高すぎないようにすることによって、第２
の領域１２１で生じる電界の影響を和らげることができ、さらに、微細なトランジスタに
おいては、短チャネル効果を抑制することができる。
酸化物半導体膜１０４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
どの状態をとる。
好ましくは、酸化物半導体膜１０４は、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ－ＯＳ膜
は、非晶質相に結晶部を有する結晶－非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜に粒界（グレインバウンダリー
ともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に起因する電子移動
度の低下が抑制される。
は、非晶質相に結晶部を有する結晶－非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜に粒界（グレインバウンダリー
ともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に起因する電子移動
度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－５
°以上５°以下の範囲も含まれることとする。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
以上のような、酸化物半導体膜においてゲート電極とドレイン電極が重畳しないオフセッ
ト領域が形成された構造を有することによって、例えば本発明の一態様である半導体装置
を電力回路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和
することができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広
がり、様々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置
は、上述したように電界集中を緩和させるとともに、オン電流の低下を極力抑えることが
できるという特徴を有する。
ト領域が形成された構造を有することによって、例えば本発明の一態様である半導体装置
を電力回路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和
することができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広
がり、様々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置
は、上述したように電界集中を緩和させるとともに、オン電流の低下を極力抑えることが
できるという特徴を有する。
＜半導体装置の作製方法の一例＞
次に、図１に示した半導体装置の作製方法について、図２を用いて説明する。
次に、図１に示した半導体装置の作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１００上に下地絶縁膜１０１、酸化物半導体膜１０４、ソ
ース電極１０２ａ、ドレイン電極１０２ｂおよびゲート絶縁膜１０６を形成する。
ース電極１０２ａ、ドレイン電極１０２ｂおよびゲート絶縁膜１０６を形成する。
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムまたはＧａＮなどの化合
物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素
子が設けられたものを、基板１００として用いてもよい。
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムまたはＧａＮなどの化合
物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素
子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトラン
ジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタ
を剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層
を設けるとよい。
ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトラン
ジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタ
を剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層
を設けるとよい。
下地絶縁膜１０１は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化
シリコン膜、酸化アルミニウム膜、酸化ガリウムまたは酸化ジルコニウム膜の単層または
積層とすればよい。
シリコン膜、酸化アルミニウム膜、酸化ガリウムまたは酸化ジルコニウム膜の単層または
積層とすればよい。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
を示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原
子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以
下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素
よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒
素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が
１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフ
ォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓ
ｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａ
ｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含
有比率は、その合計が１００原子％を超えない値をとる。
を示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原
子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以
下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素
よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒
素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が
１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフ
ォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓ
ｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａ
ｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含
有比率は、その合計が１００原子％を超えない値をとる。
下地絶縁膜１０１は、加熱により酸素放出される膜を用いてもよい。
「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素
の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上であることをいう。
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素
の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６－２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した
。
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６－２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
酸素の放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
下地絶縁膜から酸化物半導体膜に酸素が供給されることで、下地絶縁膜および酸化物半導
体膜の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電
荷などが、上述の下地絶縁膜および酸化物半導体膜の界面に捕獲されることを抑制するこ
とができ、電気特性の劣化の少ないトランジスタを得ることができる。
体膜の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電
荷などが、上述の下地絶縁膜および酸化物半導体膜の界面に捕獲されることを抑制するこ
とができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トラン
ジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側
で生じる酸素欠損において顕著である。なお、本実施の形態におけるバックチャネルとは
、酸化物半導体膜において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体
膜に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因
である、酸化物半導体膜の酸素欠損を補うことができる。
導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トラン
ジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側
で生じる酸素欠損において顕著である。なお、本実施の形態におけるバックチャネルとは
、酸化物半導体膜において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体
膜に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因
である、酸化物半導体膜の酸素欠損を補うことができる。
即ち、酸化物半導体膜に酸素欠損が生じると、下地絶縁膜と酸化物半導体膜との界面にお
ける電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素放出
される絶縁膜を設けることで、酸化物半導体膜および下地絶縁膜の界面準位、ならびに酸
化物半導体膜の酸素欠損を低減し、酸化物半導体膜および下地絶縁膜の界面における電荷
捕獲の影響を小さくすることができる。
ける電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素放出
される絶縁膜を設けることで、酸化物半導体膜および下地絶縁膜の界面準位、ならびに酸
化物半導体膜の酸素欠損を低減し、酸化物半導体膜および下地絶縁膜の界面における電荷
捕獲の影響を小さくすることができる。
酸化物半導体膜１０４は、スパッタリング法により、厚さ１ｎｍ以上１００ｎｍ以下の酸
化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて
酸化物半導体膜を選択的にエッチングして形成される。
化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて
酸化物半導体膜を選択的にエッチングして形成される。
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェ
ット法、印刷法等を適宜用いることができる。また、酸化物半導体膜のエッチングはウエ
ットエッチングまたはドライエッチングを適宜用いることができる。
ット法、印刷法等を適宜用いることができる。また、酸化物半導体膜のエッチングはウエ
ットエッチングまたはドライエッチングを適宜用いることができる。
ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する
。
。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０－１０Ｐａ・ｍ３／秒以下
とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物
の混入を低減することができる。
とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物
の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０－１０Ｐａ・ｍ３／秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０－１０Ｐａ・ｍ３／秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム
、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、
クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケ
ルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面
積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低
減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロム
などの不動態で被覆してもよい。
、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、
クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケ
ルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面
積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低
減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロム
などの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが
好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以
下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影
響を長さに応じて低減できる。
好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以
下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影
響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ター
ボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そ
こで、例えば水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオ
ンポンプを組み合わせることが有効となる。
子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ター
ボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そ
こで、例えば水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオ
ンポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しない
が、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱
離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室を
ベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくする
ことができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性
ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離
速度をさらに大きくすることができる。
が、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱
離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室を
ベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくする
ことができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性
ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離
速度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、Ａ
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
Ｃ電源装置、ＤＣ電源装置等を適宜用いることができる。
酸化物半導体膜１０４として、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以
上の元素を含有する。このような酸化物半導体は、例えば、四元系金属酸化物であるＩｎ
－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ
系金属酸化物、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物
、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ａｌ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ
－Ｚｎ－Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ
－Ｚｎ－Ｏ系金属酸化物や、一元系金属酸化物であるＺｎ－Ｏ系金属酸化物、Ｓｎ－Ｏ系
金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体に
、例えばＳｉＯ２を含ませてもよい。
上の元素を含有する。このような酸化物半導体は、例えば、四元系金属酸化物であるＩｎ
－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ
系金属酸化物、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物
、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ａｌ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ
－Ｚｎ－Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ
－Ｚｎ－Ｏ系金属酸化物や、一元系金属酸化物であるＺｎ－Ｏ系金属酸化物、Ｓｎ－Ｏ系
金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体に
、例えばＳｉＯ２を含ませてもよい。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜
鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料の
薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれ
た一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ
、またはＧａ及びＣｏなどがある。
薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれ
た一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ
、またはＧａ及びＣｏなどがある。
酸化物半導体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の材料を用いる場合、ターゲットの一例とし
て、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いること
もできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］～１：４の組成比を有す
るターゲットを用いることもできる。
て、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いること
もできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］～１：４の組成比を有す
るターゲットを用いることもできる。
また、酸化物半導体としてＩｎ－Ｚｎ－Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１～１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１～１：４）、好ましくはＩｎ：Ｚｎ＝２０：１～１：１（ｍｏｌ数
比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１～１：２）、さらに好ましくはＩｎ：Ｚｎ
＝１５：１～１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２～３：
４）とする。例えば、Ｉｎ－Ｚｎ－Ｏ系酸化物半導体の形成に用いるターゲットは、原子
数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１～１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１～１：４）、好ましくはＩｎ：Ｚｎ＝２０：１～１：１（ｍｏｌ数
比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１～１：２）、さらに好ましくはＩｎ：Ｚｎ
＝１５：１～１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２～３：
４）とする。例えば、Ｉｎ－Ｚｎ－Ｏ系酸化物半導体の形成に用いるターゲットは、原子
数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
ス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃
以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を
加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐこ
とができる。また、ＣＡＡＣ－ＯＳ膜を形成することができる。
以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を
加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐこ
とができる。また、ＣＡＡＣ－ＯＳ膜を形成することができる。
さらに、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から
水素を放出させると共に、下地絶縁膜１０１に含まれる酸素の一部を、酸化物半導体膜１
０４と、下地絶縁膜１０１における酸化物半導体膜１０４との界面近傍に拡散させること
が好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ－ＯＳ膜
を形成することができる。
水素を放出させると共に、下地絶縁膜１０１に含まれる酸素の一部を、酸化物半導体膜１
０４と、下地絶縁膜１０１における酸化物半導体膜１０４との界面近傍に拡散させること
が好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ－ＯＳ膜
を形成することができる。
該加熱処理の温度は、酸化物半導体膜１０４から水素を放出させると共に、下地絶縁膜１
０１に含まれる酸素の一部を放出させ、さらには酸化物半導体膜１０４に拡散させる温度
が好ましく、代表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以
上４５０℃以下とする。
０１に含まれる酸素の一部を放出させ、さらには酸化物半導体膜１０４に拡散させる温度
が好ましく、代表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以
上４５０℃以下とする。
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いる
ことができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理
を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体
膜を形成するための時間を短縮することができる。
ことができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理
を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体
膜を形成するための時間を短縮することができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分～２４時間とする。処理時
間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するこ
とができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分～２４時間とする。処理時
間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するこ
とができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
また、上記ＣＡＡＣ―ＯＳの作製方法は、本実施の形態に示す形成方法に限定されない。
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレート
などにおいて、不純物の混入を極力抑えることによって、下地絶縁膜及び酸化物半導体膜
に含まれる水素などの不純物の混入を低減することができる。また、下地絶縁膜から酸化
物半導体膜への水素などの不純物の拡散を低減することができる。酸化物半導体に含まれ
る水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あ
るいは酸素が脱離した部分）には欠陥が形成されてしまう。
などにおいて、不純物の混入を極力抑えることによって、下地絶縁膜及び酸化物半導体膜
に含まれる水素などの不純物の混入を低減することができる。また、下地絶縁膜から酸化
物半導体膜への水素などの不純物の拡散を低減することができる。酸化物半導体に含まれ
る水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あ
るいは酸素が脱離した部分）には欠陥が形成されてしまう。
このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化
物半導体膜の欠陥を低減することが可能である。これらのことから、不純物をできるだけ
除去し、高純度化させたＣＡＡＣ―ＯＳ膜をチャネル領域とすることにより、トランジス
タに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気
的特性を有することができる。
物半導体膜の欠陥を低減することが可能である。これらのことから、不純物をできるだけ
除去し、高純度化させたＣＡＡＣ―ＯＳ膜をチャネル領域とすることにより、トランジス
タに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気
的特性を有することができる。
なお、酸化物半導体膜に用いることが可能な金属酸化物は、バンドギャップが２ｅＶ以上
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギ
ャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができ
る。
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、バンドギ
ャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができ
る。
ソース電極１０２ａおよびドレイン電極１０２ｂは、導電材料としてアルミニウム、チタ
ン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、
またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または
積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造
、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そ
のチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層
構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用
いてもよい。なお、ソース電極１０２ａおよびドレイン電極１０２ｂは配線としても機能
する。
ン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、
またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または
積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造
、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そ
のチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層
構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用
いてもよい。なお、ソース電極１０２ａおよびドレイン電極１０２ｂは配線としても機能
する。
ゲート絶縁膜１０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく
、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成
すればよい。ゲート絶縁膜１０６は、加熱により酸素放出される膜を用いてもよい。ゲー
ト絶縁膜１０６に加熱により酸素放出される膜を用いることで、酸化物半導体に生じる酸
素欠損を補償することができ、トランジスタの電気特性の劣化を抑制できる。
化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく
、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成
すればよい。ゲート絶縁膜１０６は、加熱により酸素放出される膜を用いてもよい。ゲー
ト絶縁膜１０６に加熱により酸素放出される膜を用いることで、酸化物半導体に生じる酸
素欠損を補償することができ、トランジスタの電気特性の劣化を抑制できる。
また、ゲート絶縁膜１０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－
ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ－ｋ材料と、酸化
シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができ
る。ゲート絶縁膜１０６の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以
上５０ｎｍ以下とするとよい。
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－
ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ－ｋ材料と、酸化
シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができ
る。ゲート絶縁膜１０６の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以
上５０ｎｍ以下とするとよい。
次に、図２（Ｂ）に示すように、ゲート絶縁膜１０６上にゲート電極１０８を形成する。
該ゲート電極１０８は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスク
を用いて導電膜を選択的にエッチングして形成される。また、ゲート電極１０８は、ソー
ス電極１０２ａと一部重畳し、ドレイン電極１０２ｂとは重畳しない。
該ゲート電極１０８は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスク
を用いて導電膜を選択的にエッチングして形成される。また、ゲート電極１０８は、ソー
ス電極１０２ａと一部重畳し、ドレイン電極１０２ｂとは重畳しない。
ゲート電極１０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジル
コニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート
電極１０８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チ
タン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二
層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタ
ン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがあ
る。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは
窒化膜を用いてもよい。
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジル
コニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート
電極１０８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チ
タン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二
層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタ
ン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがあ
る。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは
窒化膜を用いてもよい。
また、ゲート電極１０８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１０８とゲート絶縁膜１０６との間に、ゲート絶縁膜１０６に接する材
料層として、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜や、窒素を含むＩｎ－Ｓｎ－Ｏ膜や、窒
素を含むＩｎ－Ｇａ－Ｏ膜や、窒素を含むＩｎ－Ｚｎ－Ｏ膜や、窒素を含むＳｎ－Ｏ膜や
、窒素を含むＩｎ－Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい
。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電
気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素
子を実現できる。例えば、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いる場合、少なくとも
酸化物半導体膜１０４より高い窒素濃度、具体的には７原子％以上のＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を用いる。
料層として、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜や、窒素を含むＩｎ－Ｓｎ－Ｏ膜や、窒
素を含むＩｎ－Ｇａ－Ｏ膜や、窒素を含むＩｎ－Ｚｎ－Ｏ膜や、窒素を含むＳｎ－Ｏ膜や
、窒素を含むＩｎ－Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい
。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電
気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素
子を実現できる。例えば、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いる場合、少なくとも
酸化物半導体膜１０４より高い窒素濃度、具体的には７原子％以上のＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を用いる。
次に、図２（Ｃ）に示すように、酸化物半導体膜１０４にイオン１５０を添加する処理を
行う。
行う。
酸化物半導体膜１０４にイオン１５０を添加する方法として、イオンドーピング法または
イオンインプランテーション法を用いることができる。また、添加するイオン１５０とし
ては、窒素、リンもしくは砒素、または希ガスのうち、少なくとも一つを選択する。図２
（Ｃ）に示すようにイオン１５０の添加を行うことにより、ゲート電極１０８、ソース電
極１０２ａおよびドレイン電極１０２ｂがマスクとなるため、セルフアラインでイオン１
５０が添加される領域である第２の領域１２１、及びイオン１５０が添加されない領域で
ある第１の領域１２０が形成される。
イオンインプランテーション法を用いることができる。また、添加するイオン１５０とし
ては、窒素、リンもしくは砒素、または希ガスのうち、少なくとも一つを選択する。図２
（Ｃ）に示すようにイオン１５０の添加を行うことにより、ゲート電極１０８、ソース電
極１０２ａおよびドレイン電極１０２ｂがマスクとなるため、セルフアラインでイオン１
５０が添加される領域である第２の領域１２１、及びイオン１５０が添加されない領域で
ある第１の領域１２０が形成される。
さらに、イオン１５０が添加された第２の領域１２１は、イオン添加のダメージにより結
晶性が低減することによって、非晶質領域となる場合がある。また、イオンの添加量など
の添加条件を調節することによって、酸化物半導体膜へのダメージ量を低減させることに
より、完全な非晶質領域とならないように形成することもできる。
晶性が低減することによって、非晶質領域となる場合がある。また、イオンの添加量など
の添加条件を調節することによって、酸化物半導体膜へのダメージ量を低減させることに
より、完全な非晶質領域とならないように形成することもできる。
また、本実施に形態における酸化物半導体膜１０４へのイオン１５０の添加は、酸化物半
導体膜１０４を覆って、ゲート絶縁膜１０６が形成されている状態を示したが、酸化物半
導体膜１０４が露出している状態でイオン１５０の添加を行ってもよい。また、本実施の
形態ではソース電極１０２ａおよびドレイン電極１０２ｂがマスクとなり、ソース電極１
０２ａおよびドレイン電極１０２ｂの下層までイオン１５０を透過しない形態について示
したが、ソース電極１０２ａおよびドレイン電極１０２ｂの膜厚を小さくすることによっ
て、イオン１５０が透過できるような形態としても良い。その場合、ゲート電極１０８と
重畳していないソース電極１０２ａおよびドレイン電極１０２ｂの下層にある酸化物半導
体膜１０４に、第２の領域１２１が形成される。
導体膜１０４を覆って、ゲート絶縁膜１０６が形成されている状態を示したが、酸化物半
導体膜１０４が露出している状態でイオン１５０の添加を行ってもよい。また、本実施の
形態ではソース電極１０２ａおよびドレイン電極１０２ｂがマスクとなり、ソース電極１
０２ａおよびドレイン電極１０２ｂの下層までイオン１５０を透過しない形態について示
したが、ソース電極１０２ａおよびドレイン電極１０２ｂの膜厚を小さくすることによっ
て、イオン１５０が透過できるような形態としても良い。その場合、ゲート電極１０８と
重畳していないソース電極１０２ａおよびドレイン電極１０２ｂの下層にある酸化物半導
体膜１０４に、第２の領域１２１が形成される。
さらに、上記イオン１５０の添加はイオンドーピング法またはイオンインプランテーショ
ン法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含む
ガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによっ
て、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエ
ッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができ
る。
ン法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含む
ガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによっ
て、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエ
ッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができ
る。
また、上記イオン１５０を添加した後に、加熱処理を行ってもよい。
次に、図２（Ｄ）に示すように、ゲート絶縁膜１０６およびゲート電極１０８上に層間絶
縁膜１１０を形成し、該層間絶縁膜１１０に設けたコンタクトホール１３０において、ソ
ース電極１０２ａまたはドレイン電極１０２ｂと接続する配線１１６を形成する。
縁膜１１０を形成し、該層間絶縁膜１１０に設けたコンタクトホール１３０において、ソ
ース電極１０２ａまたはドレイン電極１０２ｂと接続する配線１１６を形成する。
層間絶縁膜１１０の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化アルミニウム、窒化アルミニウムを単層または積層させて用いることがで
き、スパッタリング法、ＣＶＤ法などで成膜すればよい。
シリコン、酸化アルミニウム、窒化アルミニウムを単層または積層させて用いることがで
き、スパッタリング法、ＣＶＤ法などで成膜すればよい。
配線１１６の材料は、ゲート電極１０８と同様の構成とすればよい。
以上のような工程により作製した半導体装置を、例えば電力回路のスイッチなどの高いド
レイン電圧が印加されるトランジスタに用いた場合においても、ドレイン電極端の電界集
中を緩和することができるため、絶縁破壊を抑制することができる。また、電界集中を緩
和させるとともに、オン電流の顕著な低下を抑制することができる。
レイン電圧が印加されるトランジスタに用いた場合においても、ドレイン電極端の電界集
中を緩和することができるため、絶縁破壊を抑制することができる。また、電界集中を緩
和させるとともに、オン電流の顕著な低下を抑制することができる。
次に、図１に示す半導体装置について計算によるシミュレーションを行ったので、その結
果について以下に示す。また、比較のために図６に示す半導体装置についても同様のシミ
ュレーションを行い、併せて以下に説明する。
果について以下に示す。また、比較のために図６に示す半導体装置についても同様のシミ
ュレーションを行い、併せて以下に説明する。
ここで、計算は下記の表１の条件により行った。なお、シミュレーションにより示す電界
強度は、ゲート電圧およびソース電圧を０Ｖとし、ドレイン電圧を１００Ｖとした場合の
電界強度を示している。
強度は、ゲート電圧およびソース電圧を０Ｖとし、ドレイン電圧を１００Ｖとした場合の
電界強度を示している。
また、実効状態密度は温度３００Ｋにおけるものとし、ゲート電極にはタングステンを用
いて、ソース電極およびドレイン電極にはチタンとアルミニウムとチタンの順で３層積層
させて用いることを想定した値としている。
いて、ソース電極およびドレイン電極にはチタンとアルミニウムとチタンの順で３層積層
させて用いることを想定した値としている。
図７は、図６と同様の形態におけるトランジスタの電界分布についての計算結果を示す。
ソース電極５０２ａとドレイン５０２ｂ間の中央部をゼロとして、電界強度と長さ（μｍ
）の関係を示している。図６は、ゲート電極５０８の一部とドレイン電極５０２ｂの一部
が重畳している構造であり、図７より、電界強度はゲート絶縁膜５０６がドレイン電極５
０２ｂを乗り越える部分で最大であり、その電界強度は１．０×１０７［Ｖ／ｃｍ］程度
である。
ソース電極５０２ａとドレイン５０２ｂ間の中央部をゼロとして、電界強度と長さ（μｍ
）の関係を示している。図６は、ゲート電極５０８の一部とドレイン電極５０２ｂの一部
が重畳している構造であり、図７より、電界強度はゲート絶縁膜５０６がドレイン電極５
０２ｂを乗り越える部分で最大であり、その電界強度は１．０×１０７［Ｖ／ｃｍ］程度
である。
一方で、図８は、図１と同様の形態におけるトランジスタの電界分布についての計算結果
を示している。ソース電極１０２ａとドレイン１０２ｂ間の中央部をゼロとして、電界強
度と長さ（μｍ）の関係を示している。図１は、ゲート電極１０８とドレイン電極１０２
ｂが重畳していない構造であり、図８より、電界強度はゲート電極１０８のドレイン電極
側の端部直下で最大であり、その電界強度は３．０×１０６［Ｖ／ｃｍ］程度である。
を示している。ソース電極１０２ａとドレイン１０２ｂ間の中央部をゼロとして、電界強
度と長さ（μｍ）の関係を示している。図１は、ゲート電極１０８とドレイン電極１０２
ｂが重畳していない構造であり、図８より、電界強度はゲート電極１０８のドレイン電極
側の端部直下で最大であり、その電界強度は３．０×１０６［Ｖ／ｃｍ］程度である。
図７および図８を比較してわかるように、ゲート電極とドレイン電極を重畳させず、オフ
セット領域を設けた図１の構造を用いることにより、ドレイン電極端部の電界集中を効果
的に緩和できていることがわかる。また、図８で示されている電界集中箇所は、ゲート絶
縁膜が平坦な箇所に見られているが、図７で示されている電界集中箇所は、ゲート絶縁膜
が段差を乗り越えている箇所で見られ、よりゲート絶縁膜の絶縁耐圧は低下することが示
唆される。
セット領域を設けた図１の構造を用いることにより、ドレイン電極端部の電界集中を効果
的に緩和できていることがわかる。また、図８で示されている電界集中箇所は、ゲート絶
縁膜が平坦な箇所に見られているが、図７で示されている電界集中箇所は、ゲート絶縁膜
が段差を乗り越えている箇所で見られ、よりゲート絶縁膜の絶縁耐圧は低下することが示
唆される。
次に、図６および図１と同様の形態における、ドレイン電流（Ｉｄ）―ドレイン電圧（Ｖ
ｄ）特性の比較を図９に示す。計算は下記の表２の条件により行った。
ｄ）特性の比較を図９に示す。計算は下記の表２の条件により行った。
この図より、図１に示すようにゲート電極とドレイン電極を重畳させず、オフセット領域
を設けた構造のＩｄ－Ｖｄカーブ（カーブ１）は、図６に示すようにゲート電極とドレイ
ン電極を重畳させた構造のＩｄ－Ｖｄカーブ（カーブ２）に比べ、線形領域では電流値に
大きな差が見られるが、飽和領域では電流値に大きな差は見られないことがわかる。本発
明の一形態における半導体装置は、特にパワーデバイスに用いることが有効であり、パワ
ーデバイスは、ゲート電圧がソース電極およびドレイン電極間の電圧より低くなる領域（
つまり飽和領域）で用いることから、図１に示すようにゲート電極とドレイン電極との間
にオフセット領域を設けた構造においても、半導体装置のオン電流の損失の影響が非常に
小さいことがわかる。
を設けた構造のＩｄ－Ｖｄカーブ（カーブ１）は、図６に示すようにゲート電極とドレイ
ン電極を重畳させた構造のＩｄ－Ｖｄカーブ（カーブ２）に比べ、線形領域では電流値に
大きな差が見られるが、飽和領域では電流値に大きな差は見られないことがわかる。本発
明の一形態における半導体装置は、特にパワーデバイスに用いることが有効であり、パワ
ーデバイスは、ゲート電圧がソース電極およびドレイン電極間の電圧より低くなる領域（
つまり飽和領域）で用いることから、図１に示すようにゲート電極とドレイン電極との間
にオフセット領域を設けた構造においても、半導体装置のオン電流の損失の影響が非常に
小さいことがわかる。
以上説明したように、図１に示す半導体装置を用いることによって、ドレイン電極端にお
ける電界集中が十分に緩和されており、さらにそれによるオン電流の顕著な低下も見られ
ないことがわかる。
ける電界集中が十分に緩和されており、さらにそれによるオン電流の顕著な低下も見られ
ないことがわかる。
（実施の形態２）
本発明の一態様である半導体装置は、実施の形態１にて説明した構造に限定されない。本
実施の形態では、本発明の一態様である半導体装置であって、実施の形態１とは異なるも
のについて説明する。
本発明の一態様である半導体装置は、実施の形態１にて説明した構造に限定されない。本
実施の形態では、本発明の一態様である半導体装置であって、実施の形態１とは異なるも
のについて説明する。
図３は、本実施の形態の半導体装置を示す断面図である。
図３に示す半導体装置は、基板１００上に設けられた下地絶縁膜１０１と、下地絶縁膜１
０１上に離間して設けられたソース電極２０２ａおよびドレイン電極２０２ｂを設け、ソ
ース電極２０２ａおよびドレイン電極２０２ｂ上に設けられ、ソース電極２０２ａおよび
ドレイン電極２０２ｂと一部が接しており、第１の領域２２０および第２の領域２２１を
有する酸化物半導体膜２０４と、酸化物半導体膜２０４、ソース電極２０２ａおよびドレ
イン電極２０２ｂ上に設けられたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に設けら
れ、ゲート絶縁膜２０６を介して、ソース電極２０２ａの一部および第１の領域２２０と
重畳し、かつドレイン電極２０２ｂとは重畳しないゲート電極２０８と、ゲート絶縁膜２
０６およびゲート電極２０８上に設けられた層間絶縁膜２１０と、層間絶縁膜２１０に設
けられたコンタクトホール２３０において、ソース電極２０２ａおよびドレイン電極２０
２ｂと接続する配線２１６と、を有する。
０１上に離間して設けられたソース電極２０２ａおよびドレイン電極２０２ｂを設け、ソ
ース電極２０２ａおよびドレイン電極２０２ｂ上に設けられ、ソース電極２０２ａおよび
ドレイン電極２０２ｂと一部が接しており、第１の領域２２０および第２の領域２２１を
有する酸化物半導体膜２０４と、酸化物半導体膜２０４、ソース電極２０２ａおよびドレ
イン電極２０２ｂ上に設けられたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に設けら
れ、ゲート絶縁膜２０６を介して、ソース電極２０２ａの一部および第１の領域２２０と
重畳し、かつドレイン電極２０２ｂとは重畳しないゲート電極２０８と、ゲート絶縁膜２
０６およびゲート電極２０８上に設けられた層間絶縁膜２１０と、層間絶縁膜２１０に設
けられたコンタクトホール２３０において、ソース電極２０２ａおよびドレイン電極２０
２ｂと接続する配線２１６と、を有する。
なお、第１の領域２２０の少なくとも一部および第２の領域２２１の少なくとも一部は、
ソース電極２０２ａおよびドレイン電極２０２ｂ間に形成されている。
ソース電極２０２ａおよびドレイン電極２０２ｂ間に形成されている。
このような構造を有することによって、本発明の一態様である半導体装置を例えば電力回
路のスイッチなどに適用する場合に、ドレイン電極端における電界集中を緩和することが
でき、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様々
なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述し
たように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができると
いう特徴を有する。
路のスイッチなどに適用する場合に、ドレイン電極端における電界集中を緩和することが
でき、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様々
なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述し
たように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができると
いう特徴を有する。
（実施の形態３）
本発明の一態様である半導体装置は、実施の形態１および実施の形態２にて説明した構造
に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の
形態１および実施の形態２とは異なるものについて説明する。
本発明の一態様である半導体装置は、実施の形態１および実施の形態２にて説明した構造
に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の
形態１および実施の形態２とは異なるものについて説明する。
図４は、本実施の形態の半導体装置を示す断面図である。
図４に示す半導体装置は、基板１００上に設けられた下地絶縁膜１０１と、下地絶縁膜１
０１上に設けられたゲート電極３０８と、ゲート電極３０８上に形成されたゲート絶縁膜
３０６と、ゲート絶縁膜３０６上の第１の領域３２０および第２の領域３２１を有する酸
化物半導体膜３０４と、酸化物半導体膜３０４上に一部接して、離間して設けられたソー
ス電極３０２ａおよびドレイン電極３０２ｂと、酸化物半導体膜３０４、ソース電極３０
２ａおよびドレイン電極３０２ｂ上に設けられた層間絶縁膜３１０と、層間絶縁膜３１０
に設けられたコンタクトホール３３０において、ソース電極３０２ａおよびドレイン電極
３０２ｂと接続する配線３１６と、を有する。なお、ゲート電極３０８は、ゲート絶縁膜
３０６を介し、ソース電極３０２ａの一部および第１の領域３２０と重畳し、かつドレイ
ン電極３０２ｂとは重畳しない。
０１上に設けられたゲート電極３０８と、ゲート電極３０８上に形成されたゲート絶縁膜
３０６と、ゲート絶縁膜３０６上の第１の領域３２０および第２の領域３２１を有する酸
化物半導体膜３０４と、酸化物半導体膜３０４上に一部接して、離間して設けられたソー
ス電極３０２ａおよびドレイン電極３０２ｂと、酸化物半導体膜３０４、ソース電極３０
２ａおよびドレイン電極３０２ｂ上に設けられた層間絶縁膜３１０と、層間絶縁膜３１０
に設けられたコンタクトホール３３０において、ソース電極３０２ａおよびドレイン電極
３０２ｂと接続する配線３１６と、を有する。なお、ゲート電極３０８は、ゲート絶縁膜
３０６を介し、ソース電極３０２ａの一部および第１の領域３２０と重畳し、かつドレイ
ン電極３０２ｂとは重畳しない。
また、第１の領域３２０の少なくとも一部および第２の領域３２１の少なくとも一部は、
ソース電極３０２ａおよびドレイン電極３０２ｂ間に形成されている。
ソース電極３０２ａおよびドレイン電極３０２ｂ間に形成されている。
このような構造を有することによって、本発明の一態様である半導体装置を例えば電力回
路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和すること
ができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様
々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述
したように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができる
という特徴を有する。
路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和すること
ができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様
々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述
したように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができる
という特徴を有する。
（実施の形態４）
本発明の一態様である半導体装置は、実施の形態１乃至実施の形態３にて説明した構成に
限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形
態１乃至実施の形態３とは異なるものについて説明する。
本発明の一態様である半導体装置は、実施の形態１乃至実施の形態３にて説明した構成に
限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形
態１乃至実施の形態３とは異なるものについて説明する。
図５は、本実施の形態の半導体装置を示す断面図である。
図５に示す半導体装置は、基板１００上に設けられた下地絶縁膜１０１と、下地絶縁膜１
０１上に設けられたゲート電極４０８と、ゲート電極４０８上に形成されたゲート絶縁膜
４０６と、ゲート絶縁膜４０６上に、離間して設けられたソース電極４０２ａおよびドレ
イン電極４０２ｂと、ソース電極４０２ａおよびドレイン電極４０２ｂ上に、ソース電極
４０２ａおよびドレイン電極４０２ｂに一部接して設けられた、第１の領域４２０および
第２の領域４２１を有する酸化物半導体膜４０４と、酸化物半導体膜４０４、ソース電極
４０２ａおよびドレイン電極４０２ｂ上に設けられた層間絶縁膜４１０と、層間絶縁膜４
１０に設けられたコンタクトホール４３０において、ソース電極４０２ａおよびドレイン
電極４０２ｂと接続する配線４１６と、を有する。なお、ゲート電極４０８は、ゲート絶
縁膜４０６を介し、ソース電極４０２ａの一部および第１の領域４２０と重畳し、かつド
レイン電極４０２ｂとは重畳しない。
０１上に設けられたゲート電極４０８と、ゲート電極４０８上に形成されたゲート絶縁膜
４０６と、ゲート絶縁膜４０６上に、離間して設けられたソース電極４０２ａおよびドレ
イン電極４０２ｂと、ソース電極４０２ａおよびドレイン電極４０２ｂ上に、ソース電極
４０２ａおよびドレイン電極４０２ｂに一部接して設けられた、第１の領域４２０および
第２の領域４２１を有する酸化物半導体膜４０４と、酸化物半導体膜４０４、ソース電極
４０２ａおよびドレイン電極４０２ｂ上に設けられた層間絶縁膜４１０と、層間絶縁膜４
１０に設けられたコンタクトホール４３０において、ソース電極４０２ａおよびドレイン
電極４０２ｂと接続する配線４１６と、を有する。なお、ゲート電極４０８は、ゲート絶
縁膜４０６を介し、ソース電極４０２ａの一部および第１の領域４２０と重畳し、かつド
レイン電極４０２ｂとは重畳しない。
また、第１の領域４２０の少なくとも一部および第２の領域４２１の少なくとも一部は、
ソース電極４０２ａおよびドレイン電極４０２ｂ間に形成されている。
ソース電極４０２ａおよびドレイン電極４０２ｂ間に形成されている。
このような構造を有することによって、本発明の一態様である半導体装置を例えば電力回
路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和すること
ができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様
々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述
したように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができる
という特徴を有する。
路のスイッチなどに適用する場合に、ドレイン電極端における電界の集中を緩和すること
ができ、耐圧を向上させることができる。それにより、使用可能な電圧の幅が広がり、様
々なスイッチに用いることができる。さらに、本発明の一態様である半導体装置は、上述
したように電界集中を緩和させるとともに、オン電流の顕著な低下を抑えることができる
という特徴を有する。
１００ 基板
１０１ 下地絶縁膜
１０４ 酸化物半導体膜
１０６ ゲート絶縁膜
１０８ ゲート電極
１１０ 層間絶縁膜
１１６ 配線
１２０ 第１の領域
１２１ 第２の領域
１３０ コンタクトホール
１５０ イオン
２０４ 酸化物半導体膜
２０６ ゲート絶縁膜
２０８ ゲート電極
２１０ 層間絶縁膜
２１６ 配線
２２０ 第１の領域
２２１ 第２の領域
２３０ コンタクトホール
３０４ 酸化物半導体膜
３０６ ゲート絶縁膜
３０８ ゲート電極
３１０ 層間絶縁膜
３１６ 配線
３２０ 第１の領域
３２１ 第２の領域
３３０ コンタクトホール
４０４ 酸化物半導体膜
４０６ ゲート絶縁膜
４０８ ゲート電極
４１０ 層間絶縁膜
４１６ 配線
４２０ 第１の領域
４２１ 第２の領域
４３０ コンタクトホール
５０４ 酸化物半導体膜
５０６ ゲート絶縁膜
５０８ ゲート電極
５１０ 層間絶縁膜
５１６ 配線
５３０ コンタクトホール
１０２ａ ソース電極
１０２ｂ ドレイン電極
２０２ａ ソース電極
２０２ｂ ドレイン電極
３０２ａ ソース電極
３０２ｂ ドレイン電極
４０２ａ ソース電極
４０２ｂ ドレイン電極
５０２ａ ソース電極
５０２ｂ ドレイン電極
１０１ 下地絶縁膜
１０４ 酸化物半導体膜
１０６ ゲート絶縁膜
１０８ ゲート電極
１１０ 層間絶縁膜
１１６ 配線
１２０ 第１の領域
１２１ 第２の領域
１３０ コンタクトホール
１５０ イオン
２０４ 酸化物半導体膜
２０６ ゲート絶縁膜
２０８ ゲート電極
２１０ 層間絶縁膜
２１６ 配線
２２０ 第１の領域
２２１ 第２の領域
２３０ コンタクトホール
３０４ 酸化物半導体膜
３０６ ゲート絶縁膜
３０８ ゲート電極
３１０ 層間絶縁膜
３１６ 配線
３２０ 第１の領域
３２１ 第２の領域
３３０ コンタクトホール
４０４ 酸化物半導体膜
４０６ ゲート絶縁膜
４０８ ゲート電極
４１０ 層間絶縁膜
４１６ 配線
４２０ 第１の領域
４２１ 第２の領域
４３０ コンタクトホール
５０４ 酸化物半導体膜
５０６ ゲート絶縁膜
５０８ ゲート電極
５１０ 層間絶縁膜
５１６ 配線
５３０ コンタクトホール
１０２ａ ソース電極
１０２ｂ ドレイン電極
２０２ａ ソース電極
２０２ｂ ドレイン電極
３０２ａ ソース電極
３０２ｂ ドレイン電極
４０２ａ ソース電極
４０２ｂ ドレイン電極
５０２ａ ソース電極
５０２ｂ ドレイン電極
Claims (2)
- 酸化物半導体膜と、
前記酸化物半導体膜と電気的に接続された第１の導電膜と、
前記酸化物半導体膜と電気的に接続された第２の導電膜と、
前記酸化物半導体膜上に配置され、かつ、絶縁膜を介して前記酸化物半導体膜と重なる領域を有する第３の導電膜と、
第２の絶縁膜を介して前記第１の導電膜上に配置され、かつ、前記第２の絶縁膜の開口部を介して前記第１の導電膜と電気的に接続される第４の導電膜と、を有する半導体装置であって、
前記第１の導電膜は、前記酸化物半導体膜の下に配置される領域を有し、
前記酸化物半導体膜は、前記開口部と重ならず、
前記第４の導電膜は、前記酸化物半導体膜と接する領域を有さず、
前記酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
前記第２の領域は、前記第１の領域よりも電気抵抗が低く、
前記第１の領域は、前記第１の導電膜と重なり、かつ、前記第３の導電膜と重なる領域を有し、
前記第２の領域は、前記第２の導電膜と重ならず、かつ、前記第３の導電膜と重ならない領域を有し、
前記第３の導電膜と重なりを有さない領域であって、かつ前記第１の領域における前記酸化物半導体膜の周縁は、前記第１の導電膜と重なりを有する半導体装置。 - 酸化物半導体膜と、
前記酸化物半導体膜と電気的に接続された第１の導電膜と、
前記酸化物半導体膜と電気的に接続された第２の導電膜と、
前記酸化物半導体膜上に配置され、かつ、絶縁膜を介して前記酸化物半導体膜と重なる領域を有する第３の導電膜と、
第２の絶縁膜を介して前記第１の導電膜上に配置され、かつ、前記第２の絶縁膜の開口部を介して前記第１の導電膜と電気的に接続される第４の導電膜と、を有する半導体装置であって、
前記第１の導電膜は、前記酸化物半導体膜の下に配置される領域を有し、
前記酸化物半導体膜は、前記開口部と重ならず、
前記第４の導電膜は、前記酸化物半導体膜と接する領域を有さず、
前記酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
前記第２の領域は、前記第１の領域よりも電気抵抗が低く、
前記第１の領域は、前記第１の導電膜と重なり、かつ、前記第３の導電膜と重なる領域を有し、
前記第２の領域は、前記第２の導電膜と重ならず、かつ、前記第３の導電膜と重ならない領域を有し、
前記第３の導電膜と重なりを有さない領域であって、かつ前記第１の領域における前記酸化物半導体膜の周縁は、前記第１の導電膜と重なりを有し、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011037352 | 2011-02-23 | ||
| JP2011037352 | 2011-02-23 |
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| JP2022072174A Division JP2022101670A (ja) | 2011-02-23 | 2022-04-26 | 半導体装置 |
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| JP2018118656A Active JP6611866B2 (ja) | 2011-02-23 | 2018-06-22 | 半導体装置 |
| JP2019196123A Active JP6810783B2 (ja) | 2011-02-23 | 2019-10-29 | 半導体装置 |
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| JP2024018479A Pending JP2024040342A (ja) | 2011-02-23 | 2024-02-09 | 半導体装置 |
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| JP2014082356A (ja) * | 2012-10-17 | 2014-05-08 | Nippon Hoso Kyokai <Nhk> | 薄膜デバイスの製造方法 |
| WO2014065389A1 (en) * | 2012-10-25 | 2014-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Central control system |
| US9373711B2 (en) * | 2013-02-27 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN105849796B (zh) | 2013-12-27 | 2020-02-07 | 株式会社半导体能源研究所 | 发光装置 |
| US9401432B2 (en) * | 2014-01-16 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP6693885B2 (ja) * | 2014-11-20 | 2020-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| WO2019082898A1 (ja) | 2017-10-27 | 2019-05-02 | 富士フイルム株式会社 | ５－ヒドロキシ－１ｈ－イミダゾール－４－カルボキサミド・３／４水和物の製造方法 |
| CN116504815B (zh) * | 2023-06-27 | 2024-02-06 | 南京邮电大学 | 一种高功率a-IGZO薄膜晶体管及其制备方法 |
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