JP2001251772A

JP2001251772A - 半導体双方向スイッチ素子を用いた充放電保護装置

Info

Publication number: JP2001251772A
Application number: JP2000058415A
Authority: JP
Inventors: Yukio Maehashi; 幸男前橋; Eiji Yamanaka; 英二山中
Original assignee: Tokin Corp
Current assignee: Tokin Corp
Priority date: 2000-03-03
Filing date: 2000-03-03
Publication date: 2001-09-14

Abstract

(57)【要約】【課題】より簡単なスイッチ回路構成で、低コスト
で、使い勝手が良く、信頼性が高く、省エネルギー性を
配慮した半導体双方向スイッチ素子およびそれを用いた
充放電保護装置を得る。【解決手段】単一の素子であって、双方向特性を有す
る半導体双方向スイッチ素子１４を、充放電経路に挿入
し、過充電及び過放電保護用スイッチ回路を構成する充
放電保護装置であって、前記充放電保護装置は、二次電
池１３、１３’の端子電圧を制御回路１５によって検知
し、前記半導体双方向スイッチ素子１４のドレインを二
次電池１３の端子に接続し、ソースを負荷、あるいは充
電器１１に接続し、ゲートを前記制御回路１５に接続し
た充放電保護装置で、かつ前記半導体双方向スイッチ素
子１４を、ノーマリオン特性を有する電界効果型トラン
ジスターとした充放電保護装置とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主として電池の充
放電装置等の使用に好適な、双方向性半導体スイッチ素
子およびそれを用いた充放電保護装置に関するものであ
る。

【０００２】

【従来の技術】近年、電子機器の小型化、携帯型化に伴
って、二次電池の利用が盛んになってきているが、二次
電池の過充電、過放電による低寿命化や破損の問題を解
決するために様々な充放電保護装置が開発されてきてい
る。

【０００３】図６は、従来の充放電保護装置の例を示す
図である。図６は、引用例の特許登録第２８７２３６５
号によるものである。図６の充放電保護装置は、内部に
寄生ダイオードを含んだＭＯＳＦＥＴをスイッチ素子と
して使用し、前記ＭＯＳＦＥＴを２個逆向き直列に用い
る方法をとっている。

【０００４】しかし、この方法では、充放電電流がＭＯ
ＳＦＥＴ素子内部に存在する寄生ダイオードを通って流
れるため、素子自体の劣化を来し易いという問題があっ
た。

【０００５】図７は、従来の充放電保護装置の他の例を
示す図である。図７は、引用例の特開平８ー１９６０４
２号公報によるものである。図７の充放電保護装置は、
先の図６のＭＯＳＦＥＴの劣化という問題点を改善する
ために、ＭＯＳＦＥＴに直列にダイオードを接続したも
のを、２組逆並列にして充放電経路に使い分けるという
方法をとったものである。

【０００６】

【発明が解決しようとする課題】この場合には、使用さ
れるスイッチ素子として、ＰチャンネルＭＯＳＦＥＴで
あることが必要であり、実際に充放電保護装置を設計す
るに当たっては、Ｎチャンネルに比べ素子選択の自由度
に制限があった。また、特性上も、本来、通電経路の抵
抗は極力小さいことが理想であるのに対し、直列に挿入
されているダイオードの順方向電圧降下（概ね０.５〜
０.７Ｖ）による、損失を免れないという不利益があっ
た。

【０００７】更に、上記の従来例では、いずれもスイッ
チ素子として、２個のＭＯＳＦＥＴが必要であることに
加え、特に、後者の図７の例においては、数十アンペア
の大容量ダイオードが２個余計に必要である等、コスト
の観点からも大きな問題点があった。

【０００８】また、上記の従来例に使用されているＭＯ
ＳＦＥＴは、ゲート信号を印加しない状態では、電流が
流れないノーマリオフ型の素子であるため、充電、放電
いずれのモードであっても、いずれかのＭＯＳＦＥＴに
ゲート信号電圧を常に印加し続けて導通状態を維持しな
ければならないという煩わしさがあった。このこともス
イッチ素子の駆動回路の観点から、従来の充放電保護装
置の大きな問題点の一つであった。

【０００９】従って、本発明の目的は、より簡単なスイ
ッチ回路構成で、低コストで、使い勝手が良く、信頼性
が高く、省エネルギー性を配慮した半導体双方向スイッ
チ素子およびそれを用いた充放電保護装置を提供するこ
とである。

【００１０】

【課題を解決するための手段】本発明による半導体双方
向スイッチ素子およびそれを用いた充放電保護装置によ
れば、主電極の極性を反転させた時に、電流・電圧特性
波形が双方向性を有するノーマリオン型の接合型電界効
果トランジスター１個を、充放電経路にスイッチ素子と
して挿入する簡単な構成であって、性能、コスト、信頼
性及び省エネルギー性等に優れた充放電保護装置を提供
することができる。

【００１１】即ち、本発明は、単一の素子であって、双
方向特性を有する半導体双方向スイッチ素子を、充放電
経路に挿入し、過充電及び過放電保護用スイッチ回路を
構成した充放電保護装置である。

【００１２】また、本発明は、前記充放電保護装置は、
二次電池の端子電圧を制御回路によって検知し、前記半
導体双方向スイッチ素子のドレインを二次電池の端子に
接続し、ソースを負荷、あるいは充電器に接続し、ゲー
トを前記制御回路に接続した充放電保護装置である。

【００１３】また、本発明は、前記充放電保護装置にお
いて、前記半導体双方向スイッチ素子を、ノーマリオン
特性を有する電界効果型トランジスターとする充放電保
護装置である。

【００１４】また、本発明は、前記半導体双方向スイッ
チ素子は、高不純物濃度の一導電型の第一の半導体層
と、その上に形成された、一導電型で、より不純物濃度
の低い第二の半導体層と、その上に形成された反対導電
型で縞状又は網目状等の格子形状に形成された高不純物
濃度の第三の半導体層と、更にその上に形成された一導
電型の第四の半導体層とからなり、前記第三の半導体層
は前記第二及び第四の半導体層間に埋め込まれた構造で
あり、前記第ニの半導体層をドレインとし、前記第三の
半導体層をゲートとし、前記第四の半導体層をソースと
する半導体双方向スイッチ素子である。

【００１５】また、本発明は、前記半導体双方向スイッ
チ素子は、高不純物濃度の一導電型の第一の半導体層
と、その上に形成された、一導電型で、より不純物濃度
の低い第二の半導体層と、前記第二の半導体層表面領域
に櫛状又は格子状に設けられた複数の溝部と前記溝部の
底部に形成された反対導電型で高不純物濃度の第三の半
導体層と、前記複数の溝によって挟まれた領域の頂部に
形成された同一導電型で高不純物濃度の第四の半導体層
とからなり、前記第三の半導体層と第四の半導体層とは
互いに平行とする半導体双方向スイッチ素子である。

【００１６】また、本発明は、前記半導体双方向スイッ
チ素子は、第二の半導体層と第四の半導体層とで、不純
物濃度及び厚みを所定の比で形成することによって、電
流・電圧特性に、優れた双方向性を持たせた半導体双方
向スイッチ素子である。

【００１７】また、本発明は、前記半導体双方向スイッ
チ素子において、第二の半導体層と第四の半導体層と
で、不純物濃度の比率は、１対０.７から１対１.３の範
囲に設定された半導体双方向スイッチ素子である。

【００１８】また、本発明は、前記半導体双方向スイッ
チ素子において、第二の半導体層と第四の半導体層の厚
みは、１対０.７から１対１.３の範囲に設定された半導
体双方向スイッチ素子である。

【００１９】

【実施例】本発明の実施例による半導体双方向スイッチ
素子およびそれを用いた充放電保護装置について、以下
に説明する。

【００２０】（実施例１）図１は、本発明による半導体
双方向スイッチ素子を用いた充放電保護装置の説明図で
ある。

【００２１】図１の本発明による充放電保護装置は、二
次電池の電源装置１２が、２個の二次電池１３、１３’
を直列に接続しており、そのプラス、マイナス極が外部
負荷及び充電器１１に接続された構成である。

【００２２】また、上記二次電池と、負荷又は充電器と
の何れかの通電経路に、本発明の半導体双方向スイッチ
素子１４が１個挿入されている（本実施例では電池のプ
ラス極側経路に挿入されている）。

【００２３】ここで、前記半導体双方向スイッチ素子１
４は、ドレインを二次電池の端子に接続し、ソースを負
荷、あるいは充電器に接続し、ゲートを前記制御回路に
接続している。

【００２４】更に、二次電池１３、１３’の各々の端子
間電圧を制御回路１５によって常時検知して、あらかじ
め設定された過放電防止電圧及び過充電防止電圧から外
れた場合にのみ、スイッチ素子１４のゲートに負の電圧
信号を印加して通電経路を遮断して充放電の切り換えを
行うのである。

【００２５】（実施例２）図２は、本発明による半導体
双方向スイッチ素子の断面図である。また、図３は、図
２の半導体双方向スイッチ素子の製造方法を示す図であ
る。

【００２６】図３（ａ）は、高不純物濃度のＮ＋型シリ
コン基板１（不純物濃度Ｎ_Ｄ≧１０ ^１９ｃｍ^−３、厚み
ｔ_Ｎ＝３５０μｍ）の上にエピタキシャル成長でＮ型ド
レイン層２を形成した状態を示す。

【００２７】図３（ｂ）は、図３（ａ）の工程終了ウエ
ハーを熱酸化を施して全面にＳｉＯ _２膜６を形成した
後、通常のフォトリソグラフィー手法によって、Ｎ型ド
レイン層２の表面に選択開孔を施したした状態を示す。

【００２８】図３（ｃ）は、図３（ｂ）の状態のウエハ
ーに通常の不純物拡散手法でＰ^＋型ゲート層３及びゲー
ト電極層３’を選択形成した状態を示す。

【００２９】図３（ｄ）は、図３（ｃ）の状態のウエハ
ー表面に、通常の気層成長法により前述のＮ型ドレイン
層２と略等しい不純物濃度及び厚みの層を成長した状態
を示す。

【００３０】図３（ｅ）は、図３（ｄ）の状態のウエハ
ーを熱酸化した後、前述の埋め込まれたゲート電極層
３’の直上に該当するＮ型成長層４の表面部分を通常の
ＰＲ手法による選択開孔とＨＦ、ＨＮＯ_３系のシリコン
エッチャントを用いたウェットエッチ又はＳＦ_６とＯ_２
ガスの混合プラズマを用いたドライエッチ等の手段で選
択エッチングによりゲート電極層３’を露呈し、更に熱
酸化と通常のＰＲ手法によって、Ｎ型成長層４の表面に
ＰＯＣＬ_３を用いたＮ^＋型拡散層５を形成することによ
り、図２に示した本発明の半導体双方向スイッチ素子の
基本構造を完成させた状態を示す。

【００３１】図２の半導体双方向スイッチ素子は、縦型
の接合型電界効果トランジスターの分類に属する静電誘
導型トランジスター（Statick Induction Transisto
r；以下、略称をＳＩＴとする）と構造を類似する素子
である。

【００３２】ここで、一般のＳＩＴについて説明する。

【００３３】図５（ａ）は、埋め込みゲート構造ＳＩＴ
の断面図である。図５（ａ）に示すように、埋め込み
ゲート構造ＳＩＴは、Ｎ型のソース層２４とドレイン層
２２との間に形成されたＰ^＋型のゲート層２３からな
り、ゲート・ソース間にバイアス電圧を印加しない場合
（Ｖ_ＳＧ＝０Ｖ）は、ゲートとゲートとの隙間領域（以
下、チャンネルと呼ぶ）の空乏層重なりが緩いため、ソ
ース・ドレイン間に電圧Ｖ_ＤＳを印加するとドレイン電
流Ｉ_Ｄが流れる。

【００３４】また、ソース・ドレイン間を流れていたド
レイン電流Ｉ_Ｄを遮断するためには、ソース・ゲート間
に負のバイアス電圧（Ｖ_ＳＧ＝−ＸＶ）を印加すること
により、チャンネルの空乏層重なりをきつくしてドレイ
ン電流Ｉ_Ｄを阻止するものであり、上記のように制御電
極に信号を与えないときに電流が流れるような特性のこ
とをノーマリオン特性という。

【００３５】図５（ｂ）は、表面又は切り込みゲート構
造ＳＩＴの断面図である。図５（ｂ）に示すように、表
面又は切り込みゲート構造ＳＩＴは、Ｎ型のソース層２
４’とドレイン層２２との間に形成されたＰ^＋型のゲー
ト層２３’からなり、ゲート・ソース間にバイアス電圧
を印加しない場合（Ｖ_ＳＧ＝０Ｖ）は、ゲートとゲート
との隙間領域（以下、チャンネルと呼ぶ）の空乏層重な
りが緩いため、ソース・ドレイン間に電圧Ｖ_ＤＳを印加
するとドレイン電流Ｉ_Ｄが流れる。

【００３６】また、ソース・ドレイン間を流れていたド
レイン電流Ｉ_Ｄを遮断するためには、ソース・ゲート間
に負のバイアス電圧（Ｖ_ＳＧ＝−ＸＶ）を印加すること
により、チャンネルの空乏層重なりをきつくしてドレイ
ン電流Ｉ_Ｄを阻止するものであり、上記のように制御電
極に信号を与えないときに電流が流れるような特性のこ
とをノーマリオン特性という。

【００３７】通常のＳＩＴは、ノーマリオン特性であ
る。ここで、上述のソース層２４とドレイン層２２とで
構造、即ち、不純物濃度、厚み等を変えて作られる。こ
のため、ＳＩＴの電気的特性は、図５（ｃ）、図５
（ｄ）に示すような、非対称性の電流・電圧特性、及び
阻止電圧特性を示すこととなる。

【００３８】このような通常の単一ＳＩＴを用いて、先
の図１に示した充放電経路に挿入して、過充電及び過放
電保護用スイッチ回路を形成した場合でも、本発明が解
決しようとする課題を部分的には満足するが、スイッチ
素子内部の電力ロスや、取り扱い得る電流容量の観点で
不十分さが残る。

【００３９】即ち、図５（ｃ）でＶ_ＳＧ＝０Ｖの電流・
電圧波形のオン抵抗が、図５（ａ）あるいは、図５
（ｂ）のＮ型ドレイン層２２の高抵抗シリコン層によっ
て比較的大きな値になってしまうことと、モードのＶ
_ＳＧ＝０Ｖの電流・電圧波形が点線以外の領域で電流飽
和傾向を示す（直線から外れて寝てくる）ため、半導体
スイッチ素子としての実用範囲が点線内に限られてしま
い、このことは電流容量を制限することに他ならない。

【００４０】上記に述べた通常のＳＩＴの問題点を克服
する手段としては、特許請求の範囲の請求項４から請求
項８に記載した構造の半導体双方向スイッチ素子を提供
することである。

【００４１】図２は、本発明による半導体双方向スイッ
チ素子の断面図である。即ち、ドレイン領域のＮ層２と
ソース領域のＮ層４とで、不純物濃度Ｎ_Ｄと厚さｔ_Ｎを
所定の比で形成することにより、ソース・ゲート間耐電
圧Ｖ_ＧＳとドレイン・ゲート間耐電圧Ｖ_ＤＧをほぼ等し
くすること、及び電流・電圧特性（出力特性）を対称に
して、優れた双方向性を持たせることである。

【００４２】なお、上記ドレイン領域Ｎ層２とソース領
域Ｎ層４との不純物濃度Ｎ_Ｄの比率は、理想的には１対
１が好ましいが、ばらつきを考慮すると、不純物濃度
は、１対０.７から１対１.３の範囲に設定される。ここ
で、不純物濃度が、１対０.７以下の場合、および１対
１.３以上の場合は、半導体スイッチ素子の特性の対称
性が、著しく低下するものである。

【００４３】また、上記ドレイン領域Ｎ層２とソース領
域Ｎ層４との厚みｔ_Ｎの比率としては、理想的には１対
１が好ましいが、ばらつきを考慮すると、厚みは、１対
０.７から１対１.３の範囲に設定される。ここで、厚み
が、１対０.７以下の場合および１対１.３以上の場合
は、半導体スイッチ素子の特性の対称性が、著しく低下
するものである。

【００４４】図３は、図２に示す半導体双方向スイッチ
素子の製造方法の説明図である。図３（ａ）は、高不純
物濃度のＮ^＋型シリコン基板１（不純物濃度Ｎ_Ｄ≧１０
^１９ｃｍ^−３、厚みｔ_Ｎ＝３５０μｍ）の上にエピタキ
シャル成長でＮ型ドレイン層２を形成した状態を示す。
成長原料はＳｉＣＬ_４、ドーパントはＰＣＬ_３、キャリ
アガスにＨ_２を用いて、Ｎ_Ｄ＝５×１０^１５ｃｍ^−３、
ｔ_Ｎ＝６μｍの成長層を１１５０℃の温度で成長した。

【００４５】図３（ｂ）は、図３（ａ）の工程終了ウエ
ハーを熱酸化を施して全面にＳｉＯ _２膜６を形成した
後、通常のフォトリソグラフィー（以下、ＰＲと略称す
る）手法によって、Ｎ型ドレイン層２の表面に選択開孔
を施した状態を示す。

【００４６】図３（ｃ）は、図３（ｂ）の状態のウエハ
ーに通常の不純物拡散手法でＰ^＋型ゲート層３及びＰ^＋
型ゲート電極層３’を選択形成した状態を示す。具体的
には、図３（ｂ）のＳｉＯ_２膜６’及び裏面のＳｉＯ_２
膜６を拡散マスクとして、ＢＣＬ_３を拡散原料として、
開管液体拡散源拡散法またはイオン注入法により高濃度
ボロン層を形成した。

【００４７】図３（ｄ）は、図３（ｃ）の状態のウエ
ハー表面に、通常の気層成長法により前述のＮ型ドレイ
ン層２と略等しい不純物濃度及び厚みの層を成長した状
態である。

【００４８】具体的には、成長原料をＳｉＣＬ_４、ドー
パントにＰＣＬ_３、キャリアガスにＨ_２を用いて、Ｎ_Ｄ
＝５×１０^１５ｃｍ^−３、ｔ_Ｎ＝６μｍのＮ型成長層４
を１１００℃の温度で成長し、前述のＰ^＋ゲート層３及
び同電極層３’を埋め込んだ。即ち、不純物濃度と厚み
の等しいＮ型シリコン層（２及び４）の層間にＰ^＋型シ
リコン層（３及び３’）が埋め込まれた構造とした。

【００４９】図３（ｅ）は、図３（ｄ）の状態のウエハ
ーを熱酸化した後、前述の埋め込まれたＰ^＋型ゲート電
極層３’の直上に該当するＮ型成長層４の表面部分を通
常のＰＲ手法による選択開孔とＨＦ、ＨＮＯ_３系のシリ
コンエッチャントを用いたウェットエッチ又はＳＦ_６と
Ｏ_２ガスの混合プラズマを用いたドライエッチ等の手段
で選択エッチングによりゲート電極層３’を露呈し、更
に、熱酸化と通常のＰＲ手法によって、Ｎ型成長層４の
表面にＰＯＣＬ_３を用いたＮ^＋型拡散層５を形成するこ
とにより、図２に示した本発明の半導体双方向スイッチ
素子の基本構造を完成させた状態である。

【００５０】なお、図３（ｅ）の状態のウエハーは、こ
の後、通常の真空蒸着やスパッタリング等の手段でＡｌ
等の電極メタルを表裏全面に形成した後、ＰＲ手法とエ
ッチングによりソース、ドレイン、ゲートの各電極メタ
ルを分離して素子を完成した。

【００５１】上記のようにして得られた半導体双方向ス
イッチ素子の電気的特性は、図４（ｃ）に示される基本
回路において、ゲート・ソース間バイアス電圧Ｖ_ＳＧを
零として、ソース電極に負、ドレイン電極に正のドレイ
ン電圧Ｖ_ＤＳを印加したとき、即ち、図中のモードの
ときは、図４（ａ）に示される電圧・電流特性の第一象
限の通り原点から一定の傾き（素子のソース・ドレイン
間オン抵抗Ｒ_ＤＳＯＮに等しい）で右上に伸びる直線と
なる。

【００５２】一方、ゲート・ソース間バイアス電圧Ｖ
_ＳＧを同じく零にして、ソース電極に正、ドレイン電極
に負の電圧を印加した場合、即ち、図４（ｃ）ののモ
ードのときは、図３（ａ）の第三象限の通り原点から上
記第一象限のモードの直線と等しい傾きで左下に向か
って伸びる直線となる。これは、本発明のスイッチ素子
の構造が、ソース層４とＮ型ドレイン層２とが略等しく
作られている上に、ノーマリオン構造であるため、ゲー
ト・ソース間バイアス印加でも、ゲート・ドレイン間バ
イアス印加でもチャンネルの空乏層重なり状態がほぼ等
しいためであり、本発明の大きな特徴である。

【００５３】また、このスイッチ素子のゲート・ドレイ
ン間耐電圧Ｖ_ＧＤとゲート・ソース間耐電圧Ｖ_ＧＳと
は、構造の対称性から、ほぼ同じ値となるため、ゲート
・ソース間に負バイアス電圧（Ｖ_ＳＧ＝−ＸＶ）を印加
した時のドレイン・ソース間阻止電圧Ｖ_ＤＳｘは、図３
の（ｂ）のように、及びのモードで原点に対し対称
の波形となる。

【００５４】以上のように、本発明による半導体スイッ
チ素子は、ノーマリオン特性で、ソースとドレインとを
入れ換えても、全く同じ特性を示し、優れた双方向性ス
イッチ素子といえるのである。

【００５５】本実施例で作製した半導体双方向スイッチ
素子の代表的な特性としては、ＴＯー２２０型トランス
ファーモールドパッケージ搭載サイズで、ドレイン・ソ
ース間耐電圧Ｖ_ＧＤＯ＝７０Ｖ、ゲート・ソース間耐電
圧Ｖ_ＧＳＯ＝７０Ｖ、ドレイン・ソース間阻止電圧Ｖ
_ＤＳＸ＝６０Ｖ（Ｘ＝−３Ｖ時）、オン抵抗Ｒ_ＯＮ＝６
０ｍΩ（Ｉ_Ｄ＝２０Ａ時）、最大ドレイン電流Ｉ
_Ｄｍａｘ＝３０Ａ（ＤＣ）、最大許容損失Ｐ_Ｔ＝５０Ｗ
（Ｔ_Ｃ＝２５℃時）、入力静電容量Ｃ_ｉＳＳ＝３０００
ｐＦ（Ｖ＝−１０Ｖ時）である。

【００５６】

【発明の効果】以上、説明したごとく、本発明によれ
ば、スイッチ素子が１個で済み、充電経路と放電経路と
を共通にできるため、従来に比べ、はるかに単純な回路
構成が可能である上、スイッチ素子への信号電圧印加も
充放電の切り換え時の一瞬だけでよく、更に、従来のよ
うな大容量ダイオードの必要性もないため、通電損失も
極めて少ない理想的な充放電保護装置を提供することが
可能となる。

【００５７】即ち、本発明の課題であるコスト、使い勝
手、信頼性、省エネルギー性の全てにおいて、従来より
優れた充放電保護装置の提供が可能となるのである。

【００５８】なお、上記本実施例では、スイッチ素子と
して、前記請求項４に基づいた埋め込みゲート構造のも
のを紹介したが、同じく、前記請求項５に基づく表面又
は切り込みゲート構造の双方向スイッチ素子でも改善効
果は全く同じである。

【００５９】また、チャンネルの導電型（Ｐ，Ｎ）にも
よらず、半導体基板をシリコンに限るものでもなく、要
は、ノーマリオン特性を有する電界効果型トランジスタ
ーであれば如何なる素子でも応用可能であることは当然
のことである。

【００６０】更に、また、本実施例による充放電保護装
置を構成する二次電池は、２個直列であることに限定さ
れるものではなく、単独、複数の組み合わせ等、如何な
る場合にも適用できるものである。

【００６１】更に、必要に応じて、ノーマリオン特性を
有するＳＩＴの、ソース又はドレイン層をシリコン基板
を共通にして、複数個を直列接続とした構造で、完全双
方向性の単一スイッチ素子として使用することも可能で
ある。この場合でも、従来の課題項目に関しては、依然
として優位である。

【図面の簡単な説明】

【図１】本発明の実施例による半導体双方向スイッチ素
子を用いた充放電保護装置の説明図。

【図２】本発明の実施例による半導体双方向スイッチ素
子の断面図。

【図３】本発明の半導体双方向スイッチ素子の製造方法
の説明図。図３（ａ）は高不純物濃度のＮ^＋型シリコン
基板の上にエピタキシャル成長でＮ型ドレイン層を形成
した状態を示す図。図３（ｂ）は、図３（ａ）の工程終
了ウエハーを熱酸化を施して全面にＳｉＯ_２膜を形成し
た後、通常のフォトリソグラフィー手法によって、Ｎ型
ドレイン層の表面に選択開孔を施したした状態を示す
図。図３（ｃ）は、図３（ｂ）の状態のウエハーに通常
の不純物拡散手法でＰ^＋型ゲート層及びゲート電極層を
選択形成した状態を示す図。図３（ｄ）は、図３
（ｃ）の状態のウエハー表面に、通常の気層成長法によ
り前述のＮ型ドレイン層と略等しい不純物濃度及び厚み
の層を成長した状態を示す図。図３（ｅ）は、図３
（ｄ）の状態のウエハーを熱酸化した後、前述の埋め込
まれたゲート電極層の直上に該当するＮ型成長層の表面
部分を通常のＰＲ手法による選択開孔とＨＦ、ＨＮＯ_３
系のシリコンエッチャントを用いたウェットエッチ又は
ＳＦ_６とＯ_２ガスの混合プラズマを用いたドライエッチ
等の手段で選択エッチングによりゲート電極層を露呈
し、更に熱酸化と通常のＰＲ手法によって、Ｎ型成長層
の表面にＰＯＣＬ_３を用いたＮ^＋型拡散層を形成し、半
導体双方向スイッチ素子の基本構造を完成させた状態を
示す図。

【図４】本発明の双方向スイッチ素子の電気的特性の説
明図。

【図５】従来のＳＩＴの構造と特性の説明図。図５
（ａ）は、埋め込みゲート構造ＳＩＴを示す断面図、図
５（ｂ）は、表面又は切り込みゲート構造ＳＩＴを示す
断面図、図５（ｃ）、図５（ｄ）は、図５（ａ）、図５
（ｂ）に対応した電気的特性を示す図。

【図６】、従来の充放電保護装置の説明図。

【図７】従来の他の例による充放電保護装置の説明図。

【符号の説明】

１，２１Ｎ^＋型シリコン基板２，２２Ｎ型ドレイン層３，２３Ｐ^＋型ゲート層３’,２３’ Ｐ^＋型ゲート電極層４，２４Ｎ型成長層（ソース層）５，２５Ｎ^＋型拡散層２４’ Ｎ⁻型ソース層６，６’ ＳｉＯ_２膜７ソース電極メタル（Ａｌ）８ドレイン電極メタル（Ａｌ）９ゲート電極メタル（Ａｌ）１１外部負荷及び充電器１２二次電池の電源装置１３，１３’ 二次電池１４半導体双方向スイッチ素子１５制御回路３０表面保護層（ガラス、ポリイミド等）３１Ｐ^＋フローテイングリング層３２Ｎ^＋空乏層ストッパー層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F102 FA00 FB01 FB10 GB06 GC07 GC08 GC09 GD04 GJ03 GL08 GL15 GM02 GR13 GS09 GS10 HC01 HC07 HC15 5G003 BA03 CC02 DA07 DA13 GA01 GA07 5H030 AA03 AA04 AA06 AS18 AS20 BB01 BB21 BB26 DD05 FF43 FF44

Claims

【特許請求の範囲】

【請求項１】単一の素子であって、双方向特性を有す
る半導体双方向スイッチ素子を、充放電経路に挿入し、
過充電及び過放電保護用スイッチ回路を構成したことを
特徴とする充放電保護装置。
【請求項２】前記充放電保護装置は、二次電池の端子
電圧を制御回路によって検知し、前記半導体双方向スイ
ッチ素子のドレインを二次電池の端子に接続し、ソース
を負荷、あるいは充電器に接続し、ゲートを前記制御回
路に接続したことを特徴とする請求項１記載の充放電保
護装置。
【請求項３】前記充放電保護装置において、前記半導
体双方向スイッチ素子を、ノーマリオン特性を有する電
界効果型トランジスターとすることを特徴とする請求項
１または２に記載の充放電保護装置。
【請求項４】請求項１ないし３のいずれかに記載の半
導体双方向スイッチ素子は、高不純物濃度の一導電型の
第一の半導体層と、その上に形成された、一導電型で、
より不純物濃度の低い第二の半導体層と、その上に形成
された反対導電型で縞状又は網目状等の格子形状に形成
された高不純物濃度の第三の半導体層と、更にその上に
形成された一導電型の第四の半導体層とからなり、前記
第三の半導体層は前記第二及び第四の半導体層間に埋め
込まれた構造であり、前記第ニの半導体層をドレインと
し、前記第三の半導体層をゲートとし、前記第四の半導
体層をソースとすることを特徴とする半導体双方向スイ
ッチ素子。
【請求項５】前記半導体双方向スイッチ素子は、高不
純物濃度の一導電型の第一の半導体層と、その上に形成
された、一導電型で、より不純物濃度の低い第二の半導
体層と、前記第二の半導体層表面領域に櫛状又は格子状
に設けられた複数の溝部と前記溝部の底部に形成された
反対導電型で高不純物濃度の第三の半導体層と、前記複
数の溝によって挟まれた領域の頂部に形成された同一導
電型で高不純物濃度の第四の半導体層とからなり、前記
第三の半導体層と第四の半導体層とは互いに平行である
ことを特徴とする請求項４に記載の半導体双方向スイッ
チ素子。
【請求項６】前記半導体双方向スイッチ素子は、第二
の半導体層と第四の半導体層とで、不純物濃度及び厚み
を所定の比で形成することによって、電流・電圧特性
に、優れた双方向性を持たせたことを特徴とする請求項
４または５に記載の半導体双方向スイッチ素子。
【請求項７】前記半導体双方向スイッチ素子におい
て、第二の半導体層と第四の半導体層とで、不純物濃度
の比率は、１対０.７から１対１.３の範囲に設定された
ことを特徴とする請求項６記載の半導体双方向スイッチ
素子。
【請求項８】前記半導体双方向スイッチ素子におい
て、第二の半導体層と第四の半導体層の厚みは、１対
０.７から１対１.３の範囲に設定されたことを特徴とす
る請求項６記載の半導体双方向スイッチ素子。