JPH09102605A - アキュミュレーションモード電界効果トランジスタ - Google Patents
アキュミュレーションモード電界効果トランジスタInfo
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- JPH09102605A JPH09102605A JP8160631A JP16063196A JPH09102605A JP H09102605 A JPH09102605 A JP H09102605A JP 8160631 A JP8160631 A JP 8160631A JP 16063196 A JP16063196 A JP 16063196A JP H09102605 A JPH09102605 A JP H09102605A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
Abstract
(57)【要約】
【課題】 高電圧にも破損しにくい改善されたＡＣＣ
ＵＦＥＴを提供すること。 【解決手段】 半導体材料と、半導体材料の表面に形
成された溝内に配置され、半導体材料からゲート絶縁層
によって分離されたゲートであって、概ね第１導電型の
材料のみを含むトランジスタセルを画定するゲートと、
セルの表面に位置する第１導電型の高濃度ドーピング領
域と、高濃度ドーピング領域に隣接する第１導電型の低
濃度ドーピング領域と、半導体材料中に形成され、セル
を通る電流経路に対し並列に接続されたダイオードとし
て働くＰＮ接合とを含んでおり、前記ダイオードが、当
該トランジスタがオフ状態にあるとき、ゲート絶縁層に
損傷を与え得る電圧より低い電圧でブレークダウンする
ように適合されていることを特徴とするアキュミュレー
ションモードＭＯＳＦＥＴを提供する。
ＵＦＥＴを提供すること。 【解決手段】 半導体材料と、半導体材料の表面に形
成された溝内に配置され、半導体材料からゲート絶縁層
によって分離されたゲートであって、概ね第１導電型の
材料のみを含むトランジスタセルを画定するゲートと、
セルの表面に位置する第１導電型の高濃度ドーピング領
域と、高濃度ドーピング領域に隣接する第１導電型の低
濃度ドーピング領域と、半導体材料中に形成され、セル
を通る電流経路に対し並列に接続されたダイオードとし
て働くＰＮ接合とを含んでおり、前記ダイオードが、当
該トランジスタがオフ状態にあるとき、ゲート絶縁層に
損傷を与え得る電圧より低い電圧でブレークダウンする
ように適合されていることを特徴とするアキュミュレー
ションモードＭＯＳＦＥＴを提供する。
Description
【０００１】
【発明の属する技術分野】本発明はパワーアキュミュレ
ーションモード電界効果トランジスタに関する。特に、
より高い電圧阻止能力を有するパワーアキュミュレーシ
ョンモード電界効果トランジスタに関する。
ーションモード電界効果トランジスタに関する。特に、
より高い電圧阻止能力を有するパワーアキュミュレーシ
ョンモード電界効果トランジスタに関する。
【０００２】
【従来の技術】アキュミュレーションモード電界効果ト
ランジスタ（しばしば“ＡＣＣＵＦＥＴ”と呼ばれる）
は、ボディ領域を含まず、従ってＰＮ接合を含まないト
レンチ（溝）型のＭＯＳＦＥＴである。トレンチゲート
間の領域は、しばしば“メサ（mesa）”と呼ばれ、比較
的狭く形成される（例えば幅０．５乃至４．０μｍ）。
ゲート材料（通常ポリシリコン）は、接合電界効果トラ
ンジスタ（junction field-effect-transistor：ＪＦＥ
Ｔ）のように、メサ領域全体を空乏状態とするような仕
事関数を有するようにドーピングされる。電流経路はメ
サの頂部に位置する“ソース”と基板底面に位置する
“ドレイン”との間に延在する。溝は、通常、基板上に
形成されたエピタキシャル層内に形成される。
ランジスタ（しばしば“ＡＣＣＵＦＥＴ”と呼ばれる）
は、ボディ領域を含まず、従ってＰＮ接合を含まないト
レンチ（溝）型のＭＯＳＦＥＴである。トレンチゲート
間の領域は、しばしば“メサ（mesa）”と呼ばれ、比較
的狭く形成される（例えば幅０．５乃至４．０μｍ）。
ゲート材料（通常ポリシリコン）は、接合電界効果トラ
ンジスタ（junction field-effect-transistor：ＪＦＥ
Ｔ）のように、メサ領域全体を空乏状態とするような仕
事関数を有するようにドーピングされる。電流経路はメ
サの頂部に位置する“ソース”と基板底面に位置する
“ドレイン”との間に延在する。溝は、通常、基板上に
形成されたエピタキシャル層内に形成される。
【０００３】典型的なＡＣＣＵＦＥＴ１０の断面図を図
１に示す。トレンチゲート１１が、Ｎ＋基板１４上に形
成されたＮ−エピタキシャル層（Ｎ−Ｅｐｉ）１３を含
むシリコン材料１２内にエッチングにより形成されてい
る。トレンチゲート１１によって２つのセル１０Ａと１
０Ｂが画定されている。Ｎ＋ソース１５がゲート１１間
のメサの頂部に形成されている。ソース領域の上には金
属層１６が形成されており、電源１７と負荷１８がＮ＋
ソース１５とＮ＋基板１４との間に接続されている。Ｎ
＋基板１４はドレインとして働く。
１に示す。トレンチゲート１１が、Ｎ＋基板１４上に形
成されたＮ−エピタキシャル層（Ｎ−Ｅｐｉ）１３を含
むシリコン材料１２内にエッチングにより形成されてい
る。トレンチゲート１１によって２つのセル１０Ａと１
０Ｂが画定されている。Ｎ＋ソース１５がゲート１１間
のメサの頂部に形成されている。ソース領域の上には金
属層１６が形成されており、電源１７と負荷１８がＮ＋
ソース１５とＮ＋基板１４との間に接続されている。Ｎ
＋基板１４はドレインとして働く。
【０００４】ＡＣＣＵＦＥＴ１０は、ゲート電圧がソー
ス電圧と等しいとき（即ちＶgs＝０）ターンオフしてい
る。Ｖgsが増加すると、ゲートを取り囲む空乏領域（点
線で図示）が収縮し、ソースとドレインとの間に電流経
路が開く。更にＶgsが増加すると、空乏領域は収縮し続
け、遂にはアキュミュレーション領域が溝に隣接して形
成され、チャネルの導通が高まり、デバイスのオン抵抗
が一層低下する。
ス電圧と等しいとき（即ちＶgs＝０）ターンオフしてい
る。Ｖgsが増加すると、ゲートを取り囲む空乏領域（点
線で図示）が収縮し、ソースとドレインとの間に電流経
路が開く。更にＶgsが増加すると、空乏領域は収縮し続
け、遂にはアキュミュレーション領域が溝に隣接して形
成され、チャネルの導通が高まり、デバイスのオン抵抗
が一層低下する。
【０００５】このような一連の現象を図２Ａ、図２Ｂ、
及び図２Ｃに示す。図２Ａはオフ状態にあるＡＣＣＵＦ
ＥＴ１０を示し、図２ＢはＡＣＣＵＦＥＴ１０が完全に
ターンオンする途中の状態を示し、図２ＣはＡＣＣＵＦ
ＥＴ１０が完全にターンオンした状態を示している。こ
こで、アキュミュレーション領域は符号１９によって示
されている。図２Ｂ及び図２Ｃに於いて、矢印はソース
からドレインへの電子の流れを表している。
及び図２Ｃに示す。図２Ａはオフ状態にあるＡＣＣＵＦ
ＥＴ１０を示し、図２ＢはＡＣＣＵＦＥＴ１０が完全に
ターンオンする途中の状態を示し、図２ＣはＡＣＣＵＦ
ＥＴ１０が完全にターンオンした状態を示している。こ
こで、アキュミュレーション領域は符号１９によって示
されている。図２Ｂ及び図２Ｃに於いて、矢印はソース
からドレインへの電子の流れを表している。
【０００６】ＡＣＣＵＦＥＴに関する更なる情報は、B.
J.Baligaらに付与された米国特許第４，９０３，１８９
号明細書、“「The Accumulation-Mode Field-Effect T
ransistor: A New Ultralow On-Resistance MOSFET」,I
EEE Electron Device Letters, Vol.13, No.8, August
1992, pp. 427-429”、T.Syauらによる“「Comparison
of Ultralow Specific On-Resisitance UMOSFET Struct
ures: The ACCUFET, EXTFET, INVFET, and Conventiona
l UMOSFET's」, IEEE Electron Device Letters, Vol.4
1, No.5, May 1994, pp. 800-808”から得られる。これ
らの各文献は本出願に引証として加えられる。
J.Baligaらに付与された米国特許第４，９０３，１８９
号明細書、“「The Accumulation-Mode Field-Effect T
ransistor: A New Ultralow On-Resistance MOSFET」,I
EEE Electron Device Letters, Vol.13, No.8, August
1992, pp. 427-429”、T.Syauらによる“「Comparison
of Ultralow Specific On-Resisitance UMOSFET Struct
ures: The ACCUFET, EXTFET, INVFET, and Conventiona
l UMOSFET's」, IEEE Electron Device Letters, Vol.4
1, No.5, May 1994, pp. 800-808”から得られる。これ
らの各文献は本出願に引証として加えられる。
【０００７】ＡＣＣＵＦＥＴは、セル密度が非常に高
く、オン抵抗が非常に低くなるように製造することがで
きる。このような利点にも関わらず、幾つかの理由のた
め、ＡＣＣＵＦＥＴはパワー半導体デバイスの分野では
広く使用されるに至っていない。主な理由の一つは、Ａ
ＣＣＵＦＥＴはオフ状態にあるとき大きな電圧に耐える
ことができないということである。
く、オン抵抗が非常に低くなるように製造することがで
きる。このような利点にも関わらず、幾つかの理由のた
め、ＡＣＣＵＦＥＴはパワー半導体デバイスの分野では
広く使用されるに至っていない。主な理由の一つは、Ａ
ＣＣＵＦＥＴはオフ状態にあるとき大きな電圧に耐える
ことができないということである。
【０００８】この問題は、図３Ａ及び図３Ｂに図示され
ている。これらの図で、酸化膜１１Ａはゲート１１の境
界をなしている。図３Ａに於いて、ＡＣＣＵＦＥＴ１０
は誘導性負荷３０に接続されている。記号ｔ0、ｔ1、ｔ
2、ｔ3、ｔ4はＡＣＣＵＦＥＴ１０をターンオフする過
程に於ける時間を順次表している。図３Ａの点線は、時
間ｔ0、ｔ1、ｔ2、ｔ3、ｔ4に於ける拡大する空乏領域
のエッジを表している。図３Ｂは、時間ｔ0、ｔ1、
ｔ2、ｔ3、ｔ4に於けるエピタキシャル層１３及びゲー
ト酸化膜１１Ａ内の電界強度を表している。図示されて
いるように、Ｖgsは時間ｔ0に於いて減少し始め、電界
はゲート酸化膜１１Ａ及びエピタキシャル層１３の一部
に存在している。時間ｔ1及びｔ2では、ゲート酸化膜１
１Ａ内の電界強度は幾分か増大するが、増加の一部はエ
ピタキシャル層１３によって吸収される。しかしなが
ら、時間ｔ2に於いて、電界はエピタキシャル層１３と
Ｎ＋基板１４の境界に達する。Ｎ＋基板は高濃度にドー
ピングされているため、実質的にその中では電界が存在
することはできない。従って、そこから増大する電界
（即ち、増加する電圧）は全てゲート酸化膜１１Ａとエ
ピタキシャル層１３の限られた空間にかかる。このこと
は、ゲート酸化膜１１Ａ内の電界がＶgsの減少に対しよ
り速い速度で増大し始めることを意味する。何らかの手
段で限界が設けられていない場合、このような電界の増
大によって、遂にはゲート酸化膜１１Ａが破損され得
る。これは、図３Ｂでは、時間ｔ4に於いて生じている
ものとして示されている。ゲート酸化膜が破損される
と、デバイスの修復は通常不可能である。
ている。これらの図で、酸化膜１１Ａはゲート１１の境
界をなしている。図３Ａに於いて、ＡＣＣＵＦＥＴ１０
は誘導性負荷３０に接続されている。記号ｔ0、ｔ1、ｔ
2、ｔ3、ｔ4はＡＣＣＵＦＥＴ１０をターンオフする過
程に於ける時間を順次表している。図３Ａの点線は、時
間ｔ0、ｔ1、ｔ2、ｔ3、ｔ4に於ける拡大する空乏領域
のエッジを表している。図３Ｂは、時間ｔ0、ｔ1、
ｔ2、ｔ3、ｔ4に於けるエピタキシャル層１３及びゲー
ト酸化膜１１Ａ内の電界強度を表している。図示されて
いるように、Ｖgsは時間ｔ0に於いて減少し始め、電界
はゲート酸化膜１１Ａ及びエピタキシャル層１３の一部
に存在している。時間ｔ1及びｔ2では、ゲート酸化膜１
１Ａ内の電界強度は幾分か増大するが、増加の一部はエ
ピタキシャル層１３によって吸収される。しかしなが
ら、時間ｔ2に於いて、電界はエピタキシャル層１３と
Ｎ＋基板１４の境界に達する。Ｎ＋基板は高濃度にドー
ピングされているため、実質的にその中では電界が存在
することはできない。従って、そこから増大する電界
（即ち、増加する電圧）は全てゲート酸化膜１１Ａとエ
ピタキシャル層１３の限られた空間にかかる。このこと
は、ゲート酸化膜１１Ａ内の電界がＶgsの減少に対しよ
り速い速度で増大し始めることを意味する。何らかの手
段で限界が設けられていない場合、このような電界の増
大によって、遂にはゲート酸化膜１１Ａが破損され得
る。これは、図３Ｂでは、時間ｔ4に於いて生じている
ものとして示されている。ゲート酸化膜が破損される
と、デバイスの修復は通常不可能である。
【０００９】多くの負荷（例えば、負荷３０）は容量成
分を含んでいるため、負荷がオン／オフするとき、電源
ラインに電圧スパイクが不可避的に発生する。ＡＣＣＵ
ＦＥＴはこのような電圧スパイクによって破損してしま
うため、パワーＭＯＳＦＥＴの分野で用いるのに用途が
極めて限定されている。
分を含んでいるため、負荷がオン／オフするとき、電源
ラインに電圧スパイクが不可避的に発生する。ＡＣＣＵ
ＦＥＴはこのような電圧スパイクによって破損してしま
うため、パワーＭＯＳＦＥＴの分野で用いるのに用途が
極めて限定されている。
【００１０】図４に示すプッシュプル半ブリッジ回路４
０は、ＡＣＣＵＦＥＴを誘導性負荷とともに使用すると
き発生する問題について説明するためのものである。半
ブリッジ回路４０は、例えばモータ内のコイルを駆動す
る高電位側ＡＣＣＵＦＥＴ４１と低電位側ＡＣＣＵＦＥ
Ｔ４２を含んでいる。ＡＣＣＵＦＥＴ４１及び４２はバ
ッテリー電圧Ｖbattとグランドとの間に直列に接続され
ている。図５に、ＡＣＣＵＦＥＴ４１と４２のゲート酸
化膜にかかる電圧（ＶGS）と、半ブリッジ回路の出力電
圧Ｖoを示す。開始点ではＶoはロー、即ち高電位側ＡＣ
ＣＵＦＥＴ４１はオフ、低電位側ＡＣＣＵＦＥＴ４２は
オンであるとする。ＡＣＣＵＦＥＴ４２がオンのとき、
通常幾らかの電流がＡＣＣＵＦＥＴ４２及びコイル４３
を通って流れている。この状態に於いて、ＡＣＣＵＦＥ
Ｔ４２のゲートはＶbattにつながっており、ＡＣＣＵＦ
ＥＴ４１のゲートはＶoに等しい電圧につながれＡＣＣ
ＵＦＥＴ４１のＶGSはゼロとなっている。
０は、ＡＣＣＵＦＥＴを誘導性負荷とともに使用すると
き発生する問題について説明するためのものである。半
ブリッジ回路４０は、例えばモータ内のコイルを駆動す
る高電位側ＡＣＣＵＦＥＴ４１と低電位側ＡＣＣＵＦＥ
Ｔ４２を含んでいる。ＡＣＣＵＦＥＴ４１及び４２はバ
ッテリー電圧Ｖbattとグランドとの間に直列に接続され
ている。図５に、ＡＣＣＵＦＥＴ４１と４２のゲート酸
化膜にかかる電圧（ＶGS）と、半ブリッジ回路の出力電
圧Ｖoを示す。開始点ではＶoはロー、即ち高電位側ＡＣ
ＣＵＦＥＴ４１はオフ、低電位側ＡＣＣＵＦＥＴ４２は
オンであるとする。ＡＣＣＵＦＥＴ４２がオンのとき、
通常幾らかの電流がＡＣＣＵＦＥＴ４２及びコイル４３
を通って流れている。この状態に於いて、ＡＣＣＵＦＥ
Ｔ４２のゲートはＶbattにつながっており、ＡＣＣＵＦ
ＥＴ４１のゲートはＶoに等しい電圧につながれＡＣＣ
ＵＦＥＴ４１のＶGSはゼロとなっている。
【００１１】Ｖoをローからハイへと変化させるには、
低電位側ＡＣＣＵＦＥＴ４２をターンオフした後、高電
位側ＡＣＣＵＦＥＴ４１をターンオンする。両方のＡＣ
ＣＵＦＥＴを同時にオン状態とすることはできない。そ
うしないと、Ｖbattからグランドへ直結した電流経路が
形成され、大きな電流が流れて、非常に高い確率で両デ
バイスが破壊される。このように、図５では、時間Ｔ1
に於いてＡＣＣＵＦＥＴ４２は、ゲート電圧がＶbattか
らグランドへと切り替えられることによってターンオフ
している。しかしながら、図５の一番上のグラフに示さ
れているように、コイル４３を流れていた電流は急な遮
断に抵抗するためＶoが急激に増加して、Ｖbattより高
いレベルにまで達する。ＶoはＡＣＣＵＦＥＴ４２がブ
レークダウンするか破壊されるまで上昇する。一方、Ａ
ＣＣＵＦＥＴ４１のＶGSは同じ割合で低下する（ソース
がゲートに対しより正にバイアスされる）。このような
場合に、出力電圧ＶoをクランプするべくＡＣＣＵＦＥ
Ｔ４２が導通を開始する前にＡＣＣＵＦＥＴ４１のゲー
ト酸化膜が破損することは非常にあり得ることである。
低電位側ＡＣＣＵＦＥＴ４２をターンオフした後、高電
位側ＡＣＣＵＦＥＴ４１をターンオンする。両方のＡＣ
ＣＵＦＥＴを同時にオン状態とすることはできない。そ
うしないと、Ｖbattからグランドへ直結した電流経路が
形成され、大きな電流が流れて、非常に高い確率で両デ
バイスが破壊される。このように、図５では、時間Ｔ1
に於いてＡＣＣＵＦＥＴ４２は、ゲート電圧がＶbattか
らグランドへと切り替えられることによってターンオフ
している。しかしながら、図５の一番上のグラフに示さ
れているように、コイル４３を流れていた電流は急な遮
断に抵抗するためＶoが急激に増加して、Ｖbattより高
いレベルにまで達する。ＶoはＡＣＣＵＦＥＴ４２がブ
レークダウンするか破壊されるまで上昇する。一方、Ａ
ＣＣＵＦＥＴ４１のＶGSは同じ割合で低下する（ソース
がゲートに対しより正にバイアスされる）。このような
場合に、出力電圧ＶoをクランプするべくＡＣＣＵＦＥ
Ｔ４２が導通を開始する前にＡＣＣＵＦＥＴ４１のゲー
ト酸化膜が破損することは非常にあり得ることである。
【００１２】図４及び図５に示したのと同じような一連
の現象は、ＡＣＣＵＦＥＴを用いて誘導性負荷に流れる
電流の切り替えを行うような実質的に全ての場合で起こ
り得る。
の現象は、ＡＣＣＵＦＥＴを用いて誘導性負荷に流れる
電流の切り替えを行うような実質的に全ての場合で起こ
り得る。
【００１３】従って、ＡＣＣＵＦＥＴの優れたセル密度
及びオン抵抗特性を保持しつつ、信頼性高く、特にトレ
ンチゲートを損傷することなく、エネルギーの限られた
電圧スパイクでも破損せず、誘導性負荷のスイッチング
にも使用することのできるデバイスが求められている。
及びオン抵抗特性を保持しつつ、信頼性高く、特にトレ
ンチゲートを損傷することなく、エネルギーの限られた
電圧スパイクでも破損せず、誘導性負荷のスイッチング
にも使用することのできるデバイスが求められている。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、ＡＣＣＵＦＥＴの優れたセル密度及びオン抵抗特性
を保持しつつ、高電圧にも破損しにくい改善されたＡＣ
ＣＵＦＥＴを提供することである。
は、ＡＣＣＵＦＥＴの優れたセル密度及びオン抵抗特性
を保持しつつ、高電圧にも破損しにくい改善されたＡＣ
ＣＵＦＥＴを提供することである。
【００１５】
【課題を解決するための手段】本発明のＡＣＣＵＦＥＴ
は、選択された導電型の半導体材料を含み、トレンチゲ
ートによって境界を定められた複数のセルを含んでい
る。各トレンチゲートは、導電性のゲート材料（通常、
ポリシリコン）と、各セルに於いて導電性ゲート材料を
半導体から絶縁する絶縁層（通常、二酸化シリコン）と
を含んでいる。ゲート酸化膜にかかる電圧を制限するた
め、セルの半導体材料とは逆の導電型の保護領域が形成
され、それによってＡＣＣＵＦＥＴセルを通る電流経路
に対し並列に接続され保護ダイオードとして働くＰＮ接
合が形成される。ＰＮ接合の位置及びドーピング濃度
は、ダイオードがブレークダウンすることによってゲー
ト酸化膜にかかる電圧がゲート酸化膜を破損したり損傷
したりし得るようなレベルに達するのが防止されるよう
に、適切なブレークダウン電圧が得られるよう設定され
る。また、このダイオードはゲート近傍に於ける最大シ
リコン電界をクランプしてできるだけ小さくし、ホット
キャリアの生成を低減または防ぐ働きもする。
は、選択された導電型の半導体材料を含み、トレンチゲ
ートによって境界を定められた複数のセルを含んでい
る。各トレンチゲートは、導電性のゲート材料（通常、
ポリシリコン）と、各セルに於いて導電性ゲート材料を
半導体から絶縁する絶縁層（通常、二酸化シリコン）と
を含んでいる。ゲート酸化膜にかかる電圧を制限するた
め、セルの半導体材料とは逆の導電型の保護領域が形成
され、それによってＡＣＣＵＦＥＴセルを通る電流経路
に対し並列に接続され保護ダイオードとして働くＰＮ接
合が形成される。ＰＮ接合の位置及びドーピング濃度
は、ダイオードがブレークダウンすることによってゲー
ト酸化膜にかかる電圧がゲート酸化膜を破損したり損傷
したりし得るようなレベルに達するのが防止されるよう
に、適切なブレークダウン電圧が得られるよう設定され
る。また、このダイオードはゲート近傍に於ける最大シ
リコン電界をクランプしてできるだけ小さくし、ホット
キャリアの生成を低減または防ぐ働きもする。
【００１６】好適実施例では、ＡＣＣＵＦＥＴセルの導
電型とは逆の導電型の保護領域が、隣接するセル内に形
成される。これらのセルは、長寸のストライプ形状とす
ることができるが、六角形、正方形、多角形などの形状
としてもよい。保護領域は、選択された数のＡＣＣＵＦ
ＥＴセルに対し一つの保護領域が割り当てられるよう
に、ＡＣＣＵＦＥＴ全体に反復的なパターンで形成され
ることが望ましい。
電型とは逆の導電型の保護領域が、隣接するセル内に形
成される。これらのセルは、長寸のストライプ形状とす
ることができるが、六角形、正方形、多角形などの形状
としてもよい。保護領域は、選択された数のＡＣＣＵＦ
ＥＴセルに対し一つの保護領域が割り当てられるよう
に、ＡＣＣＵＦＥＴ全体に反復的なパターンで形成され
ることが望ましい。
【００１７】
【発明の実施の形態】本発明に基づくＡＣＣＵＦＥＴを
図６Ａに示す。ＡＣＣＵＦＥＴ５０は、Ｎ＋基板５３の
表面上に形成されたＮ−エピタキシャル層５２内に形成
されたトレンチゲート５１Ａ及び５１Ｂを含んでいる。
ゲート５１Ａ及び５１Ｂは、それぞれゲート酸化膜５４
Ａ及び５４Ｂによってエピタキシャル層５２から絶縁さ
れている。エピタキシャル層５２の表面に位置する浅い
Ｎ＋領域５５は金属層５６に接触している。Ｎ−エピタ
キシャル層５２は、典型的には、１×１０14乃至１×１
０15ｃｍ-3の濃度でドーピングされている。ゲート５１
Ａ及び５１Ｂは、８×１０18乃至５×１０19ｃｍ-3の濃
度でボロンがドーピングされたポリシリコンであること
が好ましい。ゲート酸化膜５４Ａ及び５４Ｂは、典型的
には９０乃至１０００Åの厚さである。ゲート５１Ａと
５１Ｂの間の距離は典型的には約１．０μｍであるが、
０．５乃至４．０μｍとすることができる。
図６Ａに示す。ＡＣＣＵＦＥＴ５０は、Ｎ＋基板５３の
表面上に形成されたＮ−エピタキシャル層５２内に形成
されたトレンチゲート５１Ａ及び５１Ｂを含んでいる。
ゲート５１Ａ及び５１Ｂは、それぞれゲート酸化膜５４
Ａ及び５４Ｂによってエピタキシャル層５２から絶縁さ
れている。エピタキシャル層５２の表面に位置する浅い
Ｎ＋領域５５は金属層５６に接触している。Ｎ−エピタ
キシャル層５２は、典型的には、１×１０14乃至１×１
０15ｃｍ-3の濃度でドーピングされている。ゲート５１
Ａ及び５１Ｂは、８×１０18乃至５×１０19ｃｍ-3の濃
度でボロンがドーピングされたポリシリコンであること
が好ましい。ゲート酸化膜５４Ａ及び５４Ｂは、典型的
には９０乃至１０００Åの厚さである。ゲート５１Ａと
５１Ｂの間の距離は典型的には約１．０μｍであるが、
０．５乃至４．０μｍとすることができる。
【００１８】Ｎ＋基板５３はＡＣＣＵＦＥＴ５０のドレ
インとして働き、下側から接触することができる。別の
形態として、Ｎ＋基板の代わりに埋め込みＮ＋層をドレ
インとして用い、このドレインに例えばＮ＋シンカー領
域及び上面コンタクトのような手段を用いて構造の上面
側から接触するようにすることもできる。ゲート酸化膜
５４Ａ及び５４Ｂを保護するため、深いＰ＋領域５７が
エピタキシャル層５２内に形成されており、ダイオード
（ダイオードＤ１として示されている）として働くＰＮ
接合が形成されている。
インとして働き、下側から接触することができる。別の
形態として、Ｎ＋基板の代わりに埋め込みＮ＋層をドレ
インとして用い、このドレインに例えばＮ＋シンカー領
域及び上面コンタクトのような手段を用いて構造の上面
側から接触するようにすることもできる。ゲート酸化膜
５４Ａ及び５４Ｂを保護するため、深いＰ＋領域５７が
エピタキシャル層５２内に形成されており、ダイオード
（ダイオードＤ１として示されている）として働くＰＮ
接合が形成されている。
【００１９】第６Ｂ図は、第６Ａ図に示したＡＣＣＵＦ
ＥＴに対する等価回路である。示されているように、ダ
イオードＤ１は、ＡＣＣＵＦＥＴ５０を通る主電流経路
に対し並列になっている。ダイオードＤ１がＡＣＣＵＦ
ＥＴ５０の内部に組み込まれていることによって、ダイ
オードを単にＡＣＣＵＦＥＴと並列に外部に設けるのと
は異なった結果が得られることに注意されたい。ダイオ
ードが組み込まれているため、ダイオード内の直列イン
ダクタンス（ディスクリートなマルチチップまたはＰＣ
Ｂ版に於いて発生する）が排除されており、ダイオード
によってＡＣＣＵＦＥＴ内の内部電圧を殆ど瞬間的に
（オーバーシュートすることなく）クランプすることが
可能となっている。更に、これらのダイオードはデバイ
ス全体に渡って分布させることができ、均一なクランプ
作用を得ることができる。
ＥＴに対する等価回路である。示されているように、ダ
イオードＤ１は、ＡＣＣＵＦＥＴ５０を通る主電流経路
に対し並列になっている。ダイオードＤ１がＡＣＣＵＦ
ＥＴ５０の内部に組み込まれていることによって、ダイ
オードを単にＡＣＣＵＦＥＴと並列に外部に設けるのと
は異なった結果が得られることに注意されたい。ダイオ
ードが組み込まれているため、ダイオード内の直列イン
ダクタンス（ディスクリートなマルチチップまたはＰＣ
Ｂ版に於いて発生する）が排除されており、ダイオード
によってＡＣＣＵＦＥＴ内の内部電圧を殆ど瞬間的に
（オーバーシュートすることなく）クランプすることが
可能となっている。更に、これらのダイオードはデバイ
ス全体に渡って分布させることができ、均一なクランプ
作用を得ることができる。
【００２０】上述したように、ゲート５１Ａ及び５１Ｂ
の電圧とソース（Ｎ＋領域５５）の電圧は、ＭＯＳＦＥ
Ｔ５０がターンオフしているとき概ね等しい。Ｎ＋領域
５５は金属層５６を介して深いＰ＋領域５７につながっ
ているため、ＭＯＳＦＥＴ５０がターンオフしていると
きゲート酸化膜５４Ａ及び５４Ｂにかかる電圧はダイオ
ードＤ１の両端の電圧を超えることはできない。ダイオ
ードＤ１が逆バイアスされる場合、ダイオードＤ１にか
かる電圧はそのブレークダウン電圧に制限される。ま
た、ダイオードＤ１が順バイアスされる場合、ダイオー
ドＤ１の両端の電圧は通常のダイオード電圧降下（通常
約０．７Ｖ）に制限される。
の電圧とソース（Ｎ＋領域５５）の電圧は、ＭＯＳＦＥ
Ｔ５０がターンオフしているとき概ね等しい。Ｎ＋領域
５５は金属層５６を介して深いＰ＋領域５７につながっ
ているため、ＭＯＳＦＥＴ５０がターンオフしていると
きゲート酸化膜５４Ａ及び５４Ｂにかかる電圧はダイオ
ードＤ１の両端の電圧を超えることはできない。ダイオ
ードＤ１が逆バイアスされる場合、ダイオードＤ１にか
かる電圧はそのブレークダウン電圧に制限される。ま
た、ダイオードＤ１が順バイアスされる場合、ダイオー
ドＤ１の両端の電圧は通常のダイオード電圧降下（通常
約０．７Ｖ）に制限される。
【００２１】ダイオードＤ１のブレークダウン電圧は、
Ｎ−エピタキシャル層５２とＮ＋基板５３の間の境界と
ＰＮ接合５８とを分離するとともに、深いＰ＋領域５
７、Ｎ−エピタキシャル層５２及びＮ＋基板５３それぞ
れのドーピング濃度を制御することによって定まる。通
常のＡＣＣＵＦＥＴの場合、Ｎ−エピタキシャル層５２
のドーピング濃度は１０14乃至１０15ｃｍ-3の範囲にあ
り、ＡＣＣＵＦＥＴのターンオフが可能となっている。
Ｎ＋基板５３は、３ｍΩ−ｃｍの抵抗率を有し、深いＰ
＋領域５７は４０乃至１５０Ω／□のシート抵抗を有す
る。Ｎ−エピタキシャル層５２の厚さは２．５乃至５．
０μｍであるが、深いＰ＋領域５７の底面からＮ＋基板
５３までの正味の厚さは０．３乃至１．５μｍである。
Ｎ−エピタキシャル層５２とＮ＋基板５３の間の境界と
ＰＮ接合５８とを分離するとともに、深いＰ＋領域５
７、Ｎ−エピタキシャル層５２及びＮ＋基板５３それぞ
れのドーピング濃度を制御することによって定まる。通
常のＡＣＣＵＦＥＴの場合、Ｎ−エピタキシャル層５２
のドーピング濃度は１０14乃至１０15ｃｍ-3の範囲にあ
り、ＡＣＣＵＦＥＴのターンオフが可能となっている。
Ｎ＋基板５３は、３ｍΩ−ｃｍの抵抗率を有し、深いＰ
＋領域５７は４０乃至１５０Ω／□のシート抵抗を有す
る。Ｎ−エピタキシャル層５２の厚さは２．５乃至５．
０μｍであるが、深いＰ＋領域５７の底面からＮ＋基板
５３までの正味の厚さは０．３乃至１．５μｍである。
【００２２】本発明に基づく別のＡＣＣＵＦＥＴ構造の
３次元的な断面図を図７Ａ及び図７Ｂに示す。図７Ａに
示すＡＣＣＵＦＥＴ６０は、正方形または長方形のセル
のパターンとして形成されており、深いＰ＋領域６１は
これらのセルの１つに形成されている。図７Ｂに示すＡ
ＣＣＵＦＥＴ６２では、セルはストライプ状に形成され
ており、深いＰ＋領域６３はこれらのセルの１つを占め
ている。
３次元的な断面図を図７Ａ及び図７Ｂに示す。図７Ａに
示すＡＣＣＵＦＥＴ６０は、正方形または長方形のセル
のパターンとして形成されており、深いＰ＋領域６１は
これらのセルの１つに形成されている。図７Ｂに示すＡ
ＣＣＵＦＥＴ６２では、セルはストライプ状に形成され
ており、深いＰ＋領域６３はこれらのセルの１つを占め
ている。
【００２３】図８は、図７Ｂに示したＭＯＳＦＥＴの上
面図である。図７Ｂの断面図はＶＩＢ−ＶＩＢとして示
されている。上述したように、複数のコンタクトによっ
て金属コンタクト層（図示せず）がＮ＋ソース領域６４
及び６５、Ｐ＋領域６３に接続されている。構造の周縁
部に形成されたＮ＋領域６７は、Ｎ＋基板との接触に用
いられる。別の形態として、Ｎ＋基板に底面側から接触
するようにすることもできる。
面図である。図７Ｂの断面図はＶＩＢ−ＶＩＢとして示
されている。上述したように、複数のコンタクトによっ
て金属コンタクト層（図示せず）がＮ＋ソース領域６４
及び６５、Ｐ＋領域６３に接続されている。構造の周縁
部に形成されたＮ＋領域６７は、Ｎ＋基板との接触に用
いられる。別の形態として、Ｎ＋基板に底面側から接触
するようにすることもできる。
【００２４】図９は、トレンチゲート８１がＮ＋基板８
２内にまで延在しているＭＯＳＦＥＴ８０を含む別の実
施形態を示している。Ｎ＋基板８２は実質的に電圧を支
えることができないため、ＡＣＣＵＦＥＴがターンオフ
しているときゲート酸化膜８５はＡＣＣＵＦＥＴにかか
る全電圧に曝される。別の言い方をすると、デバイスに
かかる電圧の一部を吸収する低濃度にドーピングされた
Ｎ−エピタキシャル層が存在していない。このため、Ｐ
＋領域８３及びＮ＋基板８２のドーピング濃度は、ゲー
ト酸化膜８５が破損する前にダイオードＤ２がブレーク
ダウンするように慎重に定めなければならない。本業界
標準によると、ゲート酸化膜は４ＭＶ／ｃｍに、ｃｍで
表した酸化膜の厚さを掛けた値より大きな電圧に曝され
るべきではないとされている。例えば、ゲート酸化膜が
４００Åの厚さの場合、ゲート酸化膜は約３２Ｖで破損
すると予想されるため、ダイオードＤ２のブレークダウ
ン電圧は約１６Ｖとするべきである。１７５Åの厚さの
ゲート酸化膜の場合、クランプ電圧として約８Ｖが必要
とされる。
２内にまで延在しているＭＯＳＦＥＴ８０を含む別の実
施形態を示している。Ｎ＋基板８２は実質的に電圧を支
えることができないため、ＡＣＣＵＦＥＴがターンオフ
しているときゲート酸化膜８５はＡＣＣＵＦＥＴにかか
る全電圧に曝される。別の言い方をすると、デバイスに
かかる電圧の一部を吸収する低濃度にドーピングされた
Ｎ−エピタキシャル層が存在していない。このため、Ｐ
＋領域８３及びＮ＋基板８２のドーピング濃度は、ゲー
ト酸化膜８５が破損する前にダイオードＤ２がブレーク
ダウンするように慎重に定めなければならない。本業界
標準によると、ゲート酸化膜は４ＭＶ／ｃｍに、ｃｍで
表した酸化膜の厚さを掛けた値より大きな電圧に曝され
るべきではないとされている。例えば、ゲート酸化膜が
４００Åの厚さの場合、ゲート酸化膜は約３２Ｖで破損
すると予想されるため、ダイオードＤ２のブレークダウ
ン電圧は約１６Ｖとするべきである。１７５Åの厚さの
ゲート酸化膜の場合、クランプ電圧として約８Ｖが必要
とされる。
【００２５】本発明に基づくＡＣＣＵＦＥＴの製造プロ
セスは数多くあるが、図１０乃至図１４に図６Ａに示し
たＡＣＣＵＦＥＴ５０の製造プロセスの一例を示す。
セスは数多くあるが、図１０乃至図１４に図６Ａに示し
たＡＣＣＵＦＥＴ５０の製造プロセスの一例を示す。
【００２６】図１０を参照されたい。製造プロセスは、
上にＮ−エピタキシャル層５２が公知のプロセスを用い
て形成された従来のＮ＋基板５３から始まる。
上にＮ−エピタキシャル層５２が公知のプロセスを用い
て形成された従来のＮ＋基板５３から始まる。
【００２７】厚い酸化膜９０を成長させ、マスクしてエ
ッチングし、深いＰ＋領域５７が形成されるべき部分の
上面に薄い酸化膜９１を成長させる。続いて、薄い酸化
膜９１を通して、ドーズ量１×１０14乃至７×１０15ｃ
ｍ-2、エネルギー６０乃至１００ＫｅＶで、深いＰ＋領
域５７を注入により形成する。結果として得られる構造
を図１１に示す。酸化膜９０及び９１はその後取り除
く。
ッチングし、深いＰ＋領域５７が形成されるべき部分の
上面に薄い酸化膜９１を成長させる。続いて、薄い酸化
膜９１を通して、ドーズ量１×１０14乃至７×１０15ｃ
ｍ-2、エネルギー６０乃至１００ＫｅＶで、深いＰ＋領
域５７を注入により形成する。結果として得られる構造
を図１１に示す。酸化膜９０及び９１はその後取り除
く。
【００２８】このプロセスの１バージョンでは、厚い酸
化膜９２を成長させた後、深いＰ＋領域５７の上を除い
てフォトマスクにより除去し、更に、薄い酸化膜９３を
成長させる。薄い酸化膜９３をマスクし、図１２に示す
ように、溝を形成すべき部分から除去する。続いてマス
ク及び公知の反応性イオンまたはプラズマドライエッチ
ングを用いてエッチングし、溝を形成する。これらの溝
を酸化してゲート酸化膜５４Ａ及び５４Ｂを形成した
後、ポリシリコンを溝の上面からあふれるまで溝内に堆
積させる。続いてドーズ量５×１０13乃至５×１０15ｃ
ｍ-2、エネルギー６０ｋｅＶでのイオン注入またはＰＯ
Ｃｌ3プリデポジションによって、ポリシリコンに燐を
ドーピングし、シート抵抗として２０乃至７０Ω／□を
得る。Ｐチャネルデバイスの場合は、ポリシリコンには
イオン注入によりボロンがドーピングされ、シート抵抗
は概ね４０乃至１２０Ω／□となる。マスクによって保
護されたところを除いてポリシリコンを溝の表面と平坦
になるまでエッチバックし、その後金属と接触できるよ
うにする。
化膜９２を成長させた後、深いＰ＋領域５７の上を除い
てフォトマスクにより除去し、更に、薄い酸化膜９３を
成長させる。薄い酸化膜９３をマスクし、図１２に示す
ように、溝を形成すべき部分から除去する。続いてマス
ク及び公知の反応性イオンまたはプラズマドライエッチ
ングを用いてエッチングし、溝を形成する。これらの溝
を酸化してゲート酸化膜５４Ａ及び５４Ｂを形成した
後、ポリシリコンを溝の上面からあふれるまで溝内に堆
積させる。続いてドーズ量５×１０13乃至５×１０15ｃ
ｍ-2、エネルギー６０ｋｅＶでのイオン注入またはＰＯ
Ｃｌ3プリデポジションによって、ポリシリコンに燐を
ドーピングし、シート抵抗として２０乃至７０Ω／□を
得る。Ｐチャネルデバイスの場合は、ポリシリコンには
イオン注入によりボロンがドーピングされ、シート抵抗
は概ね４０乃至１２０Ω／□となる。マスクによって保
護されたところを除いてポリシリコンを溝の表面と平坦
になるまでエッチバックし、その後金属と接触できるよ
うにする。
【００２９】続いてマスク及び砒素のイオン注入によっ
てＮ＋ソース領域５５を形成する（Ｐチャネルデバイス
に対してはボロンイオンを注入する）。このイオン注入
はドーズ量５×１０14乃至１×１０16ｃｍ-2、エネルギ
ー２０乃至１００ｋｅＶで行う。結果として得られる構
造を図１３に示す。
てＮ＋ソース領域５５を形成する（Ｐチャネルデバイス
に対してはボロンイオンを注入する）。このイオン注入
はドーズ量５×１０14乃至１×１０16ｃｍ-2、エネルギ
ー２０乃至１００ｋｅＶで行う。結果として得られる構
造を図１３に示す。
【００３０】その後、薄い酸化膜を熱酸化により形成す
る。続いてボロフォスフォシリケイトガラス（Borophos
phosilicate glass：ＢＰＳＧ）を構造の表面に被着さ
せる。ＢＰＳＧは一時的に８５０℃乃至９５０℃に加熱
され滑らかに流れて、ダイの表面形状を平坦にする。エ
ッチングによって酸化膜及びＢＰＳＧ層にコンタクトホ
ールを形成した後、金属層５６を被着し、コンタクトホ
ールを通してＮ＋ソース領域５５と深いＰ＋領域５７を
接続する。こうして図１４に示すように、ＡＣＣＵＦＥ
Ｔ５０が形成される。その後ダイをＳｉＮまたは低温Ｂ
ＰＳＧによって被覆保護し、ボンディングを容易にする
ためのパッドマスク窓（pad mask window）をエッチン
グにより形成する。
る。続いてボロフォスフォシリケイトガラス（Borophos
phosilicate glass：ＢＰＳＧ）を構造の表面に被着さ
せる。ＢＰＳＧは一時的に８５０℃乃至９５０℃に加熱
され滑らかに流れて、ダイの表面形状を平坦にする。エ
ッチングによって酸化膜及びＢＰＳＧ層にコンタクトホ
ールを形成した後、金属層５６を被着し、コンタクトホ
ールを通してＮ＋ソース領域５５と深いＰ＋領域５７を
接続する。こうして図１４に示すように、ＡＣＣＵＦＥ
Ｔ５０が形成される。その後ダイをＳｉＮまたは低温Ｂ
ＰＳＧによって被覆保護し、ボンディングを容易にする
ためのパッドマスク窓（pad mask window）をエッチン
グにより形成する。
【００３１】本発明の特定の実施例について説明してき
たが、これらの実施例はあくまでも例示を目的としたも
のであって、限定的なものではないことを理解された
い。当業者であれば、本発明の原理に基づく様々な変形
実施例が明らかであろう。
たが、これらの実施例はあくまでも例示を目的としたも
のであって、限定的なものではないことを理解された
い。当業者であれば、本発明の原理に基づく様々な変形
実施例が明らかであろう。
【図１】図１は、従来のアキュミュレーションモードＭ
ＯＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である。
ＯＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である。
【図２】図２はＡ乃至Ｃからなり、図２Ａはオフ状態の
ＡＣＣＵＦＥＴを表す図、図２Ｂは完全なオン状態にな
る途中の状態のＡＣＣＵＦＥＴを表す図、図２Ｃは完全
にオン状態のＡＣＣＵＦＥＴを表す図である。
ＡＣＣＵＦＥＴを表す図、図２Ｂは完全なオン状態にな
る途中の状態のＡＣＣＵＦＥＴを表す図、図２Ｃは完全
にオン状態のＡＣＣＵＦＥＴを表す図である。
【図３】図３はＡ及びＢからなり、図３ＡはＡＣＣＵＦ
ＥＴがオン状態からオフ状態へと変化するときの空乏領
域の変化を表した図であり、図３Ｂは、図３ＡのＡＣＣ
ＵＦＥＴがオン状態からオフ状態へと変化するときのそ
のエピタキシャル層及びゲート酸化膜内の電界強度を模
式的に表した図である。
ＥＴがオン状態からオフ状態へと変化するときの空乏領
域の変化を表した図であり、図３Ｂは、図３ＡのＡＣＣ
ＵＦＥＴがオン状態からオフ状態へと変化するときのそ
のエピタキシャル層及びゲート酸化膜内の電界強度を模
式的に表した図である。
【図４】図４は、誘導性負荷に接続された２つのＡＣＣ
ＵＦＥＴを含むプッシュプル半ブリッジ回路を表す図で
ある。
ＵＦＥＴを含むプッシュプル半ブリッジ回路を表す図で
ある。
【図５】図５は、図４に示したＡＣＣＵＦＥＴのゲート
酸化膜にかかる電圧とブリッジ回路の出力に於ける電圧
とを表すグラフである。
酸化膜にかかる電圧とブリッジ回路の出力に於ける電圧
とを表すグラフである。
【図６】図６はＡ及びＢからなり、図６Ａは本発明に基
づく電圧クランプされたＡＣＣＵＦＥＴの断面図であ
り、図６Ｂは、図６Ａに示したＡＣＣＵＦＥＴに対する
等価回路図である。
づく電圧クランプされたＡＣＣＵＦＥＴの断面図であ
り、図６Ｂは、図６Ａに示したＡＣＣＵＦＥＴに対する
等価回路図である。
【図７】図７はＡ及びＢからなり、図７Ａ及びＢは共に
本発明に基づく別のＡＣＣＵＦＥＴ構造の３次元的な断
面図であり、図７Ａは正方形セル構造を表し、図７Ｂは
ストライプ状セル構造を表す。
本発明に基づく別のＡＣＣＵＦＥＴ構造の３次元的な断
面図であり、図７Ａは正方形セル構造を表し、図７Ｂは
ストライプ状セル構造を表す。
【図８】図８は、図７Ｂに示したＡＣＣＵＦＥＴの上面
図である。
図である。
【図９】図９は、ゲートトレンチが高濃度にドーピング
された基板内にまで延在するような、本発明に基づく別
の実施例を示す図である。
された基板内にまで延在するような、本発明に基づく別
の実施例を示す図である。
【図１０】図１０は、図６Ａに示したＡＣＣＵＦＥＴの
製造プロセスの一過程を示す図である。
製造プロセスの一過程を示す図である。
【図１１】図１１は、図６Ａに示したＡＣＣＵＦＥＴの
製造プロセスの一過程を示す図である。
製造プロセスの一過程を示す図である。
【図１２】図１２は、図６Ａに示したＡＣＣＵＦＥＴの
製造プロセスの一過程を示す図である。
製造プロセスの一過程を示す図である。
【図１３】図１３は、図６Ａに示したＡＣＣＵＦＥＴの
製造プロセスの一過程を示す図である。
製造プロセスの一過程を示す図である。
【図１４】図１４は、図６Ａに示したＡＣＣＵＦＥＴの
製造プロセスの一過程を示す図である。
製造プロセスの一過程を示す図である。
１０ ＡＣＣＵＦＥＴ １０Ａ、１０Ｂ セル １１ トレンチゲート １１Ａ ゲート酸化膜 １２ シリコン材料 １３ Ｎ−エピタキシャル層（Ｎ−Ｅｐｉ） １４ Ｎ＋基板 １５ Ｎ＋ソース １６ 金属層 １７ 電源 １８ 負荷 １９ アキュミュレーション領域は符号 ３０ 誘導性負荷 ４０ プッシュプル半ブリッジ回路 ４１ 高電位側ＡＣＣＵＦＥＴ ４２ 低電位側ＡＣＣＵＦＥＴ ４３ コイル ５０ ＡＣＣＵＦＥＴ ５１Ａ、５１Ｂ トレンチゲート ５２ Ｎ−エピタキシャル層 ５３ Ｎ＋基板 ５４Ａ、５４Ｂ ゲート酸化膜 ５５ Ｎ＋領域 ５６ 金属層 ５７ 深いＰ＋領域 ５８ ＰＮ接合 ６０ ＡＣＣＵＦＥＴ ６１ 深いＰ＋領域 ６２ ＡＣＣＵＦＥＴ ６３ 深いＰ＋領域 ６４、６５ Ｎ＋ソース領域 ６７ Ｎ＋領域 ８１ トレンチゲート ８０ ＭＯＳＦＥＴ ８２ Ｎ＋基板 ８３ Ｐ＋領域 ８５ ゲート酸化膜 ９０ 厚い酸化膜 ９１ 薄い酸化膜 ９２ 厚い酸化膜 ９３ 薄い酸化膜 Ｄ１ ダイオード Ｄ２ ダイオード Ｖgs ゲート・ソース間電圧 Ｖbatt バッテリー電圧 ＶGS ゲート酸化膜にかかる電圧 Ｖo 出力電圧
フロントページの続き (72)発明者 シェカー・エス・マリカユナスワミー アメリカ合衆国カリフォルニア州95054・ サンタクララ・＃106・パークビュードラ イブ 600
Claims (10)
- 【請求項１】 アキュミュレーションモード電界効果
トランジスタであって、 半導体材料と、 前記半導体材料の表面に形成された溝内に配置され、前
記半導体材料からゲート絶縁層によって分離されたゲー
トであって、概ね第１導電型の材料のみを含むトランジ
スタセルを画定する該ゲートと、 前記セルの表面に位置する前記第１導電型の高濃度ドー
ピング領域と、 前記高濃度ドーピング領域に隣接する前記第１導電型の
低濃度ドーピング領域と、 前記半導体材料中に形成されたＰＮ接合であって、該Ｐ
Ｎ接合はダイオードを形成しており、前記ダイオードは
前記セルを通る電流経路に対し並列に接続されているよ
うな該ＰＮ接合とを含み、 前記ダイオードは前記トランジスタがオフ状態にあると
き、前記ゲート絶縁層に損傷を与え得る電圧より低い電
圧でブレークダウンするように適合されていることを特
徴とするトランジスタ。 - 【請求項２】 前記半導体材料が、基板上に形成され
たエピタキシャル層を含むことを特徴とする請求項１に
記載のトランジスタ。 - 【請求項３】 前記溝が前記エピタキシャル層内まで
しか延在していないことを特徴とする請求項２に記載の
トランジスタ。 - 【請求項４】 前記セルから前記ゲートの反対側に位
置する第２導電型の領域を含み、前記ＰＮ接合が第２導
電型の前記領域の境界に形成されていることを特徴とす
る請求項１に記載のトランジスタ。 - 【請求項５】 複数のセルと、複数の前記第２導電型
の前記領域を含むことを特徴とする請求項４に記載のト
ランジスタ。 - 【請求項６】 予め定められた数の前記セルに対し前
記第２導電型の領域が１つあることを特徴とする請求項
５に記載のトランジスタ。 - 【請求項７】 前記溝が前記エピタキシャル層を貫通
して前記基板内へと延在していることを特徴とする請求
項２に記載のトランジスタ。 - 【請求項８】 前記セルから前記ゲートの反対側に位
置する第２導電型の領域を含み、前記ＰＮ接合が第２導
電型の前記領域の境界に形成されていることを特徴とす
る請求項７に記載のトランジスタ。 - 【請求項９】 前記ＰＮ接合が、前記第２導電型の前
記領域と前記基板との間の接合部に形成されていること
を特徴とする請求項８に記載のトランジスタ。 - 【請求項１０】 前記ダイオードが、４×１０6Ｖ／
ｃｍにｃｍで表された前記絶縁層の厚さを掛けた値より
小さなブレークダウン電圧を有することを特徴とする請
求項７に記載のトランジスタ。
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