JPH06302808A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06302808A JPH06302808A JP5084344A JP8434493A JPH06302808A JP H06302808 A JPH06302808 A JP H06302808A JP 5084344 A JP5084344 A JP 5084344A JP 8434493 A JP8434493 A JP 8434493A JP H06302808 A JPH06302808 A JP H06302808A
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Abstract
(57)【要約】
【目的】 素子内部にサージエネルギー吸収部を設け
て、サージ耐量を向上させるとともに装置全体の小型化
が図れるようにする。 【構成】 Ｐ+ 型アノード領域１１の上部に設けられた
低不純物濃度のＮ- 型ベース領域１２の上層に、所定間
隔でＰ+ 型ゲート領域１４と、該ゲート領域１４の間に
Ｎ+ 型カソード領域１６を設ける。さらに、該ゲート領
域１４とは分離さ該ゲート領域１４よりも深い深度のＰ
+ 型分離領域４を設け、カソード電極３７によりＮ+ 型
カソード領域１６と電気的に接続する。Ｎ- 型ベース領
域１２の層厚は、素子のアバランシェ破壊耐圧以下の電
圧でＰ+ 型アノード領域１１とＰ+型分離領域４とがパ
ンチスルーする厚さに形成する。そのため素子のアバラ
ンシェ破壊電圧に達する前に、Ｐ+ 型アノード領域１１
とＰ+ 型分離領域４との間でパンチスルーが起こり、サ
ージ電圧に基づくエネルギーは吸収される。
て、サージ耐量を向上させるとともに装置全体の小型化
が図れるようにする。 【構成】 Ｐ+ 型アノード領域１１の上部に設けられた
低不純物濃度のＮ- 型ベース領域１２の上層に、所定間
隔でＰ+ 型ゲート領域１４と、該ゲート領域１４の間に
Ｎ+ 型カソード領域１６を設ける。さらに、該ゲート領
域１４とは分離さ該ゲート領域１４よりも深い深度のＰ
+ 型分離領域４を設け、カソード電極３７によりＮ+ 型
カソード領域１６と電気的に接続する。Ｎ- 型ベース領
域１２の層厚は、素子のアバランシェ破壊耐圧以下の電
圧でＰ+ 型アノード領域１１とＰ+型分離領域４とがパ
ンチスルーする厚さに形成する。そのため素子のアバラ
ンシェ破壊電圧に達する前に、Ｐ+ 型アノード領域１１
とＰ+ 型分離領域４との間でパンチスルーが起こり、サ
ージ電圧に基づくエネルギーは吸収される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
には、半導体チップにパンチスルーダイオードが設けら
れて、サージ耐量が改善されるとともに装置全体の小型
化が図られた半導体装置に関する。
には、半導体チップにパンチスルーダイオードが設けら
れて、サージ耐量が改善されるとともに装置全体の小型
化が図られた半導体装置に関する。
【０００２】
【従来の技術】図４は、従来のサイリスタ装置を構成す
る半導体チップの内部構造を示す断面図である。
る半導体チップの内部構造を示す断面図である。
【０００３】同図に示すように、従来のサイリスタ装置
を構成する半導体チップ４０は、アノード領域となるＰ
+ 型シリコン基板４１と該Ｐ+ 型シリコン基板４１の上
方に設けられたＮ- 型ベース領域４２を母体にして構成
されている。
を構成する半導体チップ４０は、アノード領域となるＰ
+ 型シリコン基板４１と該Ｐ+ 型シリコン基板４１の上
方に設けられたＮ- 型ベース領域４２を母体にして構成
されている。
【０００４】そして、Ｎ- 型ベース領域４２の上方に
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）４３が形成されている。このフィールド酸
化膜４３の形成と除去とを繰り返しながらＮ- 型ベース
領域４２の上層には、Ｐ+ 型ゲート領域４４，４４が拡
散形成され、該Ｐ+ 型ゲート領域４４，４４の間にはそ
れより浅い深度でＰ- 型チャネル領域４５が拡散形成さ
れている。また、Ｐ- 型チャネル領域４５の上層には、
Ｎ+ 型カソード領域４６が拡散形成されている。
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）４３が形成されている。このフィールド酸
化膜４３の形成と除去とを繰り返しながらＮ- 型ベース
領域４２の上層には、Ｐ+ 型ゲート領域４４，４４が拡
散形成され、該Ｐ+ 型ゲート領域４４，４４の間にはそ
れより浅い深度でＰ- 型チャネル領域４５が拡散形成さ
れている。また、Ｐ- 型チャネル領域４５の上層には、
Ｎ+ 型カソード領域４６が拡散形成されている。
【０００５】さらに、上記各種半導体領域が形成された
半導体チップ４０の上層には、真空蒸着等の手法によ
り、フィールド酸化膜４３の開口部から露出するＮ+ 型
カソード領域４６の表面及びその周辺部に対して、例え
ばアルミニウムを用いカソード電極４７が設置されてい
る。
半導体チップ４０の上層には、真空蒸着等の手法によ
り、フィールド酸化膜４３の開口部から露出するＮ+ 型
カソード領域４６の表面及びその周辺部に対して、例え
ばアルミニウムを用いカソード電極４７が設置されてい
る。
【０００６】尚、Ｐ+ 型ゲート領域４４に接続するゲー
ト電極は特には図示されていない。さらに、Ｐ+ 型アノ
ード領域４１の裏面一帯にも、上例と同様の真空蒸着等
の手法によりアノード電極４８が設置されており、これ
によりサイリスタとしての機能を具備する半導体チップ
４０が得られることになる。
ト電極は特には図示されていない。さらに、Ｐ+ 型アノ
ード領域４１の裏面一帯にも、上例と同様の真空蒸着等
の手法によりアノード電極４８が設置されており、これ
によりサイリスタとしての機能を具備する半導体チップ
４０が得られることになる。
【０００７】上記従来構成のサイリスタ装置において
は、サージ等の過電圧から素子を保護するため、外付け
の保護回路の設置が必要とされていた。図５は、実使用
に供される場合の、保護回路が設置された従来のサイリ
スタ装置の等価回路である。
は、サージ等の過電圧から素子を保護するため、外付け
の保護回路の設置が必要とされていた。図５は、実使用
に供される場合の、保護回路が設置された従来のサイリ
スタ装置の等価回路である。
【０００８】同図に示すように、サイリスタ装置４０の
アノードＡとカソードＫ間にはダイオード５１と抵抗５
２との並列接続に容量５３が直列接続された外付けの保
護回路であるスナバ回路が接続されていた。
アノードＡとカソードＫ間にはダイオード５１と抵抗５
２との並列接続に容量５３が直列接続された外付けの保
護回路であるスナバ回路が接続されていた。
【０００９】上記図４及び図５に示した従来構成におい
て、カソード電極４７は通常接地されている。そして、
ターンオフ時、アノード電極４８には電源電圧と、アノ
ード電極４８に接続される外部回路のインダクタンスＬ
による〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わ
る。尚、ｉは負荷に流れている電流である。
て、カソード電極４７は通常接地されている。そして、
ターンオフ時、アノード電極４８には電源電圧と、アノ
ード電極４８に接続される外部回路のインダクタンスＬ
による〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わ
る。尚、ｉは負荷に流れている電流である。
【００１０】この場合、上記従来構成のようなサージエ
ネルギー吸収能力をもたないサイリスタ装置において
は、アノード電極４８に加わるサージ電圧が素子のアバ
ランシェ耐量を超えると、該サイリスタ装置は破壊して
しまう。
ネルギー吸収能力をもたないサイリスタ装置において
は、アノード電極４８に加わるサージ電圧が素子のアバ
ランシェ耐量を超えると、該サイリスタ装置は破壊して
しまう。
【００１１】この素子破壊を防止するため、図５の等価
回路にも示されるように、保護回路として外付けでスナ
バ回路を設けて、サージエネルギーの吸収を図ってい
た。
回路にも示されるように、保護回路として外付けでスナ
バ回路を設けて、サージエネルギーの吸収を図ってい
た。
【００１２】
【発明が解決しようとする課題】ところで、上記従来構
成のサイリスタ装置においては、外付けで上記スナバ回
路のような保護回路の設置が必要であったため、装置全
体が大型化し、近年の半導体装置の小型化の要請に反す
る結果となっていた。
成のサイリスタ装置においては、外付けで上記スナバ回
路のような保護回路の設置が必要であったため、装置全
体が大型化し、近年の半導体装置の小型化の要請に反す
る結果となっていた。
【００１３】また、サージエネルギー吸収能力を向上さ
せるためには、スナバ回路をサイリスタ素子の近傍に設
置する必要があり、このため装置設計上及び組立上の制
約が課され、この点からも問題となっていた。
せるためには、スナバ回路をサイリスタ素子の近傍に設
置する必要があり、このため装置設計上及び組立上の制
約が課され、この点からも問題となっていた。
【００１４】本発明は、こうした実情に鑑みなされたも
のであり、その課題は、素子内部にサージ吸収部を設け
て、サージ耐量を向上させるとともに、装置全体の小型
化が図られるようにすることである。
のであり、その課題は、素子内部にサージ吸収部を設け
て、サージ耐量を向上させるとともに、装置全体の小型
化が図られるようにすることである。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
第１導電型のアノード領域の上部に設けられた低不純物
濃度の第２導電型のベース領域と、該ベース領域の上層
に所定間隔で形成された第１導電型のゲート領域と、該
ゲート領域間に該ゲート領域よりも浅い深度で形成され
た第２導電型のカソード領域とを備えた半導体装置にお
いて、前記ベース領域の上層に、前記カソード領域と配
線により電気的に接続され、前記ゲート領域より深い深
度で該ゲート領域とは分離されて形成された第１導電型
の分離領域を有し、前記ベース領域の層厚は、素子のア
バランシェ破壊耐圧以下の電圧で前記アノード領域と前
記分離領域とがパンチスルーする厚さに形成されたこと
を特徴とする。
第１導電型のアノード領域の上部に設けられた低不純物
濃度の第２導電型のベース領域と、該ベース領域の上層
に所定間隔で形成された第１導電型のゲート領域と、該
ゲート領域間に該ゲート領域よりも浅い深度で形成され
た第２導電型のカソード領域とを備えた半導体装置にお
いて、前記ベース領域の上層に、前記カソード領域と配
線により電気的に接続され、前記ゲート領域より深い深
度で該ゲート領域とは分離されて形成された第１導電型
の分離領域を有し、前記ベース領域の層厚は、素子のア
バランシェ破壊耐圧以下の電圧で前記アノード領域と前
記分離領域とがパンチスルーする厚さに形成されたこと
を特徴とする。
【００１６】また、請求項３記載の発明は、第１導電型
のエミッタ領域の上部に設けられた低不純物濃度の第２
導電型のベース領域と、該第２導電型のベース領域の上
層に形成された第１導電型のベース領域と、該第１導電
型のベース領域の上層に形成された第２導電型のエミッ
タ領域とを備えた半導体装置において、前記第２導電型
のベース領域の上層に、前記第２導電型のエミッタ領域
と配線により電気的に接続され、前記第１導電型のベー
ス領域より深い深度で該第１導電型のベース領域とは分
離されて形成された第１導電型の分離領域を有し、前記
第２導電型のベース領域の層厚は、素子のアバランシェ
破壊耐圧以下の電圧で前記第１導電型のエミッタ領域と
前記第１導電型の分離領域とがパンチスルーする厚さに
形成されたことを特徴とする。
のエミッタ領域の上部に設けられた低不純物濃度の第２
導電型のベース領域と、該第２導電型のベース領域の上
層に形成された第１導電型のベース領域と、該第１導電
型のベース領域の上層に形成された第２導電型のエミッ
タ領域とを備えた半導体装置において、前記第２導電型
のベース領域の上層に、前記第２導電型のエミッタ領域
と配線により電気的に接続され、前記第１導電型のベー
ス領域より深い深度で該第１導電型のベース領域とは分
離されて形成された第１導電型の分離領域を有し、前記
第２導電型のベース領域の層厚は、素子のアバランシェ
破壊耐圧以下の電圧で前記第１導電型のエミッタ領域と
前記第１導電型の分離領域とがパンチスルーする厚さに
形成されたことを特徴とする。
【００１７】
【作用】請求項１記載の発明においては、ターンオフ
時、ゲート領域及び分離領域から空乏層がベース領域内
をアノード領域側に拡がって行く。
時、ゲート領域及び分離領域から空乏層がベース領域内
をアノード領域側に拡がって行く。
【００１８】しかし、分離領域の拡散深さは、ゲート領
域の拡散深さより深く形成され、ベース領域の層厚は素
子のアバランシェ破壊耐圧以下の電圧でアノード領域と
分離領域とがパンチスルーする厚さに形成されている。
域の拡散深さより深く形成され、ベース領域の層厚は素
子のアバランシェ破壊耐圧以下の電圧でアノード領域と
分離領域とがパンチスルーする厚さに形成されている。
【００１９】そのため、素子のアバランシェ破壊電圧に
達する前に、アノード領域と分離領域との間でパンチス
ルーが起こり、サージ電圧に基づくエネルギーは吸収さ
れる。よって、素子破壊は起こらず、または起きにくく
なる。
達する前に、アノード領域と分離領域との間でパンチス
ルーが起こり、サージ電圧に基づくエネルギーは吸収さ
れる。よって、素子破壊は起こらず、または起きにくく
なる。
【００２０】請求項３記載の発明においては、ターンオ
フ時、第１導電型のベース領域及び分離領域から空乏層
が第２導電型のベース領域内を第１導電型のエミッタ領
域側に拡がって行く。
フ時、第１導電型のベース領域及び分離領域から空乏層
が第２導電型のベース領域内を第１導電型のエミッタ領
域側に拡がって行く。
【００２１】しかし、分離領域の拡散深さは第１導電型
のベース領域の拡散深さより深く形成され、第２導電型
のベース領域の層厚は素子のアバランシェ破壊耐圧以下
の電圧で第１導電型のエミッタ領域と分離領域がパンチ
スルーする厚さに形成されている。
のベース領域の拡散深さより深く形成され、第２導電型
のベース領域の層厚は素子のアバランシェ破壊耐圧以下
の電圧で第１導電型のエミッタ領域と分離領域がパンチ
スルーする厚さに形成されている。
【００２２】そのため、素子のアバランシェ破壊電圧に
達する前に、第１導電型のエミッタ領域と分離領域との
間でパンチスルーが起こり、サージ電圧に基づくエネル
ギーは吸収される。よって、素子破壊は起こらず、また
は起きにくくなる。
達する前に、第１導電型のエミッタ領域と分離領域との
間でパンチスルーが起こり、サージ電圧に基づくエネル
ギーは吸収される。よって、素子破壊は起こらず、また
は起きにくくなる。
【００２３】
【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。先ず、図１は、本発明の第１
の実施例の半導体装置を構成する半導体チップの内部構
造を示す断面図である。尚、本実施例においては、本発
明をサイリスタ装置に適用した場合を例にとり説明す
る。
しながら詳細に説明する。先ず、図１は、本発明の第１
の実施例の半導体装置を構成する半導体チップの内部構
造を示す断面図である。尚、本実施例においては、本発
明をサイリスタ装置に適用した場合を例にとり説明す
る。
【００２４】同図に示すように、サイリスタ装置を構成
する半導体チップ１０は、従来例と同様に、アノード領
域となる高不純物濃度のＰ+ 型シリコン基板１１と、該
Ｐ+型シリコン基板１１の上方に設けられた低不純物濃
度のＮ- 型ベース領域１２とを母体にして構成されてい
る。
する半導体チップ１０は、従来例と同様に、アノード領
域となる高不純物濃度のＰ+ 型シリコン基板１１と、該
Ｐ+型シリコン基板１１の上方に設けられた低不純物濃
度のＮ- 型ベース領域１２とを母体にして構成されてい
る。
【００２５】そして、Ｎ- 型ベース領域１２の上方に
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）１３が形成されている。該フィールド酸化
膜１３の形成と除去とを繰り返しながらＮ- 型ベース領
域１２の上層には、高不純物濃度のＰ+ 型ゲート領域１
４，１４が拡散形成され、該Ｐ+ 型ゲート領域１４，１
４の間にはそれより浅い深度で低不純物濃度のＰ- 型チ
ャネル領域１５が連続して拡散形成されている。さら
に、Ｎ- 型ベース領域１２の上層には、上記Ｐ+ 型ゲー
ト領域１４から分離して、該Ｐ+ 型ゲート領域１４と同
一不純物を含有して成る高不純物濃度のＰ+ 型分離領域
４が、該Ｐ+ 型ゲート領域１４よりも深い深度で拡散形
成されている。
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）１３が形成されている。該フィールド酸化
膜１３の形成と除去とを繰り返しながらＮ- 型ベース領
域１２の上層には、高不純物濃度のＰ+ 型ゲート領域１
４，１４が拡散形成され、該Ｐ+ 型ゲート領域１４，１
４の間にはそれより浅い深度で低不純物濃度のＰ- 型チ
ャネル領域１５が連続して拡散形成されている。さら
に、Ｎ- 型ベース領域１２の上層には、上記Ｐ+ 型ゲー
ト領域１４から分離して、該Ｐ+ 型ゲート領域１４と同
一不純物を含有して成る高不純物濃度のＰ+ 型分離領域
４が、該Ｐ+ 型ゲート領域１４よりも深い深度で拡散形
成されている。
【００２６】また、Ｐ- 型チャネル領域１５の上層に
は、高不純物濃度のＮ+ 型カソード領域１６が拡散形成
されている。ここで、Ｎ- 型ベース領域１２の層厚は、
半導体チップ１０に形成される素子のアバランシェ破壊
耐圧以下の電圧で、Ｐ+ 型アノード領域１１とＰ+ 型分
離領域４とがパンチスルーする厚さに形成されている。
は、高不純物濃度のＮ+ 型カソード領域１６が拡散形成
されている。ここで、Ｎ- 型ベース領域１２の層厚は、
半導体チップ１０に形成される素子のアバランシェ破壊
耐圧以下の電圧で、Ｐ+ 型アノード領域１１とＰ+ 型分
離領域４とがパンチスルーする厚さに形成されている。
【００２７】さらに、上記各種半導体領域が形成された
半導体チップ１０の上層には、真空蒸着等の手法により
例えばアルミニウムを用い、フィールド酸化膜１３のＮ
+ 型カソード領域１６上の開口部とＰ+ 型分離領域４上
の開口部、及び該開口部間と周辺のフィールド酸化膜１
３を覆ってカソード電極１７が設置され、該Ｎ+ 型カソ
ード領域１６とＰ+ 型分離領域４とが、電気的に接続さ
れてカソードショート構造となっている。
半導体チップ１０の上層には、真空蒸着等の手法により
例えばアルミニウムを用い、フィールド酸化膜１３のＮ
+ 型カソード領域１６上の開口部とＰ+ 型分離領域４上
の開口部、及び該開口部間と周辺のフィールド酸化膜１
３を覆ってカソード電極１７が設置され、該Ｎ+ 型カソ
ード領域１６とＰ+ 型分離領域４とが、電気的に接続さ
れてカソードショート構造となっている。
【００２８】尚、Ｐ+ 型ゲート領域１４に接続されるゲ
ート電極は特には図示されていない。さらに、Ｐ+ 型ア
ノード領域１１の裏面一帯にも、上例と同様真空蒸着等
の手法によりアノード電極１８が設置されており、これ
によりサイリスタとしての機能を具備する半導体チップ
１０が得られることになる。
ート電極は特には図示されていない。さらに、Ｐ+ 型ア
ノード領域１１の裏面一帯にも、上例と同様真空蒸着等
の手法によりアノード電極１８が設置されており、これ
によりサイリスタとしての機能を具備する半導体チップ
１０が得られることになる。
【００２９】次に、本実施例の動作を説明する。カソー
ド電極１７は通常接地されている。そして、ターンオフ
時、アノード電極１８には通常の電源電圧と該アノード
電極１８に接続される外部回路のインダクタンスＬによ
る〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わる。
尚、ｉは負荷に流れている電流である。
ド電極１７は通常接地されている。そして、ターンオフ
時、アノード電極１８には通常の電源電圧と該アノード
電極１８に接続される外部回路のインダクタンスＬによ
る〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わる。
尚、ｉは負荷に流れている電流である。
【００３０】このとき、Ｐ+ 型ゲート領域１４及びＰ+
型分離領域４から空乏層がＮ- 型ベース領域１２内をＰ
+ 型アノード領域１１側に拡がって行く。しかし、本実
施例ではＰ+ 型分離領域４の拡散深さはＰ+ 型ゲート領
域１４の拡散深さより深く形成され、またＮ- 型ベース
領域１２の層厚は、半導体チップ１０に形成される素子
のアバランシェ破壊耐圧以下の電圧でＰ+ 型アノード領
域１１とＰ+ 型分離領域４とがパンチスルーする厚さに
形成されている。
型分離領域４から空乏層がＮ- 型ベース領域１２内をＰ
+ 型アノード領域１１側に拡がって行く。しかし、本実
施例ではＰ+ 型分離領域４の拡散深さはＰ+ 型ゲート領
域１４の拡散深さより深く形成され、またＮ- 型ベース
領域１２の層厚は、半導体チップ１０に形成される素子
のアバランシェ破壊耐圧以下の電圧でＰ+ 型アノード領
域１１とＰ+ 型分離領域４とがパンチスルーする厚さに
形成されている。
【００３１】そのため、素子のアバランシェ破壊電圧に
達する前に、Ｐ+ 型アノード領域１１とＰ+ 型分離領域
４との間でパンチスルーが起こり、サージ電圧に基づく
エネルギーは該Ｐ+ 型分離領域４下方のＮ- 型ベース領
域１２で吸収され、これによる電流はＰ+ 型分離領域４
からこれに接続されているカソード電極１７を経由して
外部に流れ去る。よって、素子破壊は起こらず、または
起きにくくなる。
達する前に、Ｐ+ 型アノード領域１１とＰ+ 型分離領域
４との間でパンチスルーが起こり、サージ電圧に基づく
エネルギーは該Ｐ+ 型分離領域４下方のＮ- 型ベース領
域１２で吸収され、これによる電流はＰ+ 型分離領域４
からこれに接続されているカソード電極１７を経由して
外部に流れ去る。よって、素子破壊は起こらず、または
起きにくくなる。
【００３２】このように、本実施例では、素子内部にサ
ージエネルギー吸収部が設けられて、サージ耐量が改善
される。また、サージエネルギーの吸収は空乏層の拡が
りによるもので局所的ではなく広範囲にわたるから、エ
ネルギー吸収効率が良い。
ージエネルギー吸収部が設けられて、サージ耐量が改善
される。また、サージエネルギーの吸収は空乏層の拡が
りによるもので局所的ではなく広範囲にわたるから、エ
ネルギー吸収効率が良い。
【００３３】図２は、本発明の第２の実施例の半導体装
置を構成する半導体チップの内部構造を示す断面図であ
る。尚、本実施例においても、本発明がサイリスタ装置
に適用された場合が例にとられている。
置を構成する半導体チップの内部構造を示す断面図であ
る。尚、本実施例においても、本発明がサイリスタ装置
に適用された場合が例にとられている。
【００３４】本第２の実施例における、Ｎ+ 型アノード
領域２１、Ｐ- 型ベース領域２２、Ｎ+ 型ゲート領域２
４、Ｎ+ 型分離領域４′、Ｎ- 型チャネル領域２５、Ｐ
+ 型カソード領域２６は、各々、第１の実施例における
Ｐ+ 型アノード領域１１、Ｎ - 型ベース領域１２、Ｐ+
型ゲート領域１４、Ｐ+ 型分離領域４、Ｐ- 型チャネル
領域１５、Ｎ+ 型カソード領域１６に相当し、また、フ
ィールド酸化膜２３、カソード電極２７′、アノード電
極２８は、各々、フィールド酸化膜１３、カソード電極
１７、アノード電極１８に相当する。
領域２１、Ｐ- 型ベース領域２２、Ｎ+ 型ゲート領域２
４、Ｎ+ 型分離領域４′、Ｎ- 型チャネル領域２５、Ｐ
+ 型カソード領域２６は、各々、第１の実施例における
Ｐ+ 型アノード領域１１、Ｎ - 型ベース領域１２、Ｐ+
型ゲート領域１４、Ｐ+ 型分離領域４、Ｐ- 型チャネル
領域１５、Ｎ+ 型カソード領域１６に相当し、また、フ
ィールド酸化膜２３、カソード電極２７′、アノード電
極２８は、各々、フィールド酸化膜１３、カソード電極
１７、アノード電極１８に相当する。
【００３５】即ち、図１及び図２から明らかなように、
第１の実施例と第２の実施例は、導電型を反対としてい
るのみでその他構成・作用・効果は略同様であるから、
重複説明は省略する。
第１の実施例と第２の実施例は、導電型を反対としてい
るのみでその他構成・作用・効果は略同様であるから、
重複説明は省略する。
【００３６】図３は、本発明の第３の実施例の半導体装
置を構成する半導体チップの内部構造を示す断面図であ
る。尚、本実施例においては、本発明をＧＴＯ装置に適
用した場合を例にとり説明する。
置を構成する半導体チップの内部構造を示す断面図であ
る。尚、本実施例においては、本発明をＧＴＯ装置に適
用した場合を例にとり説明する。
【００３７】同図に示すように、ＧＴＯ装置を構成する
半導体チップ３０は、シリコン半導体基板から成る高不
純物濃度のＰ+ 型エミッタ領域３１と該Ｐ+ 型エミッタ
領域３１の上方に設けられた低不純物濃度のＮ- 型ベー
ス領域３２とを母体にして構成されている。
半導体チップ３０は、シリコン半導体基板から成る高不
純物濃度のＰ+ 型エミッタ領域３１と該Ｐ+ 型エミッタ
領域３１の上方に設けられた低不純物濃度のＮ- 型ベー
ス領域３２とを母体にして構成されている。
【００３８】そして、Ｎ- 型ベース領域３２の上方に
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）３３が形成されている。該フィールド酸化
膜３３の形成と除去とを繰り返しながらＮ- 型ベース領
域３２の上方には、中不純物濃度のＰ型ベース領域３４
が形成され、該Ｐ型ベース領域３４の上層には高不純物
濃度のＮ+ 型エミッタ領域３５が形成されている。
は、その表面を酸化して設けられるフィールド酸化膜
（ＳｉＯ2 ）３３が形成されている。該フィールド酸化
膜３３の形成と除去とを繰り返しながらＮ- 型ベース領
域３２の上方には、中不純物濃度のＰ型ベース領域３４
が形成され、該Ｐ型ベース領域３４の上層には高不純物
濃度のＮ+ 型エミッタ領域３５が形成されている。
【００３９】さらに、Ｎ- 型ベース領域３２の上層に
は、上記Ｐ型ベース領域３４から分離して、該Ｐ型ベー
ス領域３４と同一不純物を含有して成る高不純物濃度の
Ｐ+ 型（あるいは中不純物濃度のＰ型）分離領域４″
が、該Ｐ型ベース領域３４よりも深い深度で形成されて
いる。
は、上記Ｐ型ベース領域３４から分離して、該Ｐ型ベー
ス領域３４と同一不純物を含有して成る高不純物濃度の
Ｐ+ 型（あるいは中不純物濃度のＰ型）分離領域４″
が、該Ｐ型ベース領域３４よりも深い深度で形成されて
いる。
【００４０】ここで、Ｎ- 型ベース領域３２の層厚は、
半導体チップ３０に形成される素子のアバランシェ破壊
耐圧以下の電圧で、Ｐ+ 型エミッタ領域３１とＰ+ 型
（あるいはＰ型）分離領域４″とがパンチスルーする厚
さに形成されている。
半導体チップ３０に形成される素子のアバランシェ破壊
耐圧以下の電圧で、Ｐ+ 型エミッタ領域３１とＰ+ 型
（あるいはＰ型）分離領域４″とがパンチスルーする厚
さに形成されている。
【００４１】さらに、上記各種半導体領域が形成された
半導体チップ３０の上層には、真空蒸着等の手法により
例えばアルミニウムを用い、フィールド酸化膜３３のＮ
+ 型エミッタ領域３６上の開口部と、Ｐ+ 型（あるいは
Ｐ型）分離領域４″上の開口部、及び該開口部間と周辺
のフィールド酸化膜３３を覆ってカソード電極３７が設
置され、該Ｎ+ 型エミッタ領域３６とＰ+ 型（あるいは
Ｐ型）分離領域４″とが電気的に接続されてカソードシ
ョート構造に形成されている。
半導体チップ３０の上層には、真空蒸着等の手法により
例えばアルミニウムを用い、フィールド酸化膜３３のＮ
+ 型エミッタ領域３６上の開口部と、Ｐ+ 型（あるいは
Ｐ型）分離領域４″上の開口部、及び該開口部間と周辺
のフィールド酸化膜３３を覆ってカソード電極３７が設
置され、該Ｎ+ 型エミッタ領域３６とＰ+ 型（あるいは
Ｐ型）分離領域４″とが電気的に接続されてカソードシ
ョート構造に形成されている。
【００４２】尚、Ｐ型ベース領域３４に接続さるベース
電極は特には図示されていない。さらに、Ｐ+ 型エミッ
タ領域３１の裏面一帯にも、上例と同様真空蒸着等の手
法によりアノード電極３８が設置されており、これによ
りＧＴＯとしての機能を具備する半導体チップ３０が得
られることになる。
電極は特には図示されていない。さらに、Ｐ+ 型エミッ
タ領域３１の裏面一帯にも、上例と同様真空蒸着等の手
法によりアノード電極３８が設置されており、これによ
りＧＴＯとしての機能を具備する半導体チップ３０が得
られることになる。
【００４３】本実施例においても、ターンオフ時、アノ
ード電極３８に、外部回路のインダクタンスＬによる
〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わると、Ｐ
+ 型ベース領域３１及びＰ+ 型（あるいはＰ型）分離領
域４″から空乏層がＮ- 型ベース領域３２内をＰ+ 型ベ
ース領域３１側に拡がって行く。
ード電極３８に、外部回路のインダクタンスＬによる
〔Ｌ（ｄｉ／ｄｔ）〕というサージ電圧が加わると、Ｐ
+ 型ベース領域３１及びＰ+ 型（あるいはＰ型）分離領
域４″から空乏層がＮ- 型ベース領域３２内をＰ+ 型ベ
ース領域３１側に拡がって行く。
【００４４】しかし、Ｐ+ 型（あるいはＰ型）分離領域
４″の拡散深さはＰ+ 型ベース領域３４の拡散深さより
深く形成され、またＮ- 型ベース領域３２の層厚は、半
導体チップ３０に形成される素子のアバランシェ破壊耐
圧以下の電圧でＰ+ 型エミッタ領域３１とＰ+ 型（ある
いはＰ型）分離領域４″とがパンチスルーする厚さに形
成されている。
４″の拡散深さはＰ+ 型ベース領域３４の拡散深さより
深く形成され、またＮ- 型ベース領域３２の層厚は、半
導体チップ３０に形成される素子のアバランシェ破壊耐
圧以下の電圧でＰ+ 型エミッタ領域３１とＰ+ 型（ある
いはＰ型）分離領域４″とがパンチスルーする厚さに形
成されている。
【００４５】そのため、素子のアバランシェ破壊電圧に
達する前に、Ｐ+ 型エミッタ領域３１とＰ+ 型（あるい
はＰ型）分離領域４″下方のＮ- 型ベース領域３２で吸
収され、これによる電流はＰ+ 型（あるいはＰ型）分離
領域４″からこれに接続されているカソード電極３７を
経由して外部に流れ去る。よって、素子破壊は起こら
ず、または起きにくくなる。
達する前に、Ｐ+ 型エミッタ領域３１とＰ+ 型（あるい
はＰ型）分離領域４″下方のＮ- 型ベース領域３２で吸
収され、これによる電流はＰ+ 型（あるいはＰ型）分離
領域４″からこれに接続されているカソード電極３７を
経由して外部に流れ去る。よって、素子破壊は起こら
ず、または起きにくくなる。
【００４６】このように、本実施例においても、素子内
部にサージエネルギー吸収部が設けられて、サージ耐量
が改善される。また、サージエネルギーの吸収は空乏層
の拡がりによるもので局所的ではなく広範囲にわたるか
ら、エネルギー吸収効率が良い。
部にサージエネルギー吸収部が設けられて、サージ耐量
が改善される。また、サージエネルギーの吸収は空乏層
の拡がりによるもので局所的ではなく広範囲にわたるか
ら、エネルギー吸収効率が良い。
【００４７】このとき、従来例のようにサージ吸収能力
を持たないＧＴＯ装置において必要とされていた外付け
の保護回路の設置は、本実施例においても不必要とな
る。また、たとえ必要となっても小容量の保護回路の設
置で十分となるから、装置全体を小型化できる。さら
に、部品点数も少なくなり、製造コストも低減され、組
立効率（生産性）も向上される。
を持たないＧＴＯ装置において必要とされていた外付け
の保護回路の設置は、本実施例においても不必要とな
る。また、たとえ必要となっても小容量の保護回路の設
置で十分となるから、装置全体を小型化できる。さら
に、部品点数も少なくなり、製造コストも低減され、組
立効率（生産性）も向上される。
【００４８】尚、上記実施例において、分離領域４，
４′，４″は、各々ユニットセル毎に形成しても良く、
カソードパッド領域下に形成してもよい。また、図示し
ないが、第３の実施例と導電型を反対としたＧＴＯ装置
にも本発明は適用される。
４′，４″は、各々ユニットセル毎に形成しても良く、
カソードパッド領域下に形成してもよい。また、図示し
ないが、第３の実施例と導電型を反対としたＧＴＯ装置
にも本発明は適用される。
【００４９】
【発明の効果】上記のように、請求項１及び請求項３記
載の発明によれば、素子内部にサージエネルギー吸収部
が設けられて、サージ耐量が改善される。また、外付け
の保護回路の設置は不必要となり、必要であっても小容
量の回路で良くなり、装置全体を小型化できる。さら
に、部品点数も少なくなり、製造コストも低減され、組
立効率（生産性）も向上される。
載の発明によれば、素子内部にサージエネルギー吸収部
が設けられて、サージ耐量が改善される。また、外付け
の保護回路の設置は不必要となり、必要であっても小容
量の回路で良くなり、装置全体を小型化できる。さら
に、部品点数も少なくなり、製造コストも低減され、組
立効率（生産性）も向上される。
【図１】本発明の第１の実施例の半導体装置を構成する
半導体チップの内部構造を示す断面図である。
半導体チップの内部構造を示す断面図である。
【図２】本発明の第２の実施例の半導体装置を構成する
半導体チップの内部構造を示す断面図である。
半導体チップの内部構造を示す断面図である。
【図３】本発明の第３の実施例の半導体装置を構成する
半導体チップの内部構造を示す断面図である。
半導体チップの内部構造を示す断面図である。
【図４】従来のサイリスタ装置を構成する半導体チップ
の内部構造を示す断面図である。
の内部構造を示す断面図である。
【図５】保護回路が設置された従来のサイリスタ装置の
等価回路である。
等価回路である。
４ Ｐ+ 型分離領域 １１ Ｐ+ 型アノード領域 １２ Ｎ- 型ベース領域 １４ Ｐ+ 型ゲート領域 １６ Ｎ+ 型カソード領域 ４′ Ｎ+ 型分離領域 ２１ Ｎ+ 型アノード領域 ２２ Ｐ- 型ベース領域 ２４ Ｎ+ 型ゲート領域 ２６ Ｐ+ 型カソード領域 ４″ Ｐ+ 型（あるいはＰ型）分離領域 ３１ Ｐ+ 型エミッタ領域 ３２ Ｎ- 型ベース領域 ３４ Ｐ型ベース領域 ３６ Ｎ+ 型エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 Ｂ 9184−5Ｊ 17/16 Ｍ 9184−5Ｊ
Claims (4)
- 【請求項１】 第１導電型のアノード領域の上部に設け
られた低不純物濃度の第２導電型のベース領域と、該ベ
ース領域の上層に所定間隔で形成された第１導電型のゲ
ート領域と、該ゲート領域間に該ゲート領域よりも浅い
深度で形成された第２導電型のカソード領域とを備えた
半導体装置において、 前記ベース領域の上層に、前記カソード領域と配線によ
り電気的に接続され、前記ゲート領域より深い深度で該
ゲート領域とは分離されて形成された第１導電型の分離
領域を有し、 前記ベース領域の層厚は、素子のアバランシェ破壊耐圧
以下の電圧で前記アノード領域と前記分離領域とがパン
チスルーする厚さに形成されたことを特徴とする半導体
装置。 - 【請求項２】 前記分離領域は、各ユニットセル毎に、
またはカソードパッド領域下に形成されたことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 第１導電型のエミッタ領域の上部に設け
られた低不純物濃度の第２導電型のベース領域と、該第
２導電型のベース領域の上層に形成された第１導電型の
ベース領域と、該第１導電型のベース領域の上層に形成
された第２導電型のエミッタ領域とを備えた半導体装置
において、 前記第２導電型のベース領域の上層に、前記第２導電型
のエミッタ領域と配線により電気的に接続され、前記第
１導電型のベース領域より深い深度で該第１導電型のベ
ース領域とは分離されて形成された第１導電型の分離領
域を有し、 前記第２導電型のベース領域の層厚は、素子のアバラン
シェ破壊耐圧以下の電圧で前記第１導電型のエミッタ領
域と前記第１導電型の分離領域とがパンチスルーする厚
さに形成されたことを特徴とする半導体装置。 - 【請求項４】 前記分離領域は、各ユニットセル毎に、
またはカソードパッド領域下に形成されたことを特徴と
する請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084344A JPH06302808A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084344A JPH06302808A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302808A true JPH06302808A (ja) | 1994-10-28 |
Family
ID=13827897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5084344A Withdrawn JPH06302808A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746029A2 (en) * | 1995-06-02 | 1996-12-04 | SILICONIX Incorporated | Voltage-clamped power accumulation-mode MOSFET |
| US10998451B2 (en) | 2019-02-15 | 2021-05-04 | Kabushiki Kaisha Toshiba | ESD protection diode |
-
1993
- 1993-04-12 JP JP5084344A patent/JPH06302808A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746029A2 (en) * | 1995-06-02 | 1996-12-04 | SILICONIX Incorporated | Voltage-clamped power accumulation-mode MOSFET |
| EP0746029A3 (en) * | 1995-06-02 | 1997-01-08 | SILICONIX Incorporated | Voltage-clamped power accumulation-mode MOSFET |
| US10998451B2 (en) | 2019-02-15 | 2021-05-04 | Kabushiki Kaisha Toshiba | ESD protection diode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |