JP7428023B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板（半導体チップ）に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

従来の半導体装置の構造について説明する。図１６は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６に示す従来の半導体装置２２０は、炭化珪素からなる同一の半導体基板２１０の活性領域２０１に、メイン半導体素子２１１と、当該メイン半導体素子２１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子２１１は縦型ＭＯＳＦＥＴであり、活性領域２０１の有効領域（以下、メイン有効領域とする）２０１ａに配置されている。

メイン半導体素子２１１のソースパッド２２１ａは、メイン有効領域２０１ａにおいて半導体基板２１０のおもて面上に設けられている。活性領域２０１のうち、メイン有効領域２０１ａを除く領域（以下、メイン無効領域とする）２０１ｂに、メイン半導体素子２１１と離れて、メイン半導体素子２１１を保護・制御するための回路部として、例えば、電流センス部２１２、温度センス部２１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が配置されている。

ソースパッド２２１ａ以外の電極パッドは、メイン無効領域２０１ｂにおいて半導体基板２１０のおもて面上に設けられている。図１６には、メイン半導体素子２１１の電極パッド（ソースパッド２２１ａおよびゲートパッド２２１ｂ）、電流センス部２１２の電極パッド（以下、ＯＣパッドとする）、および温度センス部２１３の電極パッド（アノードパッド２２３ａおよびカソードパッド２２３ｂ）を、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付す。符号２０２はエッジ終端領域である。

従来の半導体装置として、ｐ型不純物として中性子吸収捕獲断面積の小さい質量数１１のボロン（¹¹Ｂ）を用いることで、放射線耐性を強化した装置が提案されている（例えば、下記特許文献１参照。）。また、放射線検出装置として、質量数１０のボロン（¹⁰Ｂ）がドーピングされたｐ型層を有するｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）接合ダイオードを逆方向バイアスさせてｉ層内に生じる空乏層で、当該ｐ型層への中性子の入射で生成されるα線を検出する装置が提案されている（例えば、下記特許文献２参照。）。

特開昭和６０－１８３７６８号公報 特開昭和６３－２７９１９２号公報

従来、宇宙空間（地球の大気外の空間）を飛び交う陽子や重粒子等の極めて小さな粒子の流れ（宇宙線）は、宇宙空間で使用される半導体装置に大きな悪影響を及ぼすことが知られているが、近年になり地球の大気中で使用される半導体装置にも悪影響を及ぼすことが判明した。宇宙線が地球の大気中に入射すると、宇宙線と地球の大気中の元素との衝突により陽子や中性子、中間子等の多数の二次粒子の流れ（二次宇宙線）が発生する。

この多数の二次粒子のうち、特に電荷を持たない中性子（以下、二次宇宙線中性子とする）は、地球の大気中の元素の原子核との衝突でしか減速されない。このため、毎時間（１ｈｏｕｒ）あたり１０個／ｃｍ²程度の二次宇宙線中性子が１０ＭｅＶ以上の高エネルギーで地表に到達している。この高エネルギーの二次宇宙線中性子が電子機器の構成材料である半導体に入射されると、所定の割合で半導体中の元素と核反応を起こす。

具体的には、機能素子はボロン（Ｂ）ドープの半導体で形成されることが多い。ボロンの同位元素である質量数１０のボロン（¹⁰Ｂ）は中性子吸収捕獲断面積が大きく、中性子と核反応を起こす。¹⁰Ｂと中性子との核反応では、¹⁰Ｂが中性子を吸収してリチウム（Ｌｉ）に核変換し、かつＨｅ（α線：放射線）が生成され放出される。この¹⁰Ｂと中性子（ｎ）との核反応式は、次の（１）式および（２）式となる。

¹⁰Ｂ＋ｎ→Ｌｉ＋α（２．７９２ＭｅＶ） ・・・（１）

¹⁰Ｂ＋ｎ→Ｌｉ＋α（２．３１ＭｅＶ） ・・・（２）

¹⁰Ｂと中性子とが上記（１）式で核反応を起こす割合は６％であり、上記（２）式で核反応を起こす割合は９４％である。このため、二次宇宙線中性子の入射による半導体装置への悪影響は、上記（２）式の核反応で決まる。天然には質量数１０のボロン（¹⁰Ｂ）と質量数１１のボロン（¹¹Ｂ）とが存在し、天然のボロン全体のうちの２０％程度が¹⁰Ｂである。そして、¹¹Ｂの中性子吸収捕獲断面積が０．００５バーン（ｂａｒｎ）であるのに対し、¹⁰Ｂの中性子吸収捕獲断面積は３８３２バーンと約７桁～８桁高い。

また、リン（Ｐ）の中性子吸収捕獲断面積は０．１８２バーンであり、砒素（Ａｓ）の中性子吸収捕獲断面積は４．４２バーンであり、アルミニウム（Ａｌ）の中性子吸収捕獲断面積は０．２３１バーンである。炭化珪素は、上述したようにシリコンよりもバンドギャップが広いため、炭化珪素を構成材料とする半導体装置は例えば２００℃以上の高温動作時であってもリーク電流が小さい。一方、シリコンを構成材料とする半導体装置には、２００℃以上の高温動作になるとリーク電流による悪影響が及ぶ。

例えば、シリコンを構成材料とした場合、２００℃以上の高温動作になるとリーク電流がトリガーとなって、ＩＧＢＴでは、寄生サイリスタがオンして破壊に至る。ＭＯＳＦＥＴでは、寄生バイポーラトランジスタがオンしやすくなり、高温動作時の電気的特性へのα線によるダメージが大きい。また、シリコンを構成材料とした場合、半導体基板にｐ型領域を形成するためにボロンを導入することも原因の一つとなり、中性子の悪影響を受けやすく、炭化珪素を構成材料とする場合と比べて放射線耐性が劣る。

したがって、中性子による核反応が、半導体基板の、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）構造の半導体メモリ等の半導体装置を構成する半導体素子が配置される領域（以下、素子領域とする）、パワー半導体装置を構成するＭＯＳＦＥＴやＩＧＢＴ、ダイオードなどの半導体素子の素子領域、またはこれらの素子領域近傍で発生すると、当該核反応で生成されるα線によるエネルギーによって発生するキャリア（電荷）が原因となり、半導体素子の劣化や破壊が生じる。

特に近年、半導体装置の信頼性が向上して故障率が低減していることから、二次宇宙線による破壊が地球の大気中で使用される半導体装置においても顕著になってきている。さらに、半導体装置の微細化により、中性子による核反応で生成されるα線を原因として、ゲート絶縁破壊や、アバランシェ破壊、寄生バイポーラトランジスタ動作による破壊、寄生サイリスタによる破壊が増加している。

地球の大気中で使用されているパワー半導体装置を部品として適用し組み合わせたパワー半導体装置ユニットも地球から宇宙空間への移動手段となる乗り物の構成部品として使用されるようになっており、その使用頻度は増えている。このため、地球の大気中で使用されているパワー半導体装置についても宇宙線や二次宇宙線に対する信頼性（以下、まとめて宇宙線に対する信頼性とする）を向上させることが望まれる。

この発明は、上述した従来技術による課題を解消するため、宇宙線に対する信頼性を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板に、複数の半導体素子が設けられている。前記半導体基板の第１主面に、複数の前記半導体素子ごとに、対応する前記半導体素子に電気的に接続された複数の電極パッドが設けられている。層間絶縁膜は、前記半導体基板の第１主面と複数の前記電極パッドとの間に設けられ、すべての前記半導体素子を覆う。複数の前記半導体素子は、主動作を行うメイン半導体素子と、前記メイン半導体素子を保護または制御する１つ以上の回路部と、である。前記回路部の１つは、前記半導体基板に入射された中性子の核反応により生成されるα線を検出する中性子センス部である。前記中性子センス部は、前記層間絶縁膜の、前記中性子センス部を覆う部分の表面に、質量数１０のボロンを含む絶縁膜を有する。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、オフ状態に維持されており、前記α線が入射されたときに電流量が変動することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、横型のｐチャネル型の絶縁ゲート型電界効果トランジスタであり、前記α線が入射されたときに順方向に導通してオン状態となることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、横型のｎチャネル型の絶縁ゲート型電界効果トランジスタであり、前記α線が入射されたときに順方向に導通してオン状態となることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、前記α線の入射により発生する電荷がゲート絶縁膜に蓄積されることでオン状態となることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、第１導電型領域、第１，２の第２導電型領域、ゲート電極、前記層間絶縁膜、前記絶縁膜および第１，２電極を有する。前記第１導電型領域は、前記半導体基板の内部に設けられている。前記第１の第２導電型領域は、前記半導体基板の第１主面と前記第１導電型領域との間に選択的に設けられている。前記第２の第２導電型領域は、前記半導体基板の第１主面と前記第１導電型領域との間に、前記第１の第２導電型領域と離れて選択的に設けられている。前記ゲート電極は、前記半導体基板の第１主面において、前記第１導電型領域の、前記第１の第２導電型領域と前記第２の第２導電型領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられている。前記層間絶縁膜は、前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う。前記絶縁膜は、前記層間絶縁膜の表面の、少なくとも前記ゲート電極を覆う部分に設けられている。前記第１電極は、前記層間絶縁膜のコンタクトホールを介して前記第１の第２導電型領域に電気的に接続されている。前記第２電極は、前記層間絶縁膜のコンタクトホールを介して前記第２の第２導電型領域に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、逆方向電圧が印加された横型のダイオードであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、第１導電型領域、第２導電型領域、前記層間絶縁膜、前記絶縁膜および第１，２電極を有する。前記第１導電型領域は、前記半導体基板の内部に設けられている。前記第２導電型領域は、前記半導体基板の第１主面と前記第１導電型領域との間に選択的に設けられている。前記層間絶縁膜は、前記半導体基板の第１主面に設けられ、前記第１導電型領域および前記第２導電型領域を覆う。前記絶縁膜は、前記層間絶縁膜の表面の、少なくとも前記第１導電型領域と前記第２導電型領域とのｐｎ接合を覆う部分に設けられている。前記第１電極は、前記層間絶縁膜のコンタクトホールを介して前記第１導電型領域に電気的に接続されている。前記第２電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型領域に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、前記α線の入射により発生する電荷によって電流量が変化することを特徴とする。

上述した発明によれば、半導体基板に中性子が入射されたときに、¹⁰Ｂからなる絶縁膜（¹⁰Ｂ膜）において高い頻度でα線が生成されるため、α線の入射により変化した中性子センス部の電流量や電圧値を取得して、予め取得した基準値と比較することで、中性子センス部にα線が入射されたか否かを検知することができる。中性子センス部によってα線の入射を検知した場合に、外部回路によってメイン半導体素子の動作を停止させることで、α線を原因として破壊が生じることを防止することができる。

本発明にかかる半導体装置によれば、宇宙線に対する信頼性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

図１に示す実施の形態１にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、中性子センス部１５、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して設けられ、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、中性子センス部１５の電極パッド（ソースパッドおよびドレインパッド）２４ａ，２４ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｇやワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図１４，１５においても同様）。

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする：ハッチング部分）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａおよび中性子センス部１５を除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２参照）が延在している。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。

中性子センス部１５は、半導体基板１０に入射された中性子を検出する機能を有する。中性子センス部１５は、後述する¹⁰Ｂ膜９８（斜線のハッチング部）を有する横型のｐチャネル型ＭＯＳＦＥＴであり、中性子センス部１５のソースパッド２４ａおよびドレインパッド２４ｂの直下に配置されている。中性子センス部１５は、例えば、半導体基板１０に中性子が入射されたときに問題が生じやすい箇所付近に配置される。中性子センス部１５は、メイン無効領域１ｂの複数個所（図１では２箇所）に配置されていてもよい。

半導体基板１０に中性子が入射されたときに生じる問題とは、例えば中性子による核反応で生成されるＨｅ（α線：放射線）が半導体基板１０に入射されることにより発生する電荷（ホール・エレクトロンペア（ｅ⁺ｅ^-））によって生じる問題である。具体的には、例えば、半導体基板１０に中性子が入射されたときに生じる問題とは、メイン半導体素子１１および電流センス部１２等のＭＯＳＦＥＴのゲート絶縁破壊や、アバランシェ破壊、寄生バイポーラトランジスタ動作による破壊である。

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３、中性子センス部１５および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３、中性子センス部１５および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ回路など複数の半導体素子で構成される。

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２～５は、図１の活性領域の断面構造を示す断面図である。図２～５のメイン有効領域１ａおよびセンス有効領域１２ａには、それぞれ単位セルの一部のみを示す。図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。

図４には、メイン有効領域１ａ、センス無効領域１２ｂおよびゲートパッド部１４の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３および切断線Ｙ２－Ｙ３における断面構造）を示す。図５には、温度センス部１３、メイン有効領域１ａおよび中性子センス部１５の断面構造（切断線Ｙ１－Ｙ２、図１の切断線Ｘ１’－Ｘ２’および切断線Ｙ３－Ｙ４における断面構造）を示す。メイン有効領域１ａの各単位セルは同じ構造を有するため、図１の切断線Ｘ１’－Ｘ２’における断面構造は図１の切断線Ｘ１－Ｘ２における断面構造と同じである。

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成された一般的なトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｇ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。図２～５には、例えば電極パッド２４ａ，２４ｂ，２１ｂ，２３ａ，２３ｂ，２２，２４ａ，２４ｂ（図１参照）が並ぶ第１方向Ｘにストライプ状に延びるトレンチ３７ａを示す。

トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面側から見て、トレンチ３７ａと同じ第１方向Ｘに直線状に延在する。

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。メイン半導体素子１１において半導体基板１０のおもて面に露出とは、後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。

ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｎ⁺型ソース領域３５ａは、第２方向Ｙに最も外側（チップ端部側）のトレンチ３７ａよりも外側には設けられていない。ｐ⁺⁺型コンタクト領域３６ａは、ｎ⁺型ソース領域３５ａよりもトレンチ３７ａから離れて設けられている。ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達する。

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタル４６ａは、例えば、温度センス部１３には設けられていない。

ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａは、メイン半導体素子１１のソース電極として機能する。

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。

端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。

ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。ｐ⁺⁺型コンタクト領域３６ｂは、メイン半導体素子１１と同様に、設けられていなくてもよい。ゲート電極３９ｂは、ゲートランナーを介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。

バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。

温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである（図３）。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜８３の第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。

メイン無効領域１ｂには、電流センス部１２、温度センス部１３および後述する中性子センス部１５の他に、ゲートパッド部１４が設けられている。ゲートパッド部１４は、メイン半導体素子１１のゲートパッド２１ｂ（図１参照）が設けられた領域である（図４）。ゲートパッド部１４に、メイン有効領域１ａからメイン半導体素子１１のＭＯＳゲートが延在していてもよい。ゲートパッド部１４における半導体基板１０のおもて面全面が層間絶縁膜４０で覆われている。

ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂと層間絶縁膜４０との間にバリアメタル４６ｅが設けられていてもよい。符号４２ｅ～４５ｅは、それぞれバリアメタル４６ｅを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｅが接合されている。端子ピン４８ｅは、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｅは、ゲートパッド２１ｂの電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｅ，４９ｅ，５０ｅは、それぞれゲートパッド２１ｂ上の配線構造を構成するめっき膜および第１，２保護膜である。

中性子センス部１５は、メイン無効領域１ｂにおいて半導体基板１０のおもて面側に、ｐ⁺型領域９１、ｎ型領域９２、ｐ⁺型ソース領域９３、ｐ⁺型ドレイン領域９４、ゲート絶縁膜９５およびゲート電極９６で構成された一般的な横型のプレーナゲート構造のＭＯＳゲートを有する。また、中性子センス部１５は、層間絶縁膜９７上に、質量数１０のボロン（¹⁰Ｂ）を含む絶縁膜（以下、¹⁰Ｂ膜とする）９８を有することで、同一の半導体基板１０に作製される他の半導体素子よりも中性子に対する反応感度が高くなっている。

例えば¹⁰Ｂ膜９８は、¹⁰Ｂを含んだ、ＢＳＧ（Ｂｏｒｏｎ－１０ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：以下、¹⁰ＢＳＧとする）膜もしくはＢＰＳＧ（Ｂｏｒｏｎ－１０ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：以下、¹⁰ＢＰＳＧとする）膜であってもよい。また、¹⁰ＢＳＧ膜もしくは¹⁰ＢＰＳＧ膜などの¹⁰Ｂを含む絶縁膜を層間絶縁膜９７として用いることで、層間絶縁膜９７が¹⁰Ｂ膜９８を兼ねてもよい。

中性子センス部１５は、ｐ⁺型領域９１とｎ^-型ドリフト領域３２とのｐｎ接合分離により、半導体基板１０に作製されるすべての半導体素子と分離されている。ｐ⁺型領域９１は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の表面領域に島状に設けられている。ｐ⁺型領域９１は、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａおよび電流センス部１２のｐ型ベース領域３４ｂと分離されている。

ｎ型領域９２は、半導体基板１０のおもて面とｐ⁺型領域９１との間に、ｐ⁺型領域９１に接して選択的に設けられている。ｎ型領域９２は、中性子センス部１５のオン時にチャネル（ｐ型の反転層）が形成されるゲート領域であり、ｎ⁺型出発基板７１と同電位になっている。ｐ⁺型ソース領域９３およびｐ⁺型ドレイン領域９４は、半導体基板１０のおもて面とｎ型領域９２との間に、ｎ型領域９２に接して、かつ互いに離れて選択的に設けられている。

ｐ⁺型ソース領域９３およびｐ⁺型ドレイン領域９４は、それぞれ後述する第５，６コンタクトホール９７ａ，９７ｂにおいて半導体基板１０のおもて面に露出されている。中性子センス部１５において半導体基板１０のおもて面に露出とは、第５，６コンタクトホール９７ａ，９７ｂの内部の後述するＮｉＳｉ膜４１ｆ，４１ｇに接することである。ｎ型領域９２の、ｐ⁺型ソース領域９３とｐ⁺型ドレイン領域９４とに挟まれた部分の表面上に、ゲート絶縁膜９５を介してゲート電極９６が設けられている。

層間絶縁膜９７は、半導体基板１０のおもて面に設けられ、ゲート電極９６を覆う。中性子センス部１５の形成領域において層間絶縁膜９７の上面（層間絶縁膜９７の表面の、半導体基板１０のおもて面に平行な部分）に、¹⁰Ｂ膜９８が設けられている。¹⁰Ｂ膜９８は層間絶縁膜９７の上面の、少なくともゲート電極９６を覆う部分に設けられていればよいが、¹⁰Ｂ膜９８が層間絶縁膜９７の上面に広範囲に設けられているほど、中性子センス部１５の中性子に対する反応感度を向上させることができる。

¹⁰Ｂ膜９８に含まれる¹⁰Ｂは、中性子吸収捕獲断面積が大きく、中性子と核反応を起こしやすい。このため、¹⁰Ｂ膜９８においてα線が生成されやすい。具体的には、¹⁰Ｂ膜９８中の¹⁰Ｂが中性子を吸収してリチウム（Ｌｉ）に核変換し、かつＨｅ（α線）が生成され放出される（上記（１）式および上記（２）式参照）。このα線を後述するように中性子センス部１５によって検知することで、半導体基板１０に中性子（二次宇宙線中性子も含む：以下、まとめて「中性子」とする）が入射されたと判定される。

¹⁰Ｂ膜９８の厚さや、中性子センス部１５の形成領域において¹⁰Ｂ膜９８を設ける範囲（表面積）は、実施の形態１にかかる半導体装置２０の設計条件に応じて種々変更可能である。例えば、中性子センス部１５の層間絶縁膜９７の上面に¹⁰Ｂ膜９８が設けられている場合、¹⁰Ｂ膜９８の厚さは２μｍ程度であってもよい。ソースパッド２４ａおよびドレインパッド２４ｂ等のアルミニウムを含む金属膜上に¹⁰Ｂ膜９８が設けられている場合、¹⁰Ｂ膜９８の厚さは数μｍ以上であってもよい。

¹⁰Ｂ膜９８をソースパッド２４ａおよびドレインパッド２４ｂ等のアルミニウムを含む金属膜上に設ける場合、半導体基板１０（半導体チップ）を実装する前に、半導体基板１０のおもて面の最表面の¹⁰Ｂ膜９８が大気に曝される。このため、¹⁰Ｂ膜９８が大気中の酸素による悪影響を受けないように、¹⁰Ｂ膜９８を窒化シリコン（ＳｉＮ）膜か酸化シリコン（ＳｉＯ₂）膜等の絶縁膜で覆って保護することが好ましい。層間絶縁膜９７自体が¹⁰Ｂ膜９８であってもよい。例えば¹⁰Ｂ膜９８は、¹⁰Ｂを含む¹⁰ＢＰＳＧ膜や、Ｂ源として¹⁰Ｂをメインに用いた¹⁰ＢＰＳＧ膜であってもよい。また、層間絶縁膜９７と¹⁰Ｂ膜９８とを兼ねた絶縁膜として、¹⁰Ｂを含む¹⁰ＢＰＳＧ膜を用いてもよい。

層間絶縁膜９７を深さ方向Ｚに貫通して半導体基板１０に達する第５，６コンタクトホール９７ａ，９７ｂには、それぞれ中性子センス部１５のｐ⁺型ソース領域９３およびｐ⁺型ドレイン領域９４が露出されている。第５コンタクトホール９７ａの内部において半導体基板１０のおもて面には、メイン半導体素子１１の第１コンタクトホール４０ａ内と同様に、ＮｉＳｉ膜４１ｆおよびバリアメタル４６ｆが設けられている。符号４２ｆ～４５ｆは、それぞれバリアメタル４６ｆを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

第６コンタクトホール９７ｂの内部において半導体基板１０のおもて面には、メイン半導体素子１１の第１コンタクトホール４０ａ内と同様に、ＮｉＳｉ膜４１ｇおよびバリアメタル４６ｇが設けられている。符号４２ｇ～４５ｇは、それぞれバリアメタル４６ｇを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。バリアメタル４６ｆ，４６ｇは、¹⁰Ｂ膜９８を介して層間絶縁膜９７を覆う。バリアメタル４６ｆ，４６ｇは、互いに離れて配置されており、¹⁰Ｂ膜９８の、ゲート電極９６を覆う部分の表面上には設けられていない。

バリアメタル４６ｆの表面全面にソースパッド２４ａが設けられ、バリアメタル４６ｇの表面全面にドレインパッド２４ｂが設けられている。ソースパッド２４ａは、バリアメタル４６ｆおよびＮｉＳｉ膜４１ｆを介してｎ⁺型ソース領域９３に電気的に接続されている。ソースパッド２４ａ、バリアメタル４６ｆおよびＮｉＳｉ膜４１ｆは、中性子センス部１５のソース電極として機能する。ドレインパッド２４ｂは、バリアメタル４６ｇおよびＮｉＳｉ膜４１ｇを介してｐ⁺型ドレイン領域９４に電気的に接続されている。

ドレインパッド２４ｂ、バリアメタル４６ｇおよびＮｉＳｉ膜４１ｇは、中性子センス部１５のドレイン電極として機能する。ソースパッド２４ａおよびドレインパッド２４ｂは、例えば、メイン半導体素子１１のソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ソースパッド２４ａおよびドレインパッド２４ｂの上に、メイン半導体素子１１のソースパッド２１ａ上の配線構造と同じ配線構造で、それぞれ端子ピン４８ｆ，４８ｇが接合される。

端子ピン４８ｆ，４８ｇは、それぞれ、例えばソースパッド２４ａおよびドレインパッド２４ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｆ，４８ｇは、中性子センス部１５の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｆ，４７ｇは、それぞれソースパッド２４ａおよびドレインパッド２４ｂ上の配線構造を構成するめっき膜である。符号４９ｆ，５０ｆは、それぞれ、ソースパッド２４ａおよびドレインパッド２４ｂ上の配線構造を構成する第１，２保護膜である。

実施の形態１にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。

中性子センス部１５は、次の２つのいずれかの条件で動作させる。１つ目の条件においては、例えば外部電源による図示省略するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）を用いて、中性子センス部１５のソース電極（ソースパッド２４ａ）に対して負の電圧（順方向電圧）がドレイン電極（ドレインパッド２４ｂ）に印加される。また、中性子センス部１５は、オフ状態を維持するように、ゲート電極９６をオープン（開放）状態とするか、またはゲート電極９６に正の電圧を印加した状態とする。

半導体基板１０に中性子が入射されたときに、半導体基板１０の内部のｐ型領域に中性子が入射されると、当該ｐ型領域中に含まれるボロンと中性子との核反応が所定の割合で起こり、α線が生成され、当該α線の入射箇所で半導体素子の劣化や破壊が生じる。また、半導体基板１０に中性子が入射されたとき、中性子センス部１５の¹⁰Ｂ膜９８にも中性子が入射され、¹⁰Ｂ膜９８中の¹⁰Ｂと中性子との核反応によりα線が生成される。このα線が中性子センス部１５の形成領域において半導体基板１０に入射される。

ｐ型領域の形成に用いる一般的な原料ガスに含まれるボロンの大半（例えば８割程度）は、¹⁰Ｂよりも中性子吸収捕獲断面積の小さい¹¹Ｂ（質量数１１のボロン）である。このため、¹⁰Ｂを積極的に含ませた¹⁰Ｂ膜９８は、半導体基板１０内に¹¹Ｂで形成されるいずれのｐ型領域よりも中性子に対する反応感度が高い。このため、半導体基板１０に中性子が入射されたときに、¹⁰Ｂ膜９８において高い頻度でα線を生成することができ、中性子センス部１５にα線が入射される。

半導体基板１０にα線が入射されると、α線の入射箇所において半導体基板１０の内部に、電荷（ホール・エレクトロンペア（ｅ⁺ｅ^-））が発生する。¹⁰Ｂ膜９８中の¹⁰Ｂと中性子との核反応により生成されたα線は中性子センス部１５の形成領域において半導体基板１０に入射されるため、中性子センス部１５の形成領域において半導体基板１０の内部に電荷が発生する。このとき、上述したように中性子センス部１５はソース・ドレイン間に順方向電圧を印加した状態でオフ状態を維持している。

中性子センス部１５においては、例えば¹⁰Ｂと中性子との核反応で起こる割合の高い上記（２）式に基づいて生成されるα線の半導体基板１０への入射に起因して発生する電荷によってアバランシェ降伏が起きるような設計条件で不純物濃度等が設定されており、当該電荷の電子（エレクトロン（ｅ^-））により、アバランシェ降伏の発生箇所から中性子センス部１５のソースパッド２４ａへ向かって流れ込む電子電流（以下、アバランシェ電流とする）が増加する。このアバランシェ電流量と、予め取得したα線の悪影響のない通常のアバランシェ電流量（基準値）と、の差分（変化量）により、中性子の入射の有無を検知することができる。

また、上記（２）式に基づいて生成されるα線に起因して発生する電荷の正孔（ホール（ｅ⁺））が中性子センス部１５のゲート絶縁膜９５もしくはゲート電極９６に蓄積されることで、中性子センス部１５は、リーク電流が増加したり、ｎ型領域９２のゲート絶縁膜９５に沿った部分にチャネルが形成されて順方向に導通してオン状態となるような設計条件で不純物濃度等が設定されている。このときの中性子センス部１５のリーク電流と予め取得したリーク電流の基準値との差分や、ゲート電極９６へのゲート印加電圧とゲート閾値電圧（基準値）との差分（変化量）により、中性子の入射の有無を検知することができる。

２つ目の条件が１つ目の条件と異なる点は、中性子センス部１５のソース電極（ソースパッド２４ａ）に対して正の電圧（逆方向電圧）がドレイン電極（ドレインパッド２４ｂ）に印加される点である。中性子センス部１５のソース・ドレイン間に逆方向電圧を印加し、中性子センス部１５のｐ⁺型ソース領域９３とｎ型領域９２とのｐｎ接合からｎ型領域９２内に空乏層を広げた状態としておく。ゲート電極９６への印加電圧の条件は１つ目の条件と同様であり、中性子センス部１５はオフ状態を維持している。

中性子センス部１５は、２つ目の条件で動作させた場合においても、１つ目の条件と同様に動作する。また、中性子センス部１５を２つ目の条件で動作させると、ｎ型領域９２内に空乏層が広がっていることで、中性子センス部１５を１つ目の条件で動作させた場合よりもアバランシェ電流やゲート印加電圧の基準値からの変化量が大きくなる。このため、１つ目の条件で中性子センス部１５を動作させた場合と比べて、中性子センス部１５の中性子に対する反応感度を高くすることができる。

上記１，２つ目のいずれの条件で中性子センス部１５をオフ状態に維持した場合においても、中性子センス部１５の通常のアバランシェ電流量およびゲート閾値電圧（基準値）を予め取得して記憶手段（不図示）に記憶させておく。そして、中性子センス部１５のアバランシェ電流量、または中性子センス部１５がオン状態になったときのゲート印加電圧を外部回路（不図示）に読み込んで、記憶手段に予め記憶させた基準値と比較することで、中性子の入射の有無を判断すればよい。

そして、例えば、中性子センス部１５がオン状態になった場合や、中性子センス部１５によって得られた比較データから中性子が入射されたことを検知した場合に、外部回路によってメイン半導体素子１１の動作を停止させる。これによって、半導体基板１０に作製されたすべての半導体素子や、当該半導体基板１０を実装した半導体装置ユニットを中性子から保護することができる。または、上述したように他の半導体素子よりも中性子に対する反応感度が高い中性子センス部１５が破壊に至った場合に、メイン半導体素子１１の破壊の原因がメイン半導体素子１１の構造上の問題によるものではなく、中性子によるものと瞬時に判断することができる。

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図６～１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図６～１１には、メイン半導体素子１１のみを示すが、同一の半導体基板１０に作製されるすべての半導体素子（図１～５を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。

まず、図６に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

次に、図７に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域１０１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域１０１は、例えば、第１方向Ｘ（奥行き方向：図２～５参照）に交互に繰り返し配置され、第２方向Ｙ（横方向：図２～５参照）にストライプ状に延在する。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域１０２を形成する。ｎ型領域１０２は、第１ｐ⁺型領域６１ａとｐ⁺型領域１０１との間に、これらｐ⁺型領域６１ａ，１０１に接して形成される。ｎ型領域１０２と、ｐ⁺型領域６１ａ，１０１と、の形成順序を入れ替えてもよい。

互いに隣り合うｐ⁺型領域６１ａ，１０１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，１０１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域１０２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

次に、図８に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域１０１に達するｐ⁺型領域１０３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域１０２に達するｎ型領域１０４を選択的に形成する。

これによって、深さ方向Ｚに隣接するｐ⁺型領域１０１，１０３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域１０２，１０４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域１０３およびｎ型領域１０４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域１０１およびｎ型領域１０２と同様である。ｐ⁺型領域１０３とｎ型領域１０４との形成順序を入れ替えてもよい。

次に、図９に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

次に、図１０に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図２～５参照）に第１ｐ⁺型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。

次に、図１１に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリンドープのポリシリコン層を堆積する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。

また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製されるすべての半導体素子（電流センス部１２、中性子センス部１５、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図２～５参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。

中性子センス部１５は、半導体基板１０のおもて面上に、メイン半導体素子１１のゲート絶縁膜３８ａおよびゲート電極３９ａそれぞれと同時にゲート絶縁膜９５およびゲート電極９６を形成すればよい。次に、半導体基板１０のおもて面全面を層間絶縁膜４０，９７で覆う。温度センス部１３は、層間絶縁膜４０上にｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２（図３参照）を形成し、層間絶縁膜８３で覆えばよい。

次に、深さ方向Ｚに層間絶縁膜４０，９７およびゲート絶縁膜３８ａを貫通する第１～６コンタクトホール４０ａ，４０ｂ，８３ａ，８３ｂ，９７ａ，９７ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。

第３，４コンタクトホール８３ａ，８３ｂには、それぞれ、温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。第５，６コンタクトホール９７ａ，９７ｂには、それぞれ、中性子センス部１５のｐ⁺型ソース領域９３およびｐ⁺型ドレイン領域９４を露出させる。次に、熱処理により層間絶縁膜４０，８３，９７を平坦化（リフロー）する。

次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）装置のチャンバー内をベースとなる例えばジボラン（Ｂ₂Ｈ₆）ガスに¹⁰Ｂのみを充填したガス雰囲気（例えば¹⁰Ｂの含有率９０％）として、層間絶縁膜９７の上面に¹⁰Ｂ膜９８を形成する。このガス雰囲気のベースは、ジボランガスに代えて、例えば、水素（Ｈ₂）ガス、アルゴン（Ａｒ）ガスおよびキセノン（Ｘｅ）ガスであってもよい。

例えば、ＣＶＤ装置のチャンバー内の基板側電極（カソード）と対向電極（アノード）との間の直流（ＤＣ：、Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）電圧を例えば１００Ｖ～７００Ｖ程度とし、チャンバー内の真空度を例えば０．１Ｔｏｒｒ～２Ｔｏｒｒ程度とし、半導体基板１０への電圧印加によるバイアス温度（自己発熱）を常温（例えば２５℃程度）～４００℃程度にして数分間程度で¹⁰Ｂ膜９８を堆積する。あるいは、¹⁰Ｂをメインに含むジボランを用いて¹⁰ＢＰＳＧ膜あるいは¹⁰ＢＳＧ膜を形成し、パターニングすることで¹⁰Ｂ膜９８としてもよい。

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時にそれぞれと同じ構成でＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第５，６コンタクトホール９７ａ，９７ｂ内それぞれにも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時にそれぞれと同じ構成でＮｉＳｉ膜４１ｆ，４１ｇおよびバリアメタル４６ｆ，４６ｇを形成する。

また、第２～６コンタクトホール４０ｂ，８３ａ，８３ｂ，９７ａ，９７ｂ内のそれぞれにも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂ、ソースパッド２４ａおよびドレインパッド２４ｂを形成する。また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｆを選択的に形成し、これら第１保護膜４９ａ～４９ｆの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４ａ，２４ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４ａ，２４ｂの、第１保護膜４９ａ～４９ｆの開口部に露出する部分にめっき膜４７ａ～４７ｇを形成する。

次に、めっき膜４７ａ～４７ｇを乾燥させるための熱処理（ベーク）を行う。次に、ポリイミドからなる第２保護膜５０ａ～５０ｆを形成し、めっき膜４７ａ～４７ｇと第１保護膜４９ａ～４９ｆとの各境界を覆う。次に、ポリイミド膜（第１保護膜４９ａ～４９ｆおよび第２保護膜５０ａ～５０ｆ）の強度を向上させるための熱処理（キュア）を行う。次に、めっき膜４７ａ～４７ｇ上に、それぞれはんだ層により端子ピン４８ａ～４８ｇを接合する。

その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～５に示す半導体装置２０が完成する。

以上、説明したように、実施の形態１によれば、順方向電圧または逆方向電圧が印加され、かつオフ状態を維持している中性子センス部を覆う層間絶縁膜の表面または層間絶縁膜上の電極パッドの表面に、¹⁰Ｂ（質量数１０のボロン）を含む¹⁰Ｂ膜が配置されている。¹⁰Ｂ膜は、¹⁰Ｂよりも中性子吸収捕獲断面積の小さい¹¹Ｂ（質量数１１のボロン）で形成されるｐ型領域よりも中性子に対する反応感度が高い。このため、半導体基板に中性子が入射されたときに、¹⁰Ｂ膜において高い頻度でα線が生成される。

そして、α線の入射によってオン状態になった中性子センス部のアバランシェ電流量、リーク電流量やゲート印加電圧値を、予め取得した基準値と比較することで、中性子センス部にα線が入射されたか否かを検知することができる。中性子センス部によってα線の入射を検知した場合に、外部回路によってメイン半導体素子の動作を停止させることで、α線を原因としてメイン半導体素子の破壊が生じることを防止することができる。このため、宇宙線や二次宇宙線に対する信頼性を向上させることができる。

また、中性子センス部は、同一の半導体基板に作製された他の半導体素子よりも中性子に対する反応感度が高い。このため、中性子センス部の破壊により、中性子センス部以外の半導体素子の破壊の原因が当該半導体素子の構造上の問題によるものではなく、中性子によるものであると瞬時に判断することができる。これにより、半導体素子の破壊の原因を調査するための時間やコストを削減することができる。また、従来の製造工程に、¹⁰Ｂ膜を蒸着する工程を追加するだけで、中性子センス部を備えた半導体装置を簡易に作製可能である。

（実施の形態２）
実施の形態２にかかる半導体装置の構造を示す断面図である。図１２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置１１０が実施の形態１にかかる半導体装置２０（図５参照）と異なる点は、中性子センス部１５’を横型のｎチャネル型ＭＯＳＦＥＴとした点である。実施の形態２にかかる半導体装置１１０の中性子センス部１５’のＭＯＳゲート以外の構成は実施の形態１（図１～４参照）と同様である。

中性子センス部１５’は、メイン無効領域１ｂにおいて半導体基板１０のおもて面側に、ｐ⁺型領域１１１、ｎ型領域１１２、ｐ型領域１１３、ｎ⁺型ソース領域１１４、ｎ⁺型ドレイン領域１１５、ゲート絶縁膜９５およびゲート電極９６で構成された一般的な横型のプレーナゲート構造のＭＯＳゲートを有する。また、中性子センス部１５’は、実施の形態１と同様に、層間絶縁膜９７の上面に¹⁰Ｂ膜９８を有することで、同一の半導体基板１０に作製される他の半導体素子よりも中性子に対する反応感度が高くなっている。

中性子センス部１５’は、ｐ⁺型領域１１１とｎ^-型ドリフト領域３２とのｐｎ接合分離により、半導体基板１０のおもて面の表面領域に島状に形成されたｐ型領域に配置される半導体素子と分離されている。また、中性子センス部１５’は、ｐ⁺型領域１１１とｎ型領域１１２とのｐｎ接合分離により、ｐ⁺型領域１１１に配置されるすべての半導体素子（不図示）と分離される。ｐ⁺型領域１１１は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の表面領域に島状に設けられている。

ｐ⁺型領域１１１は、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａおよび電流センス部１２のｐ型ベース領域３４ｂと分離されている。ｎ型領域１１２は、半導体基板１０のおもて面とｐ⁺型領域１１１との間に、ｐ⁺型領域１１１に接して島状に設けられている。ｐ型領域１１３は、半導体基板１０のおもて面とｎ型領域１１２との間に、ｎ型領域１１２に接して島状に設けられている。

ｐ型領域１１３は、中性子センス部１５’のオン時にチャネル（ｎ型の反転層）が形成されるゲート領域であり、ｎ⁺型出発基板７１と同電位になっている。ｎ⁺型ソース領域１１４およびｎ⁺型ドレイン領域１１５は、半導体基板１０のおもて面とｐ型領域１１３との間に、ｐ型領域１１３に接して、かつ互いに離れて選択的に設けられている。ｎ⁺型ソース領域１１４およびｎ⁺型ドレイン領域１１５は、実施の形態１と同様に、それぞれ第５，６コンタクトホール９７ａ，９７ｂにおいて半導体基板１０のおもて面に露出されている。

ｐ型領域１１３の、ｎ⁺型ソース領域１１４とｎ⁺型ドレイン領域１１５とに挟まれた部分の表面上に、ゲート絶縁膜９５を介してゲート電極９６が設けられている。中性子センス部１５’の形成領域において半導体基板１０のおもて面上には、実施の形態１と同様に、層間絶縁膜９７、¹⁰Ｂ膜９８、ＮｉＳｉ膜４１ｆ，４１ｇ、バリアメタル４６ｆ，４６ｇ、ソースパッド２４ａ、ドレインパッド２４ｂ、および、端子ピン４８ｆ，４８ｇの配線構造が設けられている。

実施の形態２にかかる半導体装置１１０の動作は、実施の形態１にかかる半導体装置２０の動作と同様である。中性子センス部１５’を動作させる条件は、実施の形態１と同様である。中性子センス部１５’は、実施の形態１の中性子センス部１５’の導電型（ｎ型、ｐ型）を反転させた構成を有するため、順方向電圧印加時にソース電極（ソースパッド２４ａ）に対して正の電圧がドレイン電極（ドレインパッド２４ｂ）に印加され、逆方向電圧印加時にソース電極に対して負の電圧がドレイン電極に印加される。

中性子センス部１５’は、オフ状態を維持するように、ゲート電極９６をオープン状態とするか、またはゲート電極９６に負の電圧を印加した状態とする。また、中性子センス部１５’において、半導体基板１０に入射されたα線に起因して発生する電荷によってアバランシェ降伏が起きるように設定されており、当該電荷の正孔（ホール（ｅ⁺））により、アバランシェ降伏の発生箇所から中性子センス部１５’のソースパッド２４ａへ向かって流れ込む正孔電流（以下、アバランシェ電流とする）が増加する。

また、α線に起因して発生する電荷の電子（エレクトロン（ｅ^-））が中性子センス部１５’のゲート絶縁膜９５に蓄積されることで、中性子センス部１５’は、リーク電流が増加したり、ｐ型領域１１３のゲート絶縁膜９５に沿った部分にチャネルが形成されて順方向に導通してオン状態となるように設定されている。したがって、実施の形態１と同様に、中性子センス部１５’のアバランシェ電流、リーク電流およびゲート印加電圧の基準値からの変化量に基づいて、中性子の入射の有無を判断することができる。

実施の形態２にかかる半導体装置１１０の製造方法は、実施の形態１にかかる半導体装置２０の製造方法において、メイン半導体素子１１のＭＯＳゲートの各部を形成する際に、中性子センス部１５’となる横型のｎチャネル型ＭＯＳＦＥＴの各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

以上、説明したように、実施の形態２によれば、中性子センス部を横型のｎチャネル型ＭＯＳＦＥＴとした場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
実施の形態３にかかる半導体装置の構造を示す断面図である。図１３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置１２０が実施の形態１にかかる半導体装置２０（図５参照）と異なる点は、中性子センス部１２５を、半導体基板１０のおもて面の表面領域に形成された横型のｐｎ接合ダイオードとした点である。実施の形態３にかかる半導体装置１２０の中性子センス部１２５以外の構成は実施の形態１（図１～４参照）と同様である。

中性子センス部１２５は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の表面領域にそれぞれ選択的に設けられたｐ型アノード領域１２３とｎ⁺型カソード領域１２４とのｐｎ接合で形成された一般的な横型の拡散ダイオードである。また、中性子センス部１２５は、実施の形態１と同様に、層間絶縁膜１２６の上面に¹⁰Ｂ膜１２７（斜線のハッチング部）を有することで、同一の半導体基板１０に作製される他の半導体素子よりも中性子に対する反応感度が高くなっている。

中性子センス部１２５は、ｐ⁺型領域１２１とｎ^-型ドリフト領域３２とのｐｎ接合分離により、半導体基板１０のおもて面の表面領域に島状に形成されたｐ型領域に配置される半導体素子と分離されている。また、中性子センス部１２５は、ｐ⁺型領域１２１とｎ型領域１２２とのｐｎ接合分離により、ｐ⁺型領域１２１に配置されるすべての半導体素子（不図示）と分離される。ｐ⁺型領域１２１は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の表面領域に島状に設けられている。

ｐ⁺型領域１２１は、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａおよび電流センス部１２のｐ型ベース領域３４ｂと分離されている。ｎ型領域１２２は、半導体基板１０のおもて面とｐ⁺型領域１２１との間に、ｐ⁺型領域１２１に接して島状に設けられている。ｐ型アノード領域１２３は、半導体基板１０のおもて面とｎ型領域１２２との間に、ｎ型領域１２２に接して島状に設けられている。

ｎ⁺型カソード領域１２４は、半導体基板１０のおもて面とｐ型アノード領域１２３との間に、ｐ型アノード領域１２３に接して選択的に設けられている。ｐ型アノード領域１２３およびｎ⁺型カソード領域１２４は、それぞれ後述する第７，８コンタクトホール１２６ａ，１２６ｂにおいて半導体基板１０のおもて面に露出されている。中性子センス部１２５において半導体基板１０のおもて面に露出とは、第７，８コンタクトホール１２６ａ，１２６ｂの内部の後述するＮｉＳｉ膜４１ｈ，４１ｉに接することである。

層間絶縁膜１２６は、中性子センス部１２５の形成領域において半導体基板１０のおもて面に設けられている。層間絶縁膜１２６の上面に、¹⁰Ｂ膜１２７が設けられている。¹⁰Ｂ膜１２７は層間絶縁膜１２６の上面の、少なくともｐ型アノード領域１２３とｎ⁺型カソード領域１２４とのｐｎ接合を覆う部分に設けられていればよいが、¹⁰Ｂ膜１２７が層間絶縁膜１２６の上面に広範囲に設けられているほど、中性子センス部１２５の中性子に対する反応感度を向上させることができる。

¹⁰Ｂ膜１２７の構成は、実施の形態１と同様である。層間絶縁膜１２６を深さ方向Ｚに貫通して半導体基板１０に達する第７，８コンタクトホール１２６ａ，１２６ｂには、それぞれ中性子センス部１２５のｐ型アノード領域１２３およびｎ⁺型カソード領域１２４が露出されている。第７コンタクトホール１２６ａの内部において半導体基板１０のおもて面には、メイン半導体素子１１の第１コンタクトホール４０ａ内と同様に、ＮｉＳｉ膜４１ｈおよびバリアメタル４６ｈが設けられている。

第８コンタクトホール１２６ｂの内部において半導体基板１０のおもて面には、メイン半導体素子１１の第１コンタクトホール４０ａ内と同様に、ＮｉＳｉ膜４１ｉおよびバリアメタル４６ｉが設けられている。符号４２ｈ～４５ｈは、それぞれバリアメタル４６ｈを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。符号４２ｉ～４５ｉは、それぞれバリアメタル４６ｉを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

バリアメタル４６ｈ，４６ｉは、¹⁰Ｂ膜１２７を介して層間絶縁膜１２６を覆う。バリアメタル４６ｈ，４６ｉは、互いに離れて配置されており、¹⁰Ｂ膜１２７の、ｐ型アノード領域１２３とｎ⁺型カソード領域１２４とのｐｎ接合を覆う部分の表面上には設けられていない。バリアメタル４６ｈの表面全面にアノードパッド２５ａが設けられている。アノードパッド２５ａは、バリアメタル４６ｈおよびＮｉＳｉ膜４１ｈを介してｐ型アノード領域１２３に電気的に接続されている。

アノードパッド２５ａ、バリアメタル４６ｈおよびＮｉＳｉ膜４１ｈは、中性子センス部１２５のアノード電極として機能する。バリアメタル４６ｉの表面全面にカソードパッド２５ｂが設けられている。カソードパッド２５ｂは、バリアメタル４６ｉおよびＮｉＳｉ膜４１ｉを介してｎ⁺型カソード領域１２４に電気的に接続されている。カソードパッド２５ｂ、バリアメタル４６ｉおよびＮｉＳｉ膜４１ｉは、中性子センス部１２５のカソード電極として機能する。

アノードパッド２５ａおよびカソードパッド２５ｂは、例えば、メイン半導体素子１１のソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２５ａおよびカソードパッド２５ｂの上に、メイン半導体素子１１のソースパッド２１ａ上の配線構造と同じ配線構造で、それぞれ端子ピン４８ｈ，４８ｉが接合される。端子ピン４８ｈ，４８ｉは、それぞれ、例えばアノードパッド２５ａおよびカソードパッド２５ｂの電位を外部に取り出す外部接続用端子である。

端子ピン４８ｈ，４８ｉは、中性子センス部１２５の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｈ，４７ｉは、それぞれアノードパッド２５ａおよびカソードパッド２５ｂ上の配線構造を構成するめっき膜である。符号４９ｈ，５０ｉは、それぞれ、アノードパッド２５ａおよびカソードパッド２５ｂ上の配線構造を構成する第１，２保護膜である。中性子センス部１２５は、半導体基板１０のおもて面上に設けられたポリシリコン層で構成されたポリシリコンダイオードであってもよい。

実施の形態３にかかる半導体装置１２０の、中性子センス部１２５以外の半導体素子の動作は、実施の形態１にかかる半導体装置２０と同様である。中性子センス部１２５は、外部電源による図示省略するＩＣを用いて、カソード電極（カソードパッド２５ｂ）に対して負の電圧（逆方向電圧）をアノード電極（アノードパッド２５ａ）に印加し、ｐ型アノード領域１２３とｎ⁺型カソード領域１２４とのｐｎ接合から両領域内にそれぞれ空乏層を広げた状態としておくことで、オフ状態を維持している。

中性子センス部１２５は、半導体基板１０に入射されたα線に起因して発生する電荷によるアバランシェ降伏が起きるように設定されており、ｐ型アノード領域１２３からｎ⁺型カソード領域１２４へ向かって正孔電流（アバランシェ電流）が流れるアバランシェダイオードとなる。このアバランシェ電流量と、予め取得した中性子センス部１２５の順方向電圧印加時の電流量（基準値）と、の差分（変化量）により、中性子の入射の有無を検知することができる。そして、中性子センス部１２５の電流量の変動により中性子の入射を検知し、メイン半導体素子１１のゲート電圧をオフすることで、メイン半導体素子１１を中性子線から保護することができる。

実施の形態３にかかる半導体装置１２０の製造方法は、実施の形態１にかかる半導体装置２０の製造方法において、メイン半導体素子１１のＭＯＳゲートの各部を形成する際に、中性子センス部１２５となる横型のｐｎ接合ダイオードの各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

以上、説明したように、実施の形態３によれば、中性子センス部を横型のｐｎ接合ダイオードとした場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。図１４，１５は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１４，１５に示す実施の形態４にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１参照）と異なる点は、同一の半導体基板１０の活性領域１に、メイン半導体素子１１、電流センス部１２および中性子センス部１５のみを備える点である。

実施の形態４においては、メイン無効領域１ｂ’にゲートパッド２１ｂ、ＯＣパッド２２および中性子センス部１５の電極パッド（ソースパッド２４ａおよびドレインパッド２４ｂ）のみが配置されている。このため、メイン半導体素子１１と同一の半導体基板１０に、メイン半導体素子１１を保護・制御するための回路部として、電流センス部１２および中性子センス部１５とともに、電流センス部１２および中性子センス部１５以外の高機能部も配置されている場合と比べて、メイン無効領域１ｂ’の表面積が小さくなっている。

メイン有効領域１ａ’の平面形状は、例えば略矩形状の平面形状のメイン無効領域１ｂ’の２辺を囲むＬ字状であってもよい。ゲートパッド２１ｂおよび中性子センス部１５の電極パッドが配置されるメイン無効領域１ｂ’と、ＯＣパッド２２が配置されるメイン無効領域１ｂ’と、が互いに離れて配置されていてもよい（図１５）。この場合、互いに隣り合うメイン無効領域１ｂ’の間の部分１ｃに、メイン半導体素子１１の単位セルが配置されてもよい。

実施の形態４にかかる半導体装置２０’に実施の形態２（図１２参照）を適用して、中性子センス部を横型のｎチャネル型ＭＯＳＦＥＴとしてもよい。実施の形態４にかかる半導体装置２０’に実施の形態３（図１３参照）を適用して、中性子センス部を横型のｐｎ接合ダイオードとしてもよい。

以上、説明したように、実施の形態４によれば、同一の半導体基板の活性領域にメイン半導体素子、電流センス部および中性子センス部のみを備える場合においても、実施の形態１～３と同様の効果を得ることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンを半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。

１ 活性領域
１ａ，１ａ’ メイン有効領域
１ｂ，１ｂ’ メイン無効領域
１ｃ 互いに隣り合うメイン無効領域の間の部分
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
１５，１５'，１２５ 中性子センス部
２０，２０’，１１０，１２０ 半導体装置
２１ａ，２４ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ，２５ａ アノードパッド（電極パッド）
２３ｂ，２５ｂ カソードパッド（電極パッド）
２４ｂ ドレインパッド（電極パッド）
３１，１１５ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ，１１４ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ，９５ ゲート絶縁膜
３９ａ，３９ｂ，９６ ゲート電極
４０，８３，９７，１２６ 層間絶縁膜
４０ａ，４０ｂ，４０ｆ，４０ｇ，８３ａ，８３ｂ，９７ａ，９７ｂ，１２６ａ，１２６ｂ コンタクトホール
４１ａ，４１ｂ，４１ｆ～４１ｉ ＮｉＳｉ膜
４２ａ，４２ｂ，４２ｅ～４２ｉ 第１ＴｉＮ膜
４３ａ，４３ｂ，４３ｅ～４３ｉ 第１Ｔｉ膜
４４ａ，４４ｂ，４４ｅ～４４ｉ 第２ＴｉＮ膜
４５ａ，４５ｂ，４５ｅ～４５ｉ 第２Ｔｉ膜
４６ａ，４６ｂ，４６ｅ～４６ｉ バリアメタル
４７ａ～４７ｉ めっき膜
４８ａ～４８ｉ 端子ピン
４９ａ～４９ｃ，４９ｅ～４９ｆ，４９ｈ 第１保護膜
５０ａ～５０ｃ，５０ｅ～５０ｆ，５０ｈ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，１０１，１０３，１１１，１２１ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９１ ｐ⁺型領域
９２，１１２，１２２ ｎ型領域
９３ ｐ⁺型ソース領域
９４ ｐ⁺型ドレイン領域
９８，１２７ ¹⁰Ｂ膜
１０２，１０４ ｎ型領域
１１３ ｐ型領域
１２３ ｐ型アノード領域
１２４ ｎ⁺型カソード領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (9)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板に設けられた複数の半導体素子と、
   前記半導体基板の第１主面に、複数の前記半導体素子ごとに設けられ、対応する前記半導体素子に電気的に接続された複数の電極パッドと、
   前記半導体基板の第１主面と複数の前記電極パッドとの間に設けられ、すべての前記半導体素子を覆う層間絶縁膜と、
   を備え、
   複数の前記半導体素子は、
   主動作を行うメイン半導体素子と、
   前記メイン半導体素子を保護または制御する１つ以上の回路部と、であり、
   前記回路部の１つは、前記半導体基板に入射された中性子の核反応により生成されるα線を検出する中性子センス部であり、
   前記中性子センス部は、前記層間絶縁膜の、前記中性子センス部を覆う部分の表面に、質量数１０のボロンを含む絶縁膜を有することを特徴とする半導体装置。
2. 前記中性子センス部は、オフ状態に維持されており、前記α線が入射されたときに電流量が変動することを特徴とする請求項１に記載の半導体装置。
3. 前記中性子センス部は、横型のｐチャネル型の絶縁ゲート型電界効果トランジスタであり、前記α線が入射されたときに順方向に導通してオン状態となることを特徴とする請求項１または２に記載の半導体装置。
4. 前記中性子センス部は、横型のｎチャネル型の絶縁ゲート型電界効果トランジスタであり、前記α線が入射されたときに順方向に導通してオン状態となることを特徴とする請求項１または２に記載の半導体装置。
5. 前記中性子センス部は、前記α線の入射により発生する電荷がゲート絶縁膜に蓄積されることでオン状態となることを特徴とする請求項３または４に記載の半導体装置。
6. 前記中性子センス部は、
   前記半導体基板の内部に設けられた第１導電型領域と、
   前記半導体基板の第１主面と前記第１導電型領域との間に選択的に設けられた第１の第２導電型領域と、
   前記半導体基板の第１主面と前記第１導電型領域との間に、前記第１の第２導電型領域と離れて選択的に設けられた第２の第２導電型領域と、
   前記半導体基板の第１主面において、前記第１導電型領域の、前記第１の第２導電型領域と前記第２の第２導電型領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う前記層間絶縁膜と、
   前記層間絶縁膜の表面の、少なくとも前記ゲート電極を覆う部分に設けられた前記絶縁膜と、
   前記層間絶縁膜のコンタクトホールを介して前記第１の第２導電型領域に電気的に接続された第１電極と、
   前記層間絶縁膜のコンタクトホールを介して前記第２の第２導電型領域に電気的に接続された第２電極と、を有することを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
7. 前記中性子センス部は、逆方向電圧が印加された横型のダイオードであることを特徴とする請求項２に記載の半導体装置。
8. 前記中性子センス部は、
   前記半導体基板の内部に設けられた第１導電型領域と、
   前記半導体基板の第１主面と前記第１導電型領域との間に選択的に設けられた第２導電型領域と、
   前記半導体基板の第１主面に設けられ、前記第１導電型領域および前記第２導電型領域を覆う前記層間絶縁膜と、
   前記層間絶縁膜の表面の、少なくとも前記第１導電型領域と前記第２導電型領域とのｐｎ接合を覆う部分に設けられた前記絶縁膜と、
   前記層間絶縁膜のコンタクトホールを介して前記第１導電型領域に電気的に接続された第１電極と、
   前記層間絶縁膜のコンタクトホールを介して前記第２導電型領域に電気的に接続された第２電極と、を有することを特徴とする請求項７に記載の半導体装置。
9. 前記中性子センス部は、前記α線の入射により発生する電荷によって電流量が変化することを特徴とする請求項２～８のいずれか一つに記載の半導体装置。

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