JP7428024B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板（半導体チップ）に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

従来の半導体装置の構造について説明する。図１３は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１３に示す従来の半導体装置２２０は、炭化珪素からなる同一の半導体基板２１０の活性領域２０１に、メイン半導体素子２１１と、当該メイン半導体素子２１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子２１１は縦型ＭＯＳＦＥＴであり、活性領域２０１の有効領域（以下、メイン有効領域とする）２０１ａに配置されている。

メイン半導体素子２１１のソースパッド２２１ａは、メイン有効領域２０１ａにおいて半導体基板２１０のおもて面上に設けられている。活性領域２０１のうち、メイン有効領域２０１ａを除く領域（以下、メイン無効領域とする）２０１ｂに、メイン半導体素子２１１と離れて、メイン半導体素子２１１を保護・制御するための回路部として、例えば、電流センス部２１２、温度センス部２１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が配置されている。

ソースパッド２２１ａ以外の電極パッドは、メイン無効領域２０１ｂにおいて半導体基板２１０のおもて面上に設けられている。図１３には、メイン半導体素子２１１の電極パッド（ソースパッド２２１ａおよびゲートパッド２２１ｂ）、電流センス部２１２の電極パッド（以下、ＯＣパッドとする）２２２、および温度センス部２１３の電極パッド（アノードパッド２２３ａおよびカソードパッド２２３ｂ）を、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付す。符号２０２はエッジ終端領域である。

従来の半導体装置として、ｐ型不純物として中性子吸収捕獲断面積の小さい質量数１１のボロン（¹¹Ｂ）を用いることで、放射線耐性を強化した装置が提案されている（例えば、下記特許文献１参照。）。また、放射線検出装置として、質量数１０のボロン（¹⁰Ｂ）がドーピングされたｐ型層を有するｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）接合ダイオードを逆方向バイアスさせてｉ層内に生じる空乏層で、当該ｐ型層への中性子の入射で生成されるα線を検出する装置が提案されている（例えば、下記特許文献２参照。）。

特開昭和６０－１８３７６８号公報 特開昭和６３－２７９１９２号公報

従来、宇宙空間（地球の大気外の空間）を飛び交う陽子や重粒子等の極めて小さな粒子の流れ（宇宙線）は、宇宙空間で使用される半導体装置に大きな悪影響を及ぼすことが知られているが、近年になり地球の大気中で使用される半導体装置にも悪影響を及ぼすことが判明した。宇宙線が地球の大気中に入射すると、宇宙線と地球の大気中の元素との衝突により陽子や中性子、中間子等の多数の二次粒子の流れ（二次宇宙線）が発生する。

この多数の二次粒子のうち、特に電荷を持たない中性子（以下、二次宇宙線中性子とする）は、地球の大気中の元素の原子核との衝突でしか減速されない。このため、毎時間（１ｈｏｕｒ）あたり１０個／ｃｍ²程度の二次宇宙線中性子が１０ＭｅＶ以上の高エネルギーで地表に到達している。この高エネルギーの二次宇宙線中性子が電子機器の構成材料である半導体に入射されると、所定の割合で半導体中の元素と核反応を起こす。

具体的には、機能素子はボロン（Ｂ）ドープの半導体で形成されることが多い。ボロンの同位元素である質量数１０のボロン（¹⁰Ｂ）は中性子吸収捕獲断面積が大きく、中性子と核反応を起こす。¹⁰Ｂと中性子との核反応では、¹⁰Ｂが中性子を吸収してリチウム（Ｌｉ）に核変換し、かつＨｅ（α線：放射線）が生成され放出される。この¹⁰Ｂと中性子（ｎ）との核反応式は、次の（１）式および（２）式となる。

¹⁰Ｂ＋ｎ→Ｌｉ＋α（２．７９２ＭｅＶ） ・・・（１）

¹⁰Ｂ＋ｎ→Ｌｉ＋α（２．３１ＭｅＶ） ・・・（２）

¹⁰Ｂと中性子とが上記（１）式で核反応を起こす割合は６％であり、上記（２）式で核反応を起こす割合は９４％である。このため、二次宇宙線中性子の入射による半導体装置への悪影響は、上記（２）式の核反応で決まる。天然には質量数１０のボロン（¹⁰Ｂ）と質量数１１のボロン（¹¹Ｂ）とが存在し、天然のボロン全体のうちの２０％程度が¹⁰Ｂである。そして、¹¹Ｂの中性子吸収捕獲断面積が０．００５バーン（ｂａｒｎ）であるのに対し、¹⁰Ｂの中性子吸収捕獲断面積は３８３２バーンと約７桁～８桁高い。

また、リン（Ｐ）の中性子吸収捕獲断面積は０．１８２バーンであり、砒素（Ａｓ）の中性子吸収捕獲断面積は４．４２バーンであり、アルミニウム（Ａｌ）の中性子吸収捕獲断面積は０．２３１バーンである。炭化珪素は、上述したようにシリコンよりもバンドギャップが広いため、炭化珪素を構成材料とする半導体装置は例えば２００℃以上の高温動作時であってもリーク電流が小さい。一方、シリコンを構成材料とする半導体装置には、２００℃以上の高温動作になるとリーク電流による悪影響が及ぶ。

例えば、シリコンを構成材料とした場合、２００℃以上の高温動作になるとリーク電流がトリガーとなって、ＩＧＢＴでは寄生サイリスタがオンして破壊に至る。ＭＯＳＦＥＴでは、寄生バイポーラトランジスタがオンしやすくなり、高温動作時の電気的特性へのα線によるダメージが大きい。また、シリコンを構成材料とした場合、半導体基板にｐ型領域を形成するためにボロンを導入することも原因の一つとなり、中性子の悪影響を受けやすく、炭化珪素を構成材料とする場合と比べて放射線耐性が劣る。

したがって、中性子による核反応が、半導体基板の、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）構造の半導体メモリ等の半導体装置を構成する半導体素子が配置される領域（以下、素子領域とする）、パワー半導体装置を構成するＭＯＳＦＥＴやＩＧＢＴ、ダイオードなどの半導体素子の素子領域、またはこれらの素子領域近傍で発生すると、当該核反応で生成されるα線によるエネルギーによって発生するキャリア（電荷）が原因となり、半導体素子の劣化や破壊が生じる。

特に近年、半導体装置の信頼性が向上して故障率が低減していることから、二次宇宙線による破壊が地球の大気中で使用される半導体装置においても顕著になってきている。さらに、半導体装置の微細化により、中性子による核反応で生成されるα線を原因として、ゲート絶縁破壊や、アバランシェ破壊、寄生バイポーラトランジスタ動作による破壊、寄生サイリスタによる破壊が増加している。

地球の大気中で使用されているパワー半導体装置を部品として適用し組み合わせたパワー半導体装置ユニットも地球から宇宙空間への移動手段となる乗り物の構成部品として使用されるようになっており、その使用頻度は増えている。このため、地球の大気中で使用されているパワー半導体装置についても宇宙線や二次宇宙線に対する信頼性（以下、まとめて宇宙線に対する信頼性とする）を向上させることが望まれる。

この発明は、上述した従来技術による課題を解消するため、宇宙線に対する信頼性を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。複数の絶縁ゲート型電界効果トランジスタは、シリコンよりもバンドギャップの広い半導体からなる半導体基板に互いに離れて設けられている。複数の前記絶縁ゲート型電界効果トランジスタは、同じセル構造を有する。前記半導体基板の第１主面に、前記絶縁ゲート型電界効果トランジスタごとに複数の電極パッドが設けられている。複数の前記電極パッドは、対応する前記絶縁ゲート型電界効果トランジスタに電気的に接続されている。前記電極パッドごとに複数の端子ピンが設けられている。複数の前記端子ピンは、対応する前記電極パッドにそれぞれめっき膜を介して接合され当該電極パッドの電位を取り出す。表面めっき膜は、前記端子ピンの表面を覆う。

複数の前記絶縁ゲート型電界効果トランジスタの１つは、前記半導体基板に入射された中性子の核反応により生成されるα線を検出する中性子センス部である。前記半導体基板の第１主面と前記電極パッドとの間に、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタを覆う第１層間絶縁膜が設けられている。前記半導体基板の第１主面と前記電極パッドとの間に、前記中性子センス部を覆う第２層間絶縁膜が設けられている。前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つは、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタに含まれる元素よりも中性子吸収捕獲断面積の高い元素を含んでいる。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つはボロンを含んでいることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つは質量数１０のボロンを含んでいることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタは質量数１０のボロンを含んでいないことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタは質量数１１のボロンを含んでいることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの前記めっき膜は、ニッケルめっき膜またはニッケル－リンめっき膜であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの前記端子ピンの前記表面めっき膜はニッケル－リンめっき膜であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、主動作を行うメイン半導体素子である。前記中性子センス部のゲート閾値電圧は、前記メイン半導体素子のゲート閾値電圧よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、主動作を行うメイン半導体素子である。前記中性子センス部のオン抵抗は、前記メイン半導体素子のオン抵抗よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、前記メイン半導体素子に流れる過電流を検出する電流センス部である。前記中性子センス部のゲート閾値電圧は、前記電流センス部のゲート閾値電圧よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、前記メイン半導体素子に流れる過電流を検出する電流センス部である。前記中性子センス部のオン抵抗は、前記電流センス部のオン抵抗よりも高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記中性子センス部は、順方向電圧が印加され、かつオフ状態に維持されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に前記α線が入射されたか否かを判定する判定部と、前記メイン半導体素子にゲート電圧を供給するゲート制御部と、をさらに備える。前記判定部によって前記半導体基板に前記α線が入射されたと判定されたときに、前記ゲート制御部による前記メイン半導体素子へのゲート電圧の供給を停止することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記判定部は、前記中性子センス部がオン状態となったときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記判定部は、前記中性子センス部に印加されるゲート電圧とゲート閾値電圧との差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記判定部は、オフ状態の前記中性子センス部のドレイン・ソース間に流れるリーク電流量と、予め取得したリーク電流量の基準値と、の差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記判定部は、オン状態の前記メイン半導体素子のドレイン・ソース間に流れる電流量と、予め取得した通常オン動作時に前記メイン半導体素子のドレイン・ソース間に流れる電流量の基準値と、の差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする。

上述した発明によれば、中性子センス部の中性子に対する反応感度を、中性子センス部と同一の半導体基板に作製された他の半導体素子よりも高くすることができる。これにより、半導体基板において中性子センス部の形成領域に高い割合でα線が生成され入射される。このため、中性子センス部のゲート印加電圧の変化量や、中性子センス部やメイン半導体素子のドレイン・ソース間に流れる電流の変化量を監視することにより、中性子線を起因として生成されるα線の入射の有無を検知することができる。

本発明にかかる半導体装置によれば、宇宙線に対する信頼性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

図１に示す実施の形態１にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、中性子センス部１５、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して設けられ、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、中性子センス部１５のソースパッド２４、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｆやワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびソースパッド２４を、それぞれＳ、Ｇ、ＯＣ、Ａ、ＫおよびＮと付した矩形状に図示する（図１１，１２においても同様）。

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向に互いに隣接して配置され、ＯＣパッド２２により互いに並列接続されている。半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜（第１層間絶縁膜）４０上のポリシリコン（ｐｏｌｙ－Ｓｉ）層８１，８２（図４参照）で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部にｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。

中性子センス部１５は、半導体基板１０に入射された中性子（二次宇宙線中性子も含む：以下、まとめて「中性子」とする）を検出する機能を有する。中性子センス部１５は、ソースパッド２４の直下に、他の半導体素子と離れて配置されている。中性子センス部１５は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数よりも少なく、かつ電流センス部１２の単位セルの個数よりも多い個数で備えた縦型ＭＯＳＦＥＴである。

中性子センス部１５は、メイン半導体素子１１よりも表面積が小さく、かつ電流センス部１２よりも表面積が大きい。中性子センス部１５は、単位セルの個数が多くなるほど、表面積が広くなり、中性子に対する反応感度が高くなる。中性子センス部１５の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置され、ソースパッド２４により互いに並列接続されている。中性子センス部１５の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。

中性子センス部１５は、中性子による核反応で生成されるＨｅ（α線：放射線）が半導体基板１０に入射されることにより発生する電荷（ホール・エレクトロンペア（ｅ⁺ｅ^-））によって生じる、例えば、メイン半導体素子１１および電流センス部１２等のＭＯＳＦＥＴのゲート絶縁破壊や、アバランシェ破壊、寄生バイポーラトランジスタ動作による破壊等の問題が生じやすい箇所付近に配置されている。中性子センス部１５は、例えば、メイン無効領域１ｂの複数個所（図１では２箇所）に配置されてもよい。

中性子センス部１５（図４参照）の後述するゲート電極３９ｆ、層間絶縁膜（第２層間絶縁膜）６０、めっき膜４７ｆ、および、端子ピン４８ｆの表面めっき膜（不図示）の少なくとも一つは、中性子センス部１５以外の半導体素子に含まれる元素よりも中性子吸収捕獲断面積の高い元素を含んでおり、具体的にはボロン（Ｂ）のいずれかの同位元素（以下、単に「ボロン」とする）を含むか、好ましくはボロンの同位元素である質量数１０のボロン（¹⁰Ｂ）を含んでいることがよい。中性子センス部１５は、ボロン（特に¹⁰Ｂ）を含む上記所定部を多く有するほど、中性子に対する反応感度が高くなる。このため、中性子センス部１５とメイン半導体素子１１とで上記所定部における¹⁰Ｂの濃度を比較すると、中性子センス部１５は、メイン半導体素子１１よりも¹⁰Ｂの濃度が高くなっている。

中性子センス部１５以外の半導体素子は、ボロンを含んでいないか、または中性子センス部１５に中性子吸収捕獲断面積の高い元素として¹⁰Ｂのみが含まれている場合には¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えばボロンの同位元素である質量数１１のボロン（¹¹Ｂ）を含んでいてもよい。なお、中性子センス部１５以外の半導体素子では、上記所定部における¹⁰Ｂの濃度を中性子センス部１５よりも低くすればよく、¹¹Ｂに不可避的に含まれる¹⁰Ｂを排除するものではない。例えば、ボロン全体に対して１％以下で¹⁰Ｂが含まれていてもよい。中性子センス部１５以外の半導体素子とは、中性子センス部１５と同一の半導体基板１０に作製された他の半導体素子であり、メイン半導体素子１１、電流センス部１２、温度センス部１３、過電圧保護部および演算回路部である。

過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３、中性子センス部１５および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３、中性子センス部１５および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ回路など複数の半導体素子で構成される。

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２～４は、図１の活性領域の断面構造を示す断面図である。図２～４のメイン半導体素子１１は、複数の単位セルのうちの一部の単位セルのみを示す。メイン有効領域１ａの各単位セルはすべて同じ構造であるため、図１の切断線Ｘ１’－Ｘ２’における断面構造は図１の切断線Ｘ１－Ｘ２における断面構造と同じである。図２の電流センス部１２および図４の中性子センス部１５は、それぞれ複数の単位セルのうちの一部の単位セルのみを示す。

図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス無効領域１２ｂおよびゲートパッド部１４の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３および切断線Ｙ２－Ｙ３における断面構造）を示す。図４には、温度センス部１３、メイン有効領域１ａおよび中性子センス部１５の断面構造（切断線Ｙ１－Ｙ２、図１の切断線Ｘ１’－Ｘ２’および切断線Ｙ３－Ｙ４における断面構造）を示す。

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成された一般的なトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｆ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。図２～５には、例えば電極パッド２４，２１ｂ，２３ａ，２３ｂ，２２，２４（図１参照）が並ぶ第１方向Ｘにストライプ状に延びるトレンチ３７ａを示す。

トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。ゲート電極３９ａは、ボロンを含まないポリシリコン層であり、例えばリン（Ｐ）ドープのポリシリコン層であってもよい。または、中性子センス部１５に中性子吸収捕獲断面積の高い元素として¹⁰Ｂのみが含まれている場合、ゲート電極３９ａは、¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えば¹¹Ｂドープのポリシリコン層であってもよい。すべてのゲート電極３９ａは、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。

互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、例えば、トレンチ３７ａと同じ第１方向Ｘに直線状に延在する。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、それぞれ選択的に設けられている。

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、ｐ型ベース領域３４ａに接し、かつ半導体基板１０のおもて面に露出されている。メイン半導体素子１１において半導体基板１０のおもて面に露出とは、後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。ｎ⁺型ソース領域３５ａは、ｐ⁺⁺型コンタクト領域３６ａよりもトレンチ３７ａ側に設けられ、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。

ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達する。メイン半導体素子１１のすべてのｐ型領域（ｐ型ベース領域３４ａ、ｐ⁺⁺型コンタクト領域３６ａ、後述する第１，２ｐ⁺型領域６１ａ，６２ａ）はボロンを含んでいない。メイン半導体素子１１のすべてのｐ型領域はｐ型ドーパントとしてボロン以外のｐ型不純物を含んでおり、例えば炭化珪素に対する拡散係数の大きいアルミニウム（Ａｌ）を含む。

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１との間に、これらの領域に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。

層間絶縁膜４０は、メイン有効領域１ａにおいて半導体基板１０のおもて面のほぼ全面に設けられ、すべてのゲート電極３９ａを覆う。また、層間絶縁膜４０は、メイン無効領域１ｂにおいて半導体基板１０のおもて面の、ソースパッド２４の直下以外の部分のほぼ全面に延在している。層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。

層間絶縁膜４０は、ボロンを含まない絶縁膜であり、例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）やＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等である。中性子センス部１５に中性子吸収捕獲断面積の高い元素として¹⁰Ｂのみが含まれている場合、層間絶縁膜４０は、¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えば¹¹Ｂを含む¹¹ＢＰＳＧ（Ｂｏｒｏｎ－１１ ｄｏｐｅｄ ＰＳＧ）または¹¹ＢＳＧ（Ｂｏｒｏｎ－１１ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタル４６ａは、例えば、温度センス部１３には設けられていない。

ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａは、メイン半導体素子１１のソース電極として機能する。

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。

端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続される。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。めっき膜４７ａは、ボロンを含まない金属めっき膜であり、例えばニッケル（Ｎｉ）－リン（Ｐ）めっき膜である。中性子センス部１５に中性子吸収捕獲断面積の高い元素として¹⁰Ｂのみが含まれている場合、めっき膜４７ａは、¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えば¹¹Ｂを含むＮｉ－¹¹Ｂめっき膜であってもよい。

端子ピン４８ａの表面は、ボロンを含まない金属めっき膜（以下、表面めっき膜とする）で覆われている。端子ピン４８ａの表面めっき膜は、例えばＮｉ－Ｐめっき膜であってもよい。この場合、端子ピン４８ａのＮｉ－Ｐめっき膜の表面は、例えば一般的な無電解金（Ａｕ）めっき処理により形成されるＡｕめっき膜で覆われている。中性子センス部１５に中性子吸収捕獲断面積の高い元素として¹⁰Ｂのみが含まれている場合、端子ピン４８ａの表面めっき膜は、¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えば¹¹Ｂを含むＮｉ－¹¹Ｂめっき膜であってもよい。

ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。

ドレインパッドは、絶縁基板の例えば銅箔等で形成された金属ベース板（不図示）にはんだ接合されている。ドレインパッドの少なくとも一部が金属ベース板を介して冷却フィン（不図示）のベース部に接触している。ｎ⁺型ドレイン領域３１、ｎ^-型ドリフト領域３２、ドレイン電極５１およびドレインパッドは、メイン半導体素子１１、後述する電流センス部１２および後述する中性子センス部１５で共通であり、チップ中央からチップ端部まで延在している。

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板にはんだ接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。

ｐ型ベース領域３４ｂは、センス有効領域１２ａから、メイン無効領域１ｂの、中性子センス部１５を除く領域のほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。ｐ⁺⁺型コンタクト領域３６ｂは、メイン半導体素子１１と同様に、設けられていなくてもよい。すべてのゲート電極３９ｂは、ゲートランナーを介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。すべてのゲート電極３９ｂは、層間絶縁膜４０に覆われている。

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。

バリアメタル４６ｂの表面全面に、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、メイン半導体素子１１の端子ピン４８ａよりも小さい直径を有する丸棒状の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。

電流センス部１２のすべてのｐ型領域（ｐ型ベース領域３４ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、第１，２ｐ⁺型領域６１ｂ，６２ｂ）は、メイン半導体素子１１のｐ型領域と同様にボロンを含んでいない。電流センス部１２のゲート電極３９ｂ、層間絶縁膜４０、めっき膜４７ｂ、および、端子ピン４８ｂの表面めっき膜は、それぞれ、メイン半導体素子１１のゲート電極３９ａ、層間絶縁膜４０、めっき膜４７ａ、および端子ピン４８ａの表面めっき膜と同様に同じ材料で形成されている。

メイン有効領域１ａのｐ型ベース領域３４ａ、センス有効領域１２ａのｐ型ベース領域３４ｂ、および、中性子センス部１５の後述するｐ型ベース領域３４ｆ（図４）は、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、ｎ^-型ドリフト領域３２とのｐｎ接合により、活性領域１とエッジ終端領域２とを電気的に分離するフローティングのｐ型領域である。

温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである（図４）。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１、電流センス部１２および中性子センス部１５と電気的に絶縁されている。

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜８３の第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。

ｐ型ポリシリコン層８１は、ボロンを含まないポリシリコン層であり、例えばｐ型ドーパントとしてボロン以外のｐ型不純物（例えばアルミニウム）がドープされている。または、中性子センス部１５に¹⁰Ｂが含まれる場合、ｐ型ポリシリコン層８１は、¹⁰Ｂよりも中性子吸収捕獲断面積の低い例えば¹¹Ｂドープのポリシリコン層であってもよい。温度センス部１３の層間絶縁膜４０，８３、めっき膜４７ｃ，４７ｄ、および、端子ピン４８ｃ，４８ｄの表面めっき膜は、それぞれ、メイン半導体素子１１の層間絶縁膜４０、めっき膜４７ａ、および、端子ピン４８ａの表面めっき膜と同じ材料で形成されている。

メイン無効領域１ｂには、電流センス部１２、温度センス部１３および後述する中性子センス部１５の他に、ゲートパッド部１４が設けられている。ゲートパッド部１４は、メイン半導体素子１１のゲートパッド２１ｂ（図１参照）が設けられた領域である（図３）。ゲートパッド部１４に、メイン有効領域１ａからメイン半導体素子１１のＭＯＳゲートが延在していてもよい。ゲートパッド部１４における半導体基板１０のおもて面全面が層間絶縁膜４０で覆われている。

ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂと層間絶縁膜４０との間にバリアメタル４６ｅが設けられていてもよい。符号４２ｅ～４５ｅは、それぞれバリアメタル４６ｅを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｅが接合されている。

端子ピン４８ｅは、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｅは、ゲートパッド２１ｂの電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｅ，４９ｅ，５０ｅは、それぞれゲートパッド２１ｂ上の配線構造を構成するめっき膜および第１，２保護膜である。ゲートパッド部１４の層間絶縁膜４０、めっき膜４７ｅ、および、端子ピン４８ｅの表面めっき膜は、それぞれ、メイン半導体素子１１の層間絶縁膜４０、めっき膜４７ａ、および、端子ピン４８ａの表面めっき膜と同じ材料で形成されている。

中性子センス部１５は、メイン無効領域１ｂにおいて半導体基板１０のおもて面側に、メイン半導体素子１１のＭＯＳゲートと同じ構成のｐ型ベース領域３４ｆ、ｎ⁺型ソース領域３５ｆ、ｐ⁺⁺型コンタクト領域３６ｆ、トレンチ３７ｆ、ゲート絶縁膜３８ｆおよびゲート電極３９ｆで構成されたＭＯＳゲートを有する。ｐ型ベース領域３４ｆは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａおよび電流センス部１２のｐ型ベース領域３４ｂと分離されている。

中性子センス部１５は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｆおよび第１，２ｐ⁺型領域６１ｆ，６２ｆを有していてもよい。ｐ⁺⁺型コンタクト領域３６ｆは、メイン半導体素子１１と同様に、設けられていなくてもよい。すべてのゲート電極３９ｆは、ゲートランナーを介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。すべてのゲート電極３９ｆは、層間絶縁膜６０に覆われている。層間絶縁膜６０には、ｎ⁺型ソース領域３５ｆおよびｐ⁺⁺型コンタクト領域３６ｆを露出する第５コンタクトホール６０ａが設けられている。

中性子センス部１５において半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｆおよびバリアメタル４６ｆが設けられている。符号４２ｆ～４５ｆは、それぞれバリアメタル４６ｆを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。ＮｉＳｉ膜４１ｆは、第５コンタクトホール６０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｆおよびｐ⁺⁺型コンタクト領域３６ｆに電気的に接続されている。

ｐ⁺⁺型コンタクト領域３６ｆが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｆに代えて、ｐ型ベース領域３４ｆが第５コンタクトホール６０ａに露出され、ＮｉＳｉ膜４１ｆに電気的に接続される。バリアメタル４６ｆの表面全面に、ソースパッド２４が設けられている。ソースパッド２４は、バリアメタル４６ｆおよびＮｉＳｉ膜４１ｆを介してｎ⁺型ソース領域３５ｆおよびｐ型ベース領域３４ｆに電気的に接続されている。ソースパッド２４は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。

ソースパッド２４、バリアメタル４６ｆおよびＮｉＳｉ膜４１ｆは、中性子センス部１５のソース電極として機能する。ソースパッド２４上に、めっき膜４７ｆおよびはんだ層（不図示）を介して、端子ピン４８ｆが接合されている。端子ピン４８ｆは、メイン半導体素子１１の端子ピン４８ａよりも小さい直径を有する丸棒状の配線部材である。端子ピン４８ｆは、例えばソースパッド２４の電位を外部に取り出す外部接続用端子である。符号４７ｆ，４９ｆ，５０ｆは、それぞれソースパッド２４上の配線構造を構成するめっき膜および第１，２保護膜である。

中性子センス部１５がメイン半導体素子１１と異なる点は、次の３点である。１つ目の相違点は、上述したように、ゲート電極３９ｆ、層間絶縁膜６０、めっき膜４７ｆ、および、端子ピン４８ｆの表面めっき膜（不図示）の少なくとも一つが中性子センス部１５以外の半導体素子に含まれる元素よりも中性子吸収捕獲断面積の高い元素（ボロンまたは¹⁰Ｂ）を含んでいる点である。ソースパッド２４上の配線構造は、めっき膜４７ｆ、および、端子ピン４８ｆの表面めっき膜の材料が異なる以外はソースパッド２１ａ上の配線構造と同じである。

具体的には、ゲート電極３９ｆは、ボロンまたは¹⁰Ｂを含んだポリシリコン層である。層間絶縁膜６０は、ＢＰＳＧもしくはＢＳＧ、または、¹⁰ＢＰＳＧ（Ｂｏｒｏｎ－１０ ｄｏｐｅｄ ＰＳＧ）もしくは¹⁰ＢＳＧ（Ｂｏｒｏｎ－１０ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）である。めっき膜４７ｆは、ニッケル（Ｎｉ）－ボロン（Ｂ）めっき膜、または、¹⁰Ｂを含むＮｉ－¹⁰Ｂめっき膜である。端子ピン４８ｆの表面めっき膜は、Ｎｉ－Ｂめっき膜またはＮｉ－¹⁰Ｂめっき膜である。

２つ目の相違点は、中性子センス部１５のゲート閾値電圧がメイン半導体素子１１のゲート閾値電圧および電流センス部１２のゲート閾値電圧よりも高い点である。３つ目の相違点は、中性子センス部１５のオン抵抗がメイン半導体素子１１のオン抵抗および電流センス部１２のオン抵抗よりも高い点である。中性子センス部１５は、１つ目の相違点を備えることによって中性子センス部１５以外の半導体素子よりも中性子に対する反応感度が高くなっており、特に¹⁰Ｂを含むことで中性子に対する反応感度がさらに高くなる。なお、２つ目および３つ目の相違点は必須ではない。例えば、１つ目の相違点だけある中性子センス部１５として、当該中性子センス部１５を電流センス部１２と兼ねることも可能である。

半導体基板１０に中性子が入射されたとき、中性子センス部１５に含まれるボロン（または¹⁰Ｂ）が中性子を吸収してリチウム（Ｌｉ）に核変換し、かつＨｅ（α線）が生成され放出されるため（例えば上記（１）式または上記（２）式参照）、中性子センス部１５にα線が入射される。このα線を、中性子センス部１５によって上記２つ目または上記３つ目の相違点を利用して後述するように検知することで、半導体基板１０に中性子が入射されたことを判定することができる。

実施の形態１にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート制御部（不図示：例えばメイン半導体素子１１を保護・制御するための回路部として配置）からゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート制御部からゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

また、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２についても、メイン半導体素子１１と同様に、ゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。

このメイン半導体素子１１や電流センス部１２などの、中性子センス部１５以外の半導体素子は、上述したようにボロンを含んでいないか、または中性子センス部１５に含まれる元素（例えば¹⁰Ｂ）よりも中性子吸収捕獲断面積の低い元素（例えば¹¹Ｂ）を含んでいる。中性子センス部１５以外の半導体素子に中性子が入射されると、半導体素子に含まれる元素の中性子吸収捕獲断面積に応じて、中性子の核反応が所定の割合で起こってα線が生成され、当該α線の入射箇所で半導体素子の劣化や破壊が生じる。

一方、中性子センス部１５は、ボロンまたは¹⁰Ｂが積極的に導入されていることで、同一の半導体基板１０に作製される他の半導体素子よりも中性子に対する反応感度が高くなっている。このため、半導体基板１０において中性子センス部１５の形成領域に、中性子センス部１５以外の半導体素子の形成領域と比べて高い割合でボロン（または¹⁰Ｂ）と中性子との核反応が起こり、中性子センス部１５に高い割合で当該中性子の核反応により生成されたα線が入射される。

したがって、上述したように、中性子センス部１５のゲート閾値電圧を、メイン半導体素子１１のゲート閾値電圧および電流センス部１２のゲート閾値電圧よりも高い設定にする。もしくは、中性子センス部１５のオン抵抗を、メイン半導体素子１１のオン抵抗および電流センス部１２のオン抵抗よりも高い設定にする。または、中性子センス部１５は、これら両方の設定を満たす。このように、中性子センス部１５は、メイン半導体素子１１および電流センス部１２の正常動作時に動作しない程度に高抵抗に設定される。

このように他の半導体素子の正常動作時に動作しない中性子センス部１５の電気的特性の変化量を監視することで、中性子を要因として問題が生じたことを容易に確認することができる。このため、中性子センス部１５は、ソース電極（ソースパッド２４）に対して正の電圧（順方向電圧）をドレイン電極５１に印加した状態で、ゲート電極３９ｆをオープン（開放）にしてオンしない状態とするか、またはゲート電極３９ｆに負の電圧を印加して電流を流さない状態としておくことで、オフ状態を維持しておく。

中性子に起因して生成されたα線の入射箇所において半導体基板１０の内部に、電荷（ホール・エレクトロンペア（ｅ⁺ｅ^-））が発生する。中性子センス部１５に含まれるボロン（または¹⁰Ｂ）と中性子との核反応により生成されたα線は中性子センス部１５の形成領域において半導体基板１０に入射されるため、中性子センス部１５の形成領域において半導体基板１０の内部に電荷が発生する。このとき、α線の入射により発生した電荷の電子（エレクトロン（ｅ^-））が中性子センス部１５のゲート絶縁膜３８ｆに蓄積される。

ソース・ドレイン間に順方向電圧を印加した中性子センス部１５のゲート絶縁膜３８ｆに電子が蓄積されると、ｐ型ベース領域３４ｆのゲート絶縁膜３８ｆに沿った部分にチャネル（ｎ型の反転層）が形成されてオン状態となったり、ドレイン・ソース間に電流が流れやすくなる。このため、中性子センス部１５のゲート印加電圧の変化量や、中性子センス部１５やメイン半導体素子１１のドレイン・ソース間に流れる電流の変化量により、α線の入射の有無を検知することができる。

具体的には、中性子センス部１５のゲート印加電圧の変化量を用いる場合（以下、第１検知方法とする）、例えば、外部電源による図示省略するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）を用いて、中性子センス部１５のゲート印加電圧を監視する。そして、中性子センス部１５のゲート印加電圧が低くなり、当該ゲート印加電圧の実測値と中性子センス部１５の予め取得したゲート閾値電圧（基準値）との差分（変化量）により、中性子の入射の有無を検知することができる。

ドレイン・ソース間のドリフト電流の変化量を用いる場合、次の２つの方法（以下、第２，３検知方法とする）が挙げられる。第２検知方法においては、例えば、外部電源による図示省略するＩＣを用いて、中性子センス部１５のオン抵抗を監視する。そして、中性子センス部１５のオン抵抗が小さくなり、中性子センス部１５のオン抵抗の実測値と予め取得したオン抵抗の基準値（設計値）と、の差分（変化量）により、中性子の入射の有無を検知することができる。

第３検知方法においては、例えば、外部電源による図示省略するＩＣを用いて、メイン半導体素子１１のソース電極（ソースパッド２１ａ）と接地点との間に抵抗体を接続し、オン状態のメイン半導体素子１１のドレイン・ソース間電流が当該抵抗体（不図示）を流れた時に生じる電圧降下を監視する。そして、当該抵抗体での電圧降下が大きくなり、その抵抗体での電圧降下の実測値と、予め取得したメイン半導体素子１１の通常動作時のドレイン・ソース間電流による当該抵抗体での電圧降下の基準値と、の差分（変化量）により、中性子の入射の有無を検知することができる。

中性子センス部１５のドレイン・ソース間のリーク電流の変化量を用いる場合（以下、第４検知方法とする）、α線の入射により発生した電荷の正孔（ホール（ｅ⁺））により、オフ状態の中性子センス部１５において、アバランシェ降伏の発生箇所からソースパッド２４へ向かって流れ込む正孔電流（以下、リーク電流とする）が増加する。このリーク電流量と、予め取得したα線の悪影響のない通常のアバランシェ降伏によるリーク電流量（基準値）と、の差分（変化量）により、中性子の入射の有無を検知することができる。

例えばメイン半導体素子１１をインバータ用デバイスとして用いる場合、メイン半導体素子１１はインバータ動作時に高電圧および大電流の条件でスイッチングされる。メイン半導体素子１１のターンオフ時、ｎ^-型ドリフト領域３２内には空乏層が広がっている。ｎ^-型ドリフト領域３２に空乏層が広がっているときに、ｎ^-型ドリフト領域３２にα線が照射されると、ｎ^-型ドリフト領域３２内に過剰に電荷（ホール・エレクトロンペア（ｅ⁺ｅ^-））が発生し、アバランシェ降伏によるリーク電流が増加する。

シリコンを構成材料とする半導体装置では、２００℃以上の高温動作になると自身に流れるリーク電流で寄生素子がオンして破壊に至る。それに対して、炭化珪素を構成材料とする半導体装置においては、上述したようにシリコンと比べて炭化珪素のバンドギャップが約３倍広いため、４００℃程度までリーク電流が増加しない。このため、炭化珪素を構成材料とする半導体装置に上記第４検知方法を適用することで、シリコンを構成材料とする半導体装置よりもリーク電流の変化量を精度よく検知することができる。

上記第１～４検知方法のいずれの方法を用いた場合においても、実測値との比較データ（基準値）を予め取得して記憶手段（不図示）に記憶させておく。そして、判定部（不図示：例えばメイン半導体素子１１を保護・制御するための回路部として配置）によって、実測値を読み込んで、記憶手段に予め記憶させた基準値と比較する。実測値と基準値との差分（変化量）が許容範囲を超えたときに、判定部によって、半導体基板１０に中性子に起因して生成されたα線が入射されたと判定してアラームを発生させて、ゲート制御部によるメイン半導体素子へのゲート電圧の供給を停止してメイン半導体素子１１の動作を停止させる。また、中性子センス部１５を電流センス部１２と兼ねる場合、電流センス部１２の破壊を検知した場合に中性子が入射したものと判断し、メイン半導体素子１１の動作を停止されればよい。

中性子センス部１５の検知結果に基づいてメイン半導体素子１１の動作を停止させることで、半導体基板１０に作製されたすべての半導体素子や、当該半導体基板１０を実装した半導体装置ユニットを中性子から保護することができる。または、上述したように他の半導体素子よりも中性子に対する反応感度が高い中性子センス部１５が破壊に至った場合に、メイン半導体素子１１の破壊の原因がメイン半導体素子１１の構造上の問題によるものではなく、中性子によるものと瞬時に判断することができる。

なお、本実施の形態で説明した差分の算出処理は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラム等は、ハードディスク、フレキシブルディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図５～１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図５～１０には、メイン半導体素子１１のみを示すが、同一の半導体基板１０に作製されるすべての半導体素子（図１～５を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。

まず、図５に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

次に、図６に示すように、フォトリソグラフィおよびボロン（Ｂ）以外の例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば、第１方向Ｘに交互に繰り返し配置され、第２方向Ｙにストライプ状に延在する（横方向：図２～４参照）。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成される。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

次に、図７に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

次に、フォトリソグラフィおよびボロン以外の例えばＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

次に、図８に示すように、ｎ^-型炭化珪素層７２上に、ボロン以外の例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

次に、フォトリソグラフィおよびリン（Ｐ）等のｎ型不純物のイオン注入により、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａを選択的に形成する。次に、フォトリソグラフィおよびボロン以外の例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｐ⁺⁺型コンタクト領域３６ａを選択的に形成する。

メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域の全面にｎ⁺型ソース領域３５ａを形成し、ｎ⁺型ソース領域３５ａの一部をｐ型にしてｐ⁺⁺型コンタクト領域３６ａとしてもよい。ｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａとｎ^-型炭化珪素層７２との間の部分がｐ型ベース領域３４ａとなる。ｎ⁺型ソース領域３５ａとｐ⁺⁺型コンタクト領域３６ａとの形成順序を入れ替えてもよい。

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

また、電流センス部１２、中性子センス部１５、過電圧保護部（不図示）および演算回路部（不図示）等の各拡散領域を、メイン半導体素子１１の拡散領域と同じ不純物濃度や深さの拡散領域と同時に形成する。したがって、メイン半導体素子１１の拡散領域と同時に、メイン半導体素子１１と同一構成の単位セルを備えた電流センス部１２および中性子センス部１５の各拡散領域が形成される。

メイン半導体素子１１、電流センス部１２および中性子センス部１５は、それぞれ、半導体基板１０のおもて面の表面領域に互いに離れて形成された島状のｐ型ベース領域３４ａ，３４ｂ，３４ｆに配置する。メイン半導体素子１１、電流センス部１２および中性子センス部１５は、それぞれ、ｐ型ベース領域３４ａ，３４ｂ，３４ｆとｎ^-型ドリフト領域３２とのｐｎ接合により互いに分離される。

次に、図９に示すように、フォトリソグラフィおよびエッチングにより、メイン有効領域１ａにおいて、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、第１ｐ⁺型領域６１ａの内部で終端するトレンチ３７ａを形成する。

次に、図１０に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に、ボロン以外のｐ型不純物がドープされたポリシリコン層、またはリン等のｎ型不純物がドープされたポリシリコン層を堆積する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。

また、メイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａとそれぞれ同時に、メイン無効領域１ｂのセンス有効領域１２ａに、電流センス部１２のトレンチ３７ｂ、ゲート絶縁膜３８ｂおよびゲート電極３９ｂを形成する。過電圧保護部および演算回路部等のトレンチ、絶縁膜およびポリシリコン層を、それぞれ、メイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成してもよい。

次に、フォトリソグラフィおよびエッチングにより、メイン無効領域１ｂにおいて、半導体基板１０のおもて面からｎ⁺型ソース領域３５ｆおよびｐ型ベース領域３４ｆを貫通してｎ型電流拡散領域３３ｆに達し、第１ｐ⁺型領域６１ｆの内部で終端するトレンチ３７ｆを形成する。次に、例えばメイン半導体素子１１のゲート絶縁膜３８ａの形成と同様の方法で、半導体基板１０のおもて面およびトレンチ３７ｆの内壁に沿ってゲート絶縁膜３８ｆを形成する。

次に、一般的な原料ガスに¹¹Ｂまたは¹⁰Ｂを添加したガスを用いて、トレンチ３７ｆの内部に埋め込むように、半導体基板１０のおもて面に、ボロンドープまたは¹⁰Ｂドープのポリシリコン層を堆積する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ｆとなる部分のみをトレンチ３７ｆの内部に残す。

メイン無効領域１ｂの、中性子センス部１５の形成領域を除く部分において、半導体基板１０のおもて面全面に、ボロンを含まない層間絶縁膜４０を形成する。次に、メイン無効領域１ｂの、中性子センス部１５の形成領域において、半導体基板１０のおもて面全面に、ボロンまたは¹⁰Ｂを含んだ層間絶縁膜６０を形成する。温度センス部１３は、所定のタイミングで層間絶縁膜４０上にｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２（図４参照）を形成して、層間絶縁膜８３で覆えばよい。

次に、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１～４コンタクトホール４０ａ，４０ｂ，８３ａ，８３ｂを形成する。次に、深さ方向Ｚに層間絶縁膜６０およびゲート絶縁膜３８ｆを貫通する第５コンタクトホール６０ａを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。

第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール８３ａ，８３ｂには、それぞれ、温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。第５コンタクトホール６０ａには、それぞれ、中性子センス部１５のｎ⁺型ソース領域３５ｆおよびｐ⁺⁺型コンタクト領域３６ｆを露出させる。次に、熱処理により層間絶縁膜４０，６０，８３を平坦化（リフロー）する。

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時にそれぞれと同じ構成でＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第５コンタクトホール６０ａ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時にそれぞれと同じ構成でＮｉＳｉ膜４１ｆおよびバリアメタル４６ｆを形成する。

また、第２～５コンタクトホール４０ｂ，８３ａ，８３ｂ，６０ａ内のそれぞれに、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびソースパッド２４を形成する。また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｆを選択的に形成し、これら第１保護膜４９ａ～４９ｆの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４を露出させる。次に、一般的なめっき前処理後に、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｅの開口部に露出する部分に、ボロンを含まないめっき膜４７ａ～４７ｅを形成する。

次に、一般的なめっき前処理後に、一般的なめっき処理により、中性子センス部１５のソースパッド２４の、第１保護膜４９ｆの開口部に露出する部分に、ボロンまたは¹⁰Ｂを含んだめっき膜４７ｆを形成する。次に、めっき膜４７ａ～４７ｆを乾燥させるための熱処理（ベーク）を行う。次に、ポリイミドからなる第２保護膜５０ａ～５０ｆを形成し、めっき膜４７ａ～４７ｆと第１保護膜４９ａ～４９ｆとの各境界を覆う。

次に、ポリイミド膜（第１保護膜４９ａ～４９ｆおよび第２保護膜５０ａ～５０ｆ）の強度を向上させるための熱処理（キュア）を行う。次に、めっき膜４７ａ～４７ｅ上に、それぞれ、ボロンを含まない表面めっき膜で覆われた端子ピン４８ａ～４８ｅをはんだ接合する。めっき膜４７ｆ上に、ボロンまたは¹⁰Ｂを含んだ表面めっき膜で覆われた端子ピン４８ｆをはんだ接合する。

その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示す半導体装置２０が完成する。

以上、説明したように、実施の形態１によれば、中性子センス部はメイン半導体素子と同一構成の単位セルを備え、かつゲート電極、層間絶縁膜、めっき膜、および、端子ピンの表面めっき膜の少なくとも一つで、同一の半導体基板に作製された他の半導体素子に含まれる元素よりも中性子吸収捕獲断面積の高い元素（ボロンまたは¹⁰Ｂ）を含んでおり、他の半導体素子よりも中性子に対する反応感度が高くなっている。このため、半導体基板において中性子センス部の形成領域に高い割合でα線が生成され入射される。

また、中性子センス部は、メイン半導体素子およびメイン半導体素子と同一構成の単位セルを備えた電流センス部と比べて、ゲート閾値電圧およびオン抵抗が高く設定されている。それに加えて、中性子センス部は、ソース・ドレイン間に順方向電圧を印加し、かつオフ状態に維持されている。これによって、半導体基板にα線が入射されたときに、中性子センス部がオン状態になったり、メイン半導体素子および電流センス部と比べて中性子センス部のドレイン・ソース間に電流が流れやすくなる。

したがって、中性子センス部のゲート印加電圧の変化量や、中性子センス部やメイン半導体素子のドレイン・ソース間に流れる電流の変化量を監視することにより、α線の入射の有無を検知することができる。そして、中性子センス部によってα線の入射を検知した場合に、メイン半導体素子の動作を停止させることで、α線を原因としてメイン半導体素子の破壊が生じることを防止することができる。このため、宇宙線や二次宇宙線に対する信頼性を向上させることができる。

また、中性子センス部は、上述したように同一の半導体基板に作製された他の半導体素子よりも中性子に対する反応感度が高い。このため、中性子センス部の破壊を確認することで、中性子センス部以外の半導体素子の破壊の原因が当該半導体素子の構造上の問題によるものではなく、中性子によるものであると瞬時に判断することができる。したがって、中性子センス部以外の半導体素子の宇宙線に対する信頼性を向上させることができる。また、半導体素子の破壊の原因を調査するための時間やコストを削減することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１１，１２は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１１，１２に示す実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１参照）と異なる点は、同一の半導体基板１０の活性領域１に、メイン半導体素子１１、電流センス部１２および中性子センス部１５のみを備える点である。

実施の形態２においては、メイン無効領域１ｂにゲートパッド２１ｂ、ＯＣパッド２２および中性子センス部１５の電極パッド（ソースパッド２４）のみが配置されている。このため、メイン半導体素子１１と同一の半導体基板１０に、メイン半導体素子１１を保護・制御するための回路部として、電流センス部１２および中性子センス部１５とともに、電流センス部１２および中性子センス部１５以外の高機能部も配置されている場合と比べて、メイン無効領域１ｂの表面積が小さくなっている。

メイン有効領域１ａ’の平面形状は、例えば略矩形状の平面形状のメイン無効領域１ｂの２辺を囲むＬ字状であってもよい。ゲートパッド２１ｂおよび中性子センス部１５の電極パッドが配置されるメイン無効領域１ｂ’と、ＯＣパッド２２が配置されるメイン無効領域１ｂ’と、が互いに離れて配置されていてもよい（図１２）。この場合、互いに隣り合うメイン無効領域１ｂ’の間の部分１ｃに、メイン半導体素子１１の単位セルが配置されてもよい。

以上、説明したように、実施の形態２によれば、同一の半導体基板の活性領域にメイン半導体素子、電流センス部および中性子センス部のみを備える場合においても、実施の形態１～３と同様の効果を得ることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンを半導体材料とした場合においても本発明を適用可能である。シリコンを半導体材料とした場合、一般的に¹¹Ｂのイオン注入によりｐ型領域が形成されるため、中性子センス部以外の半導体素子は¹⁰Ｂを含まない構成とし、中性子センス部は¹⁰Ｂを含んだ構成とすればよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、ＣＭＯＳ構造の半導体メモリ等の半導体装置を構成する半導体素子や、高電圧や大電流を制御するパワー半導体装置を構成するＭＯＳＦＥＴやＩＧＢＴ、ダイオードなどの半導体素子に有用である。

１ 活性領域
１ａ，１ａ’ メイン有効領域
１ｂ，１ｂ’ メイン無効領域
１ｃ 互いに隣り合うメイン無効領域の間の部分
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
１５ 中性子センス部
２０，２０’ 半導体装置
２１ａ，２４ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ，３３ｆ ｎ型電流拡散領域
３４ａ，３４ｂ，３４ｆ ｐ型ベース領域
３５ａ，３５ｂ，３５ｆ ｎ⁺型ソース領域
３６ａ，３６ｂ，３６ｆ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ，３７ｆ トレンチ
３８ａ，３８ｂ，３８ｆ ゲート絶縁膜
３９ａ，３９ｂ，３９ｆ ゲート電極
４０，６０，８３ 層間絶縁膜
４０ａ，４０ｂ，６０ａ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ，４１ｆ ＮｉＳｉ膜
４２ａ，４２ｂ，４２ｅ，４２ｆ 第１ＴｉＮ膜
４３ａ，４３ｂ，４３ｅ，４３ｆ 第１Ｔｉ膜
４４ａ，４４ｂ，４４ｅ，４４ｆ 第２ＴｉＮ膜
４５ａ，４５ｂ，４５ｅ，４５ｆ 第２Ｔｉ膜
４６ａ，４６ｂ，４６ｅ，４６ｆ バリアメタル
４７ａ～４７ｆ めっき膜
４８ａ～４８ｆ 端子ピン
４９ａ～４９ｆ 第１保護膜
５０ａ～５０ｆ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６１ｆ，６２ａ，６２ｂ，６２ｆ，９１，９３ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９２，９４ ｎ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (17)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板に互いに離れて設けられ、かつ同じセル構造を有する複数の絶縁ゲート型電界効果トランジスタと、
   前記半導体基板の第１主面に、前記絶縁ゲート型電界効果トランジスタごとに設けられ、対応する前記絶縁ゲート型電界効果トランジスタに電気的に接続された複数の電極パッドと、
   前記電極パッドごとに設けられ、対応する前記電極パッドにそれぞれめっき膜を介して接合され当該電極パッドの電位を取り出す複数の端子ピンと、
   前記端子ピンの表面を覆う表面めっき膜と、
   を備え、
   複数の前記絶縁ゲート型電界効果トランジスタの１つは、前記半導体基板に入射された中性子の核反応により生成されるα線を検出する中性子センス部であり、
   前記半導体基板の第１主面と前記電極パッドとの間に、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタを覆う第１層間絶縁膜が設けられ、
   前記半導体基板の第１主面と前記電極パッドとの間に、前記中性子センス部を覆う第２層間絶縁膜が設けられ、
   前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つは、前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタに含まれる元素よりも中性子吸収捕獲断面積の高い元素を含んでいることを特徴とする半導体装置。
2. 前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つはボロンを含んでいることを特徴とする請求項１に記載の半導体装置。
3. 前記中性子センス部のゲート電極、前記第２層間絶縁膜、前記めっき膜、および、前記端子ピンの前記表面めっき膜の少なくとも一つは質量数１０のボロンを含んでいることを特徴とする請求項１に記載の半導体装置。
4. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタは質量数１０のボロンを含んでいないことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタは質量数１１のボロンを含んでいることを特徴とする請求項３に記載の半導体装置。
6. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの前記めっき膜は、ニッケルめっき膜またはニッケル－リンめっき膜であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
7. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの前記端子ピンの前記表面めっき膜はニッケル－リンめっき膜であることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
8. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、主動作を行うメイン半導体素子であり、
   前記中性子センス部のゲート閾値電圧は、前記メイン半導体素子のゲート閾値電圧よりも高いことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
9. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、主動作を行うメイン半導体素子であり、
   前記中性子センス部のオン抵抗は、前記メイン半導体素子のオン抵抗よりも高いことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
10. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、前記メイン半導体素子に流れる過電流を検出する電流センス部であり、
    前記中性子センス部のゲート閾値電圧は、前記電流センス部のゲート閾値電圧よりも高いことを特徴とする請求項８または９に記載の半導体装置。
11. 前記中性子センス部以外の前記絶縁ゲート型電界効果トランジスタの一つは、前記メイン半導体素子に流れる過電流を検出する電流センス部であり、
    前記中性子センス部のオン抵抗は、前記電流センス部のオン抵抗よりも高いことを特徴とする請求項８または９に記載の半導体装置。
12. 前記中性子センス部は、順方向電圧が印加され、かつオフ状態に維持されていることを特徴とする請求項８～１１のいずれか一つに記載の半導体装置。
13. 前記半導体基板に前記α線が入射されたか否かを判定する判定部と、
    前記メイン半導体素子にゲート電圧を供給するゲート制御部と、
    をさらに備え、
    前記判定部によって前記半導体基板に前記α線が入射されたと判定されたときに、前記ゲート制御部による前記メイン半導体素子へのゲート電圧の供給を停止することを特徴とする請求項８～１２のいずれか一つに記載の半導体装置。
14. 前記判定部は、前記中性子センス部がオン状態となったときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする請求項１３に記載の半導体装置。
15. 前記判定部は、前記中性子センス部に印加されるゲート電圧とゲート閾値電圧との差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする請求項１３に記載の半導体装置。
16. 前記判定部は、オフ状態の前記中性子センス部のドレイン・ソース間に流れるリーク電流量と、予め取得したリーク電流量の基準値と、の差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする請求項１３に記載の半導体装置。
17. 前記判定部は、オン状態の前記メイン半導体素子のドレイン・ソース間に流れる電流量と、予め取得した通常オン動作時に前記メイン半導体素子のドレイン・ソース間に流れる電流量の基準値と、の差分が許容範囲を超えたときに、前記半導体基板に前記α線が入射されたと判定することを特徴とする請求項１３に記載の半導体装置。

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