JPWO2019069580A1 - 半導体装置 - Google Patents

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Abstract

活性領域(1)の有効領域(1a)に、メイン半導体素子(11)およびそのソースパッド(21a)が配置されている。活性領域(1)の、有効領域(1a)以外の無効領域は、メイン半導体素子(11)のゲートパッド(21b)と、その他の電極パッド(22,23a,23b,24)と、を配置した高機能領域(3)である。電極パッド(22,23a,23b,24)と、エッジ終端領域(2)と、の間は、少なくともメイン半導体素子(11)の1つの単位セルの幅分の間隔(d1)だけ離れている。高機能領域(3)の、エッジ終端領域(2)との境界において、半導体基板(10)のおもて面上には、引き抜き電極(25)が設けられている。引き抜き電極(25)は、メイン半導体素子(11)のオフ時にエッジ終端領域(2)から高機能領域(3)へ流れ込む変位電流を引き抜く機能を有する。これによって、エッジ終端領域(2)での破壊を抑制することができる。

Description

この発明は、半導体装置に関する。
シリコン(Si)よりもバンドギャップの広い半導体(以下、ワイドバンドギャップ半導体とする)は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属−酸化膜−半導体の3層構造からなる絶縁ゲートを備えたMOS型電界効果トランジスタ)においてトレンチゲート構造が採用されている。
トレンチゲート構造では、半導体基板(半導体チップ)のおもて面に形成したトレンチ内にMOSゲートを埋め込んだMOSゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル(反転層)が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル(素子の構成単位)密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にMOSゲートを設けたMOSゲート構造である。
また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
さらに信頼性を向上させるために、メイン半導体素子である縦型MOSFETと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている(例えば、下記特許文献1参照。)。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧(耐電圧)を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素(SiC)を用いた場合を例に説明する。図11は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図11には、各電極パッドのレイアウトを示す。図11に示す従来の半導体装置は、メイン半導体素子である縦型のMOSFET111と同一の半導体基板110に、電流センス部112、温度センス部113および過電圧保護部114を有する。MOSFET111の単位セル(不図示)は、活性領域101に設けられている。活性領域101において、半導体基板110のおもて面には、MOSFET111のソースパッド(電極パッド)121aが設けられている。
活性領域101は、周囲をエッジ終端領域102に囲まれている。活性領域101には、エッジ終端領域102に隣接して、高機能領域103が設けられている。高機能領域103には、電流センス部112、温度センス部113および過電圧保護部114が設けられている。また、高機能領域103において、電流センス部112以外の部分は、MOSFET111の単位セルに隣接してMOSFET111の単位セルのn+型ソース領域以外の各部(不図示)が設けられているか、MOSFET111の隣接する単位セルからp型ベース領域(不図示)のみが延在している。すなわち、高機能領域103は、MOSゲートとして機能しない無効領域である。
高機能領域103において、半導体基板110のおもて面には、MOSFET111のソースパッド121aと離して、MOSFET111のゲートパッド(電極パッド)121b、電流センス部112の電極パッド122、温度センス部113の電極パッド(アノードパッド、カソードパッド)123a,123b、および過電圧保護部114の電極パッド124が設けられている。これら電極パッド121b,122,123a,123b,124は、活性領域101とエッジ終端領域102との境界に沿って設けられている。すべての電極パッド121b,122,123a,123b,124は、エッジ終端領域102に隣接している。
特開2017−079324号公報
上述した従来の半導体装置(図11参照)では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域102の幅w101を1/5倍〜1/2倍程度狭くすることができる。かつエッジ終端領域102の厚さ(半導体基板110の厚さ)を1/2倍以上薄くすることができる。このため、エッジ終端領域102の幅w101を狭くしたり、エッジ終端領域102の厚さを薄くすることで、MOSFET111の低オン抵抗(RonA)化が可能である。
しかしながら、エッジ終端領域102の幅w101を狭くしたり、エッジ終端領域102の厚さを薄くすることで、MOSFET111のオフ時にp型ベース領域とn-型ドリフト領域とのpn接合(不図示)からチップ端部側へ半導体基板110のおもて面に平行な方向(横方向)に伸びる空乏層の容量(pn接合容量)が減少する。このため、MOSFET111のスイッチング時(特にMOSFET111のオフ時)に例えばサージ等のノイズにより微小時間でドレイン−ソース間電圧が変化(以下、dv/dtサージとする)すると、pn接合容量に流れる変位電流が著しく大きくなる。具体的には、pn接合容量の充放電時に流れる変位電流の電流値は、半導体材料としてシリコンを用いる場合の電流値の、エッジ終端領域102を減少させた体積倍となる。
MOSFET111のオフ時、変位電流は、エッジ終端領域102から活性領域101へ向かって流れ、活性領域101および高機能領域103のp型ベース領域からソース電極へと引き抜かれる。高機能領域103は、n+型ソース領域等が配置されていないことで、活性領域101の他の部分よりもp型ベース領域の面積が多くなっている。このため、特に、高機能領域103に変位電流が集中するが、高機能領域103では、上述したようにゲートパッド121bおよび電極パッド122,123a,123bがエッジ終端領域102との境界103aに隣接して配置されていることで、変位電流が引き抜かれない。このため、変位電流が集中することにより、エッジ終端領域102の、高機能領域103との境界103a付近で素子が破壊に至る虞がある。
この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域での破壊を抑制することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第1導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。前記活性領域において、前記半導体基板の第1主面側の表面層に、第1の第2導電型領域が設けられている。前記活性領域において、前記半導体基板の第1主面側の表面層に、前記第1の第2導電型領域と離して、第2の第2導電型領域が設けられている。第1絶縁ゲート型電界効果トランジスタは、前記第1の第2導電型領域をベース領域とする。前記第2の第2導電型領域に、前記第1絶縁ゲート型電界効果トランジスタを保護または制御するための1つ以上の回路部が設けられている。前記半導体基板の第1主面に、前記第1絶縁ゲート型電界効果トランジスタのソースパッドが設けられている。前記ソースパッドは、前記第1の第2導電型領域に電気的に接続されている。前記半導体基板の第1主面に、前記終端領域と離して、前記回路部の1つ以上の電極パッドが設けられている。前記第2の第2導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記ソースパッドの電位に固定されている。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第1主面において前記電極パッドと前記終端領域との間に、前記電極パッドと離して設けられ、前記ソースパッドの電位に固定された第1電極をさらに備える。前記第2の第2導電型領域は、前記第1電極を介して前記ソースパッドの電位に固定されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、2つ以上設けられている。前記第2の第2導電型領域および前記第1電極は、隣り合う前記電極パッド間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域の、前記終端領域との境界に設けられ、前記回路部および前記電極パッドが配置された高機能領域をさらに備える。前記第2の第2導電型領域は、前記高機能領域において、前記半導体基板の第1主面側の表面層の全域に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに第1,2トレンチおよび第1,2ゲート電極を有する。前記第1絶縁ゲート型電界効果トランジスタは、前記第1の第2導電型領域、第1導電型領域、前記第1トレンチ、前記第1ゲート電極、前記ソースパッドおよび第2電極を有する。前記第1導電型領域は、前記半導体基板の、前記第1の第2導電型領域および前記第2の第2導電型領域以外の部分である。前記第1トレンチは、前記第1の第2導電型領域を深さ方向に貫通して前記第1導電型領域に達する。前記第1ゲート電極は、前記第1トレンチの内部に第1ゲート絶縁膜を介して設けられている。前記ソースパッドは、前記第1導電型領域および前記第1の第2導電型領域に電気的に接続されている。前記第2電極は、前記半導体基板の第2主面に設けられている。前記第2トレンチは、前記第2の第2導電型領域を深さ方向に貫通して前記第1導電型領域に達する。前記第2ゲート電極は、前記第2トレンチの内部に第2ゲート絶縁膜を介して設けられている。前記第2トレンチ、前記第2ゲート絶縁膜および前記第2ゲート電極は、それぞれ前記第1トレンチ、前記第1ゲート絶縁膜および前記第1ゲート電極と同じ構成を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、2つ以上設けられている。前記第1の第2導電型領域は、隣り合う前記電極パッド間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、前記第1絶縁ゲート型電界効果トランジスタに流れる過電流を検出する第2絶縁ゲート型電界効果トランジスタであり、前記第1絶縁ゲート型電界効果トランジスタと同じ構成を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、前記第1絶縁ゲート型電界効果トランジスタの温度を検出するダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、過電圧から前記第1絶縁ゲート型電界効果トランジスタを保護するダイオードであることを特徴とする。
上述した発明によれば、前記第1絶縁ゲート型電界効果トランジスタを保護または制御するための1つ以上の回路部の電極パッドとエッジ終端領域との境界に変位電流が集中することを抑制することができる。
本発明にかかる半導体装置によれば、エッジ終端領域での破壊を抑制することができるという効果を奏する。
図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図2は、図1の切断線XY−XY’における断面構造を示す断面図である。 図3は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図4は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図5は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図6は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図7は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図8は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。 図9は、実施の形態2にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図10は、実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図11は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
(実施の形態1)
実施の形態1にかかる半導体装置は、シリコン(Si)よりもバンドギャップが広い半導体(ワイドバンドギャップ半導体とする)を用いて構成される。この実施の形態1にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いた場合を例に説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図1には、半導体基板(半導体チップ)10に配置された各素子の電極パッドのレイアウトを示す。
図1に示す実施の形態1にかかる半導体装置は、炭化珪素からなる同一の半導体基板10に、メイン半導体素子11と、メイン半導体素子11を保護・制御するための回路部としては例えば電流センス部12、温度センス部13、過電圧保護部14および演算回路部(不図示)等の高機能部と、を有する。メイン半導体素子11は、オン状態で縦方向(半導体基板10の深さ方向Z)にドリフト電流が流れる縦型MOSFETであり、隣接して配置された複数の単位セル(機能単位:不図示)で構成され、主動作を行う。
メイン半導体素子11は、活性領域1の有効領域(MOSゲートとして機能する領域)1aに設けられている。活性領域1の有効領域1aは、メイン半導体素子11のオン時に主電流が流れる領域であり、周囲をエッジ終端領域2に囲まれている。活性領域1の有効領域1aにおいて、半導体基板10のおもて面上には、メイン半導体素子11のソースパッド(電極パッド)21aが設けられている。ソースパッド21aは、例えば矩形状の平面形状を有し、例えば活性領域1の有効領域1aの略全面を覆う。図1には、ソースパッド21aをSと示す(図9,10においても同様)。
エッジ終端領域2は、活性領域1とチップ(半導体基板10)側面との間の領域であり、半導体基板10のおもて面側の電界を緩和して耐圧(耐電圧)を保持するための領域である。エッジ終端領域2には、例えばガードリングや接合終端(JTE:Junction Termination Extension)構造を構成するp型領域や、フィールドプレート、リサーフ等の耐圧構造(不図示)が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域2の幅w1は、例えば50μm程度であってもよい。
また、活性領域1には、エッジ終端領域2に隣接して、高機能領域3が設けられている。高機能領域3は、例えば略矩形状の平面形状を有する。高機能領域3には、電流センス部12、温度センス部13、過電圧保護部14および演算回路部(不図示)等の高機能部が設けられている。図1には、高機能部として電流センス部12、温度センス部13および過電圧保護部14を図示するが、高機能領域3に電流センス部12、温度センス部13および過電圧保護部14以外の他の高機能部が配置されていてもよい。
電流センス部12は、メイン半導体素子11に流れる過電流(OC:Over Current)を検出する機能を有する。電流センス部12は、メイン半導体素子11と同一構成の単位セルを数個程度備えた縦型MOSFETである。温度センス部13は、ダイオードの温度特性を利用してメイン半導体素子11の温度を検出する機能を有する。過電圧保護部14は、例えばサージ等の過電圧(OV:Over Voltage)からメイン半導体素子11を保護するダイオードである。
演算回路部は、電流センス部12、温度センス部13および過電圧保護部14を制御し、これらの出力信号に基づいてメイン半導体素子11を制御する。高機能領域3の、電流センス部12および演算回路部以外の部分には、メイン半導体素子11の単位セルと同じ構成を備えたMOSFETのn+型ソース領域以外の各部(後述するp型ベース領域34b(図2参照)、ゲート絶縁膜38bおよびゲート電極39b)が設けられているか、p型ベース領域34bのみが設けられている。すなわち、高機能領域3は、活性領域1の無効領域(MOSゲートとして機能しない領域)1bである。
p型ベース領域34bは、高機能領域3の全域に設けられており、高機能領域3とエッジ終端領域2との境界にまで達する。p型ベース領域34bは、後述するようにメイン半導体素子11のp型ベース領域34a(図2参照)と離して配置されている。高機能領域3の、電流センス部12および演算回路部以外の部分は、メイン半導体素子11の単位セルに隣接して、メイン半導体素子11の単位セルと同じ構成のMOSFETのn+型ソース領域以外の各部を設けた構成とすることが好ましい。その理由は、メイン半導体素子11のオフ時に、高機能領域3におけるキャリア密度を、活性領域1の有効領域1aにおけるキャリア密度とほぼ同じ状態にすることができるからである。
また、高機能領域3において、半導体基板10のおもて面上には、活性領域1とエッジ終端領域2との境界(例えば高機能領域3の、有効領域1a側の辺3dに対して反対側の1辺3b)に沿って、かつソースパッド21aおよびエッジ終端領域2と離して、メイン半導体素子11のゲートパッド(電極パッド)21b、電流センス部12の電極パッド22、温度センス部13の電極パッド23a,23b、および過電圧保護部14の電極パッド24が互いに離して設けられている。これら電極パッド21b,22,23a,23b,24は例えば略矩形状の平面形状を有する。
図1には、電極パッド21b,22,23a,23b,24を同一直線上に並列に配置した場合を示すが、その配置は種々変更可能である。図1には、ゲートパッド21b、電流センス部12の電極パッド(以下、OCパッドとする)22、温度センス部13の電極パッド(以下、アノードパッドおよびカソードパッドとする)23a,23b、および過電圧保護部14の電極パッド(以下、OVパッドとする)24を、それぞれG、OC、A、KおよびOVと示す(図9,10においても同様)。ゲートパッド21bは、例えばゲートランナー(不図示)を介して、メイン半導体素子11のすべての単位セルのゲート電極39a(図2参照)と電気的に接続されている。
ゲートパッド21b、OCパッド22、アノードパッド23a、カソードパッド23bおよびOVパッド24と、エッジ終端領域2と、の間は、少なくともメイン半導体素子11の1つの単位セルの幅分の間隔d1だけ離れている。具体的には、ゲートパッド21b、OCパッド22、アノードパッド23a、カソードパッド23bおよびOVパッド24と、エッジ終端領域2と、の間隔d1は、後述するn-型ドリフト領域32およびn型電流拡散領域33aの総厚さ(すなわちn-型炭化珪素層71の厚さt1:図2参照)の例えば5倍以上10倍以下程度である。
また、高機能領域3の、エッジ終端領域2との境界において、半導体基板10のおもて面上には、引き抜き電極25(第1電極ハッチング部分)が設けられている。引き抜き電極25は、高機能領域3の、活性領域1の有効領域1aとの境界には設けられていない。引き抜き電極25およびp型ベース領域34bは、ソースパッド21aの電位(ソース電位)に固定されている。具体的には、引き抜き電極25は、高機能領域3のp型ベース領域34b(図2参照)に電気的に接続されている。引き抜き電極25は、メイン半導体素子11のオフ時にエッジ終端領域2から高機能領域3へ流れ込む変位電流を、p型ベース領域34bを介して引き抜く機能を有する。
引き抜き電極25は、ゲートパッド21b、OCパッド22、アノードパッド23a、カソードパッド23bおよびOVパッド24とエッジ終端領域2との間に、これら電極パッド21a,22,23a,23b,24と離して設けられている。かつ、ゲートパッド21bとエッジ終端領域2との間には、ゲートパッド21bとゲートランナーとを接続するためのコンタクトメタル(以下、ゲートコンタクトメタルとする)を配置する領域(金属電極:不図示)を配置する領域(以下、ゲートコンタクトメタル領域とする)26が1つ以上設けられている。ゲートコンタクトメタル領域26には、引き抜き電極25は設けられていない。
具体的には、引き抜き電極25は、略矩形状の平面形状を有する高機能領域3の、エッジ終端領域2との境界である3辺3a〜3cのうちの、1つ頂点3eを共有する2辺3a,3bに沿った略L字状の平面形状に設けられ、かつ、もう1つの頂点3fを共有する2辺3b,3cに沿った略L字状の平面形状に設けられている。これら高機能領域3の各頂点3e,3fに対向する引き抜き電極25(25a,25b)間に、ゲートコンタクトメタル領域26が設けられている。ゲートコンタクトメタル領域26を2つ以上設ける場合には、引き抜き電極25を3つ以上設ければよい。
引き抜き電極25の幅w11は、例えば10μm程度であってもよい。ゲートランナーは、半導体基板10のおもて面上において引き抜き電極25よりも外側(チップ端部側)に、活性領域1とエッジ終端領域2との境界に沿って設けられ、活性領域1の周囲を囲む。ゲートパッドコンタクトメタルは、ゲートコンタクトメタル領域26において半導体基板10のおもて面上に設けられている。ゲートパッドコンタクトメタルの幅はゲートコンタクトメタル領域26の幅w12よりも狭く、例えば10μm程度であってもよい。ゲートコンタクトメタル領域26の幅w12は、例えば30μm以上50μm以下程度であってもよい。
このように、各電極パッド21a,22,23a,23b,24をエッジ終端領域2と離して高機能領域3に配置し、かつ高機能領域3の、エッジ終端領域2との境界である3辺3a〜3cに沿って引き抜き電極25を設ける。これによって、メイン半導体素子11のオフ時に、高機能領域3の、エッジ終端領域2との境界である3辺3a〜3c側の部分のキャリア密度と、活性領域1の有効領域1aとの境界である1辺3d側の部分のキャリア密度と、を電極パッド21a,22,23a,23b,24に対してほぼ同じ状態にすることができる。
次に、上述したメイン半導体素子11、電流センス部12および温度センス部13の断面構造の一例について説明する。図2は、図1の切断線XY−XY’における断面構造を示す断面図である。図2には、図1の活性領域1の有効領域1aの一部から、高機能領域3の一部(活性領域1の無効領域1bのOCパッド22、カソードパッド23bおよびアノードパッド23aを通って引き抜き電極25)に至る切断線XY−XY’における断面構造を示す。また、メイン半導体素子11の隣接する2つの単位セルのみを示し、当該単位セルのチップ(半導体基板10)中央部側に隣接するメイン半導体素子11の他の単位セルを図示省略する。
メイン半導体素子11は、半導体基板10のおもて面(p型ベース領域34a側の面)側にトレンチゲート構造のMOSゲートを備えた縦型MOSFETである。半導体基板10は、炭化珪素からなるn+型出発基板31上にn-型ドリフト領域32およびp型ベース領域34aとなる各炭化珪素層71,72を順にエピタキシャル成長させてなる。MOSゲートは、p型ベース領域34a、n+型ソース領域35a、p++型コンタクト領域36a、トレンチ37a、ゲート絶縁膜38aおよびゲート電極39aで構成される。
具体的には、トレンチ37aは、半導体基板10のおもて面(p型炭化珪素層72の表面)から深さ方向にp型炭化珪素層72(p型ベース領域34a)を貫通してn-型炭化珪素層71に達する。深さ方向Zとは、半導体基板10のおもて面から裏面へ向かう方向である。トレンチ37aは、例えば、半導体基板10のおもて面に平行で、かつ電極パッド21a,22,23a,23b,24が並ぶ方向(図1参照:以下、第1方向とする)X、または、第1方向Xと直交する方向(以下、第2方向とする)Yに延びるストライプ状に配置されている(不図示)。
トレンチ37aは、例えば、半導体基板10のおもて面側から見てマトリクス状に配置されていてもよい。トレンチ37aの内部には、トレンチ37aの内壁に沿ってゲート絶縁膜38aが設けられ、ゲート絶縁膜38a上にトレンチ37aの内部に埋め込むようにゲート電極39aが設けられている。1つのトレンチ37a内のゲート電極39aと、当該ゲート電極39aを挟んで隣り合うメサ領域(隣り合うトレンチ37a間の領域)と、でメイン半導体素子11の1つの単位セルが構成される。
-型炭化珪素層71のソース側(ソースパッド21a側)の表面層に、p型炭化珪素層72(p型ベース領域34a)に接するようにn型領域(以下、n型電流拡散領域とする)33aが設けられている。n型電流拡散領域33aは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。このn型電流拡散領域33aは、例えば、トレンチ37aの内壁を覆うように、基板おもて面(半導体基板10のおもて面)に平行な方向に一様に設けられている。
n型電流拡散領域33aは、p型ベース領域34aとの界面から、トレンチ37aの底面よりもドレイン側(ドレイン電極51側)に深い位置に達する。n-型炭化珪素層71の、n型電流拡散領域33aおよび後述するn型電流拡散領域33b以外の部分がn-型ドリフト領域32である。n型電流拡散領域33aの内部には、第1,2p+型領域61a,62aがそれぞれ選択的に設けられていてもよい。第1p+領域61aは、トレンチ37aの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ37aの底面コーナー部とは、トレンチ37aの底面と側壁との境界である。
また、第1p+領域61aは、p型ベース領域34aとn型電流拡散領域33aとの界面よりもドレイン側に深い位置に、p型ベース領域34aと離して配置されている。第2p+型領域62aは、隣り合うトレンチ37a間(メサ領域)に、第1p+領域61aおよびトレンチ37aと離して設けられ、かつp型ベース領域34aに接する。第1,2p+型領域61a,62aとn型電流拡散領域33a(またはn-型ドリフト領域32)とのpn接合は、トレンチ37aの底面よりもドレイン側に深い位置に形成されている。
n型電流拡散領域33aを設けずに、第1,2p+型領域61a,62aがn-型ドリフト領域32の内部に設けられていてもよい。第1,2p+型領域61a,62aのドレイン側端部の深さ位置は、第1,2p+型領域61a,62aとn型電流拡散領域33a(またはn-型ドリフト領域32)とのpn接合がトレンチ37aの底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第1,2p+型領域61a,62aにより、トレンチ37aの底面に沿った部分でゲート絶縁膜38aに高電界が印加されることを防止することができる。
p型炭化珪素層72の内部には、互いに接するようにn+型ソース領域35aおよびp++型コンタクト領域36aがそれぞれ選択的に設けられている。n+型ソース領域35aは、トレンチ37aの側壁のゲート絶縁膜38aに接し、トレンチ37aの側壁のゲート絶縁膜38aを介してゲート電極39aに対向する。p型炭化珪素層72の、n+型ソース領域35a、p++型コンタクト領域36a、後述するn+型ソース領域35bおよびp++型コンタクト領域36b、36c以外の部分がp型ベース領域34aである。
層間絶縁膜40は、ゲート電極39aおよび後述する電流センス部12のゲート電極39bを覆うように、半導体基板10のおもて面全面に設けられている。すべてのゲート電極39a,39bは、図示省略する部分でゲートランナー(不図示)を介してゲートパッド21b(図1参照)に電気的に接続されている。層間絶縁膜40には、層間絶縁膜40を深さ方向Zに貫通して基板おもて面に達するコンタクトホール40aが開口されている。
ソースパッド(ソース電極)21aは、コンタクトホール40a内において半導体基板10(n+型ソース領域35aおよびp++型コンタクト領域36a)にオーミック接触し、かつ層間絶縁膜40によりゲート電極39a,39bと電気的に絶縁されている。ソースパッド21aは、例えば、ニッケルシリサイド(NiSi)膜41a、第1窒化チタン(TiN)膜42a、第1チタン(Ti)膜43a、第2TiN膜44a、第2Ti膜45aおよびアルミニウム(Al)合金膜46aを有する。
NiSi膜41aは、コンタクトホール40aにおいて半導体基板10(n+型ソース領域35aおよびp++型コンタクト領域36a)とオーミック接触している。また、NiSi膜41aは、層間絶縁膜40によってゲート電極39aと電気的に絶縁されている。NiSi膜41aは、半導体基板10の、コンタクトホール40aに露出する部分(コンタクトホール40aの底面)上にのみ設けられている。NiSi膜41aに代えて、例えばチタンシリサイド(TiSi)膜が設けられていてもよい。
第1TiN膜42aは、層間絶縁膜40の一部を覆い、深さ方向Zに層間絶縁膜40を介してゲート電極39aに対向する。第1TiN膜42aは、めっき前処理の処理液中に生成された塩(えん)がゲート絶縁膜38aおよびゲート電極39aに侵入することを防止する機能を有する。めっき前処理は、被めっき面(Al合金膜46aの表面)をめっきに適した清浄な状態にするための表面処理であり、後述するめっき膜47aを形成するためのめっき処理前に行う。
第1Ti膜43aは、例えば第1TiN膜42a上にのみ設けられている。第2TiN膜44aは、層間絶縁膜40上から半導体基板10のおもて面上にわたって設けられ、第1Ti膜43aおよびNiSi膜41aを覆う。第2Ti膜45aは、第2TiN膜44a上に設けられている。Al合金膜46aは、コンタクトホール40aを埋め込むように、第2Ti膜45a上に設けられている。第1,2Ti膜43a,45aおよび第2TiN膜44aは、第1TiN膜42aによる機能以外の機能を得るためのバリアメタルである。
Al合金膜46aは、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とする金属膜である。Al合金膜46aは、例えば、アルミニウム−シリコン(Al−Si)膜、アルミニウム−シリコン−銅(Al−Si−Cu)膜またはアルミニウム−銅(Al−Cu)膜であってもよい。Al合金膜46aに代えて、アルミニウム膜を設けてもよい。ソースパッド21a上には、めっき膜47aおよびはんだ層53aを介して、端子ピン48aの一方の端部が接合されている。
端子ピン48aの他方の端部は、半導体基板10のおもて面に対向するように配置された金属バー(不図示)に接合されている。また、端子ピン48aの他方の端部は、半導体チップ(半導体基板10)を実装したケース(不図示)の外側に露出し、外部装置(不図示)と電気的に接続される。すなわち、端子ピン48aは、例えばソースパッド21aの電位を外部に取り出す外部接続用端子となる。端子ピン48aは所定直径を有する丸棒状(円柱状)の配線部材であり、半導体基板10のおもて面に対して略垂直に立てた状態でめっき膜47aにはんだ接合されている。
めっき膜47aは、高温度条件下(例えば200℃〜300℃)においてもソースパッド21aとの密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソースパッド21aの表面のめっき膜47a以外の部分は、第1保護膜49aで覆われている。具体的には、ソースパッド21aを覆うように第1保護膜49aが設けられており、第1保護膜49aの開口部にめっき膜47aおよびはんだ層53aを介して端子ピン48aが接合されている。めっき膜47aと第1保護膜49aとの境界は、第2保護膜50aで覆われている。第1,2保護膜49a,50aは、例えばポリイミド膜である。
ドレイン電極51は、半導体基板10の裏面(n+型ドレイン領域であるn+型出発基板31の裏面)全面にオーミック接触している。ドレイン電極51上には、ドレインパッド(電極パッド)52が設けられている。ドレインパッド52は、金属ベース板(不図示)にはんだ接合され、当該金属ベース板を介して冷却フィン(不図示)のベース部に少なくとも一部が接触している。半導体基板10で発生した熱が、半導体基板10の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板10のおもて面の端子ピン48aを接合した金属バーから放熱される両面冷却構造が構成されている。
高機能領域3の例えば全域にわたって、半導体基板10のおもて面の表面層にp型領域34bが設けられている。高機能領域3のp型領域34bは、電流センス部12のp型ベース領域を兼ねる。高機能領域3のp型領域34bと、活性領域1の有効領域1aのp型ベース領域34aと、の間には、p型炭化珪素層72を深さ方向Zに貫通してn-型炭化珪素層71に達するn-型領域32aが設けられている。
-型領域32aは、活性領域1の有効領域1aと高機能領域3との境界に設けられている。n-型領域32aは、活性領域1の有効領域1a側に設けられていてもよいし、高機能領域3側に設けられていてもよいし、有効領域1aから高機能領域3にまたがって設けられていてもよい。このn-型領域32aにより、高機能領域3のp型領域34bと、活性領域1の有効領域1aのp型ベース領域34aと、が分離されている。
電流センス部12は、上述したようにメイン半導体素子11と同一構成の単位セルを有する縦型MOSFETであり、高機能領域3に設けられている。具体的には、電流センス部12のMOSゲートは、メイン半導体素子11の対応する各部と同様の構成を有するp型領域(以下、p型ベース領域とする)34b、n+型ソース領域35b、p++型コンタクト領域36b、トレンチ37b、ゲート絶縁膜38bおよびゲート電極39bで構成される。
電流センス部12は、メイン半導体素子11と同様に、n型電流拡散領域33bおよび第1,2p+領域61b,62bを有していてもよい。n型電流拡散領域33bおよび第1,2p+領域61b,62bは、n-型領域32aにより、活性領域1の有効領域1aのp型ベース領域34a、n型電流拡散領域33aおよび第1,2p+領域61a,62aと離して配置されている。
電流センス部12の電極パッド(ソース電極)22は、例えば、メイン半導体素子11のソースパッド21aと同様の積層構造および機能を有するNiSi膜41b、第1TiN膜42b、第1Ti膜43b、第2TiN膜44b、第2Ti膜45bおよびAl合金膜46bで構成されている。NiSi膜41bは、コンタクトホール40bにおいて半導体基板10(n+型ソース領域35bおよびp++型コンタクト領域36b)とオーミック接触している。NiSi膜41bは、半導体基板10の、コンタクトホール40bに露出する部分(コンタクトホール40bの底面)上にのみ設けられている。
第1TiN膜42bは、層間絶縁膜40の一部を覆い、深さ方向Zに層間絶縁膜40を介してゲート電極39bに対向する。第1TiN膜42bは、めっき前処理の処理液中に生成された塩(えん)がゲート絶縁膜38bおよびゲート電極39bに侵入することを防止する機能を有する。第1Ti膜43bは、例えば第1TiN膜42b上にのみ設けられている。第2TiN膜44bは、層間絶縁膜40上から半導体基板10のおもて面上にわたって設けられ、第1Ti膜43bおよびNiSi膜41bを覆う。
第2Ti膜45bは、第2TiN膜44b上に設けられている。Al合金膜46bは、コンタクトホール40bを埋め込むように、第2Ti膜45b上に設けられている。OCパッド22上には、メイン半導体素子11のソースパッド21a上の端子ピン48aと同様に、めっき膜47bおよびはんだ層53bを介して、端子ピン48bの一方の端部が接合されている。端子ピン48bの他方の端部は、ケース(不図示)の外側に露出し、外部装置(不図示)と電気的に接続される。
OCパッド22の表面のめっき膜47b以外の部分は、メイン半導体素子11のソースパッド21aと同様に第1保護膜49bで覆われている。具体的には、OCパッド22を覆うように第1保護膜49bが設けられており、第1保護膜49bの開口部にめっき膜47bおよびはんだ層53bを介して端子ピン48bが接合されている。めっき膜47bと第1保護膜49bとの境界は、第2保護膜50bで覆われている。第1,2保護膜49b,50bは、例えばポリイミド膜である。
温度センス部13は、p型ポリシリコン層81とn型ポリシリコン層82とのpn接合で形成されたポリシリコンダイオードである。p型ポリシリコン層81およびn型ポリシリコン層82は、高機能領域3においてフィールド絶縁膜80上に設けられている。p型ポリシリコン層81およびn型ポリシリコン層82に代えて、p型拡散領域とn型拡散領域とのpn接合で形成された拡散ダイオードを温度センス部13としてもよい。この場合、例えばp型ベース領域34bの内部に選択的に形成されたn型分離領域の内部に、拡散ダイオードを構成するp型拡散領域およびn型拡散領域をそれぞれ選択的に形成すればよい。
アノードパッド23aは、アノード電極84を介してp型ポリシリコン層81に電気的に接続されている。カソードパッド23bは、カソード電極85を介してn型ポリシリコン層82に電気的に接続されている。アノードパッド23aおよびカソードパッド23bには、メイン半導体素子11のソースパッド21aと同様に、それぞれめっき膜47c,47dおよびはんだ層53c,53dを介して端子ピン48c,48dが接合されている。符号83は層間絶縁層であり、符号49c,49dは第1保護膜であり、符号50c,50dは第2保護膜である。なお、端子ピン48c,48dは、それぞれp型ポリシリコン層81およびn型ポリシリコン層82の直上である必要はなく、アノードパッド23aやカソードパッド23bを引き回して、半導体基板10のおもて面上における別の位置に設けても構わない。
高機能領域3の、電流センス部12以外の部分において、p型ベース領域34bの内部には、p++型コンタクト領域36cが選択的に設けられている。p++型コンタクト領域36cは、電流センス部12のn+型ソース領域35bに接する。p++型コンタクト領域36cは、図示省略する部分で、引き抜き電極25(図1参照)に電気的に接続されている。また、高機能領域3の、電流センス部12以外の部分において、n-型ドリフト領域32の内部には、電流センス部12の第2p+型領域62bと同様に、第2p+型領域62cが設けられている。第2p+型領域62cは、p型ベース領域34bに接する。
図示省略するが、メイン半導体素子11、および、メイン半導体素子11を保護・制御する回路部(電流センス部12、温度センス部13、過電圧保護部14および演算回路部)は、電極パッド21a,21b,22,23a,23b,24に半田接合されたピン状の配線部材(後述する端子ピン)を用いた同一構成の配線構造を有する。
次に、実施の形態にかかる半導体装置の製造方法について、図2〜8を参照して説明する。図3〜8は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。図3〜8には、活性領域1の有効領域1aのみを示す。すなわち、同一の半導体基板10に作製(製造)されるすべての素子のうち、メイン半導体素子11のみを示す。まず、図3に示すように、炭化珪素からなるn+型出発基板(半導体ウエハ)31を用意する。
+型出発基板31は、例えば窒素(N)ドープの炭化珪素単結晶基板であってもよい。n+型出発基板31のおもて面は、例えば(0001)面、いわゆるSi面であってもよい。次に、n+型出発基板31のおもて面に、n+型出発基板31よりも低濃度に窒素がドープされたn-型炭化珪素層71をエピタキシャル成長させる。耐圧1200Vクラスである場合、n-型炭化珪素層71の厚さt1は例えば10μm程度であってもよい。
次に、図4に示すように、フォトリソグラフィおよび例えばアルミニウム等のp型不純物のイオン注入により、n-型炭化珪素層71の表面層に、第1p+領域61a,61bおよびp+型領域(以下、p+型部分領域とする)91をそれぞれ選択的に形成する。このp+型部分領域91は、活性領域1の有効領域1aにおいて第2p+型領域62aの一部であり、高機能領域3において第2p+型領域62b,62cの一部である。
活性領域1の有効領域1aにおいて、第1p+領域61aとp+型部分領域91とは、n+型出発基板31のおもて面に平行な方向に交互に繰り返し配置される。高機能領域3において、第1p+領域61bとp+型部分領域91とは、n+型出発基板31のおもて面に平行な方向に交互に繰り返し配置される。第2p+型領域62cとなるp+型部分領域91は、高機能領域3の、例えば電流センス部12の形成領域以外の部分全域に形成される。
隣り合う第1p+領域61aとp+型部分領域91との間の距離d12は、例えば1.5μm程度であってもよい。隣り合う第1p+領域61bとp+型部分領域91との間の距離は、例えば1.5μm程度であってもよい。第1p+領域61a,61bおよびp+型部分領域91の深さd11および不純物濃度は、例えばそれぞれ0.5μm程度および5.0×1018/cm3程度であってもよい。
次に、フォトリソグラフィおよび例えば窒素等のn型不純物のイオン注入により、活性領域1の有効領域1aおよび高機能領域3それぞれにおいて、n-型炭化珪素層71の表面層にn型領域(以下、n型部分領域とする)92を形成する。このn型部分領域92は、活性領域1の有効領域1aにおいてn型電流拡散領域33aの一部であり、高機能領域3においてn型電流拡散領域33bの一部である。
n型部分領域92の不純物濃度は、例えば1.0×1017/cm3程度であってもよい。n-型炭化珪素層71の、n型部分領域92よりもドレイン側の部分がn-型ドリフト領域32となる。このとき、第1p+領域61a,61bおよびp+型部分領域91の深さd11に対してn型部分領域92の深さd13を種々変更することで、n型電流拡散領域33a,33bに対する第2p+型領域62a〜62cのドレイン側端部の深さが決まる。
例えば、第2p+型領域62a〜62cのドレイン側端部をn型電流拡散領域33a,33bよりもドレイン側で終端させる場合には、n型部分領域92の深さを第1p+領域61a,61bおよびp+型部分領域91よりも浅くすればよい。この場合、n型部分領域92の深さは、例えば0.4μm程度であってもよい。n型部分領域92と、第1p+領域61a,61bおよびp+型部分領域91と、の形成順序を入れ替えてもよい。
次に、図5に示すように、n-型炭化珪素層71上にさらに例えば窒素等のn型不純物をドープしたn-型炭化珪素層を例えば0.5μmの厚さt2でエピタキシャル成長させて、n-型炭化珪素層71の厚さを厚くする。n-型炭化珪素層71の不純物濃度は、厚さを増した部分(n-型炭化珪素層71の表面層)71aからn+型出発基板31との境界に至るまで深さ方向に一様に例えば3.0×1015/cm3程度であってもよい。
次に、フォトリソグラフィおよびアルミニウム等のp型不純物のイオン注入により、n-型炭化珪素層71の厚さを増した部分71aの、深さ方向にp+型部分領域91に対向する部分に、p+型部分領域91に達する深さでp+型部分領域93を選択的に形成する。p+型部分領域93の幅および不純物濃度は、例えばp+型部分領域91と略同じである。p+型部分領域91,93が深さ方向に連結されることで、第2p+型領域62a〜62cが形成される。
次に、フォトリソグラフィおよび例えば窒素などのn型不純物のイオン注入により、例えば活性領域全域にわたって、n-型炭化珪素層71の厚さを増した部分71aに、n型部分領域92に達する深さでn型部分領域94を形成する。n型部分領域94の不純物濃度は、n型部分領域92と略同じである。n型部分領域92,94が深さ方向に連結されることで、n型電流拡散領域33a,33bが形成される。p+型部分領域93とn型部分領域94との形成順序を入れ替えてもよい。
次に、図6に示すように、n-型炭化珪素層71上に、例えばアルミニウム等のp型不純物をドープしたp型炭化珪素層72をエピタキシャル成長させる。p型炭化珪素層72の厚さt3および不純物濃度は、例えば、それぞれ1.3μm程度および4.0×1017/cm3程度であってもよい。これにより、n+型出発基板31上にn-型炭化珪素層71およびp型炭化珪素層72を順に堆積した半導体基板(半導体ウエハ)10が形成される。
次に、フォトリソグラフィおよび例えばリン(P)等のn型不純物のイオン注入により、p型炭化珪素層72の表面層に、メイン半導体素子11のn+型ソース領域35aおよび電流センス部12のn+型ソース領域35bそれぞれを選択的に形成する。次に、フォトリソグラフィおよびアルミニウム等のp型不純物のイオン注入により、p型炭化珪素層72の表面層に、n+型ソース領域35a,35bそれぞれに接してp++型コンタクト領域36a,36bを選択的に形成する。
次に、フォトリソグラフィおよび例えばリン等のn型不純物のイオン注入により、p型炭化珪素層72を深さ方向Zに貫通してn-型炭化珪素層71に達するn-型領域32aを形成する。n+型ソース領域35a,35b、p++型コンタクト領域36a,36bおよびn-型領域32aの形成順序を入れ替えてもよい。p型炭化珪素層72の、n+型ソース領域35a,35b、p++型コンタクト領域36a,36bおよびn-型領域32a以外の部分がp型ベース領域34a,34bとなる。
上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。また、上述したメイン半導体素子11および電流センス部12以外の半導体基板10に配置されるすべての素子の拡散領域(例えば過電圧保護部14となる例えば拡散ダイオードや、演算回路部を構成するCMOS(Complementary MOS:相補型MOS))を、後述する活性化アニール前に形成する。半導体基板10に配置されるすべての素子のうち、導電型、不純物濃度および拡散深さの同じ領域は同時に形成すればよい。
次に、イオン注入で形成したすべての拡散領域(第1p+型領域61a,61b、第2p+型領域62a〜62c、n型電流拡散領域33a,33b、n+型ソース領域35a,35b、p++型コンタクト領域36a,36bおよびn-型領域32a)について、不純物を活性化させるための例えば1700℃程度の温度で2分間程度の熱処理(活性化アニール)を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて1回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図7に示すように、フォトリソグラフィおよびエッチングにより、活性領域1の有効領域1aにおいて、メイン半導体素子11のn+型ソース領域35aおよびp型ベース領域34aを貫通して、n型電流拡散領域33aの内部の第1p+領域61aに達するトレンチ37aを形成する。高機能領域3において、電流センス部12のn+型ソース領域35bおよびp型ベース領域34bを貫通して、n型電流拡散領域33bの内部の第1p+領域61bに達するトレンチ37bを形成する。
トレンチ37a,37bは、半導体基板10のおもて面側から見て、例えば、半導体基板10のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていてもよいし、マトリクス状のレイアウトに配置されていてもよい。トレンチ37a,37bは、半導体基板10のおもて面側から見て同じレイアウトに配置されてもよいし、異なるレイアウトに配置されてもよい。トレンチ37a,37bを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
次に、図8に示すように、半導体基板10の表面(すなわちn+型ソース領域35a,35bおよびp++型コンタクト領域36a,36bの表面)およびトレンチ37a,37bの内壁に沿ってゲート絶縁膜38a,38bとなる酸化膜を形成する。ゲート絶縁膜38a,38bは、例えば、酸素(O2)雰囲気中において1000℃程度の温度の熱処理により半導体基板10の表面およびトレンチ37a,37bの内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜38a,38bは、高温酸化(HTO:High Temperature Oxide)の化学反応による堆積膜であってもよい。
次に、トレンチ37a,37bに埋め込むように、ゲート絶縁膜38a,38b上に例えばリンドープのポリシリコン(poly−Si)層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極39a,39bとなる部分をそれぞれトレンチ37a,37bの内部に残す。このとき、半導体基板10のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
次に、ゲート絶縁膜38a,38bおよびゲート電極39a,39bを覆うように、半導体基板10のおもて面全面に例えば1μm程度の厚さで層間絶縁膜40を形成する。層間絶縁膜40は、例えば、PSG(Phospho Silicate Glass)であってもよい。次に、層間絶縁膜40およびゲート絶縁膜38a,38bをパターニングしてコンタクトホール40a,40bを形成し、n+型ソース領域35a,35bおよびp++型コンタクト領域36a,36bを露出させる。
次に、熱処理(リフロー)により層間絶縁膜40を平坦化する。次に、層間絶縁膜40を覆うように第1TiN膜42aを形成した後、フォトリソグラフィおよびエッチングにより第1TiN膜42aを部分的に除去して層間絶縁膜40の一部を覆うように残す。このとき、第1TiN膜42aの、半導体基板10のおもて面に接している部分が残らないように第1TiN膜42aを部分的に除去する。例えば層間絶縁膜40の全面を覆うように上面上のみに第1TiN膜42aを残す。
次に、例えばスパッタリングにより、コンタクトホール40a,40bの底面から層間絶縁膜40および第1TiN膜42a上にわたってNi膜を形成する。例えばスパッタリングにより、半導体基板10の裏面全面に、Ni膜を形成する。次に、熱処理により、半導体基板10中のSi原子とNi膜中のNi原子とを反応させてNi膜をシリサイド化し、ソースパッド21aおよびOCパッド22となる各NiSi膜41a,41bを形成し、ドレイン電極51となるNiSi膜を形成する。
ソースパッド21aおよびOCパッド22をNiSi膜41a,41bに代えてTiSi膜を形成する場合、電極材料であるNi膜に代えてTi膜を半導体基板10のおもて面に形成し、当該Ti膜の、コンタクトホール40a,40bの底面上の部分を半導体基板10と反応させてシリサイド化すればよい。ドレイン電極51をTiSi膜とする場合、電極材料であるNi膜に代えてTi膜を半導体基板10の裏面に形成し、当該Ni膜を半導体基板10と反応させてシリサイド化すればよい。
次に、フォトリソグラフィおよびエッチングにより、Ni膜の、NiSi膜41a,41b以外の部分を除去する。次に、例えばスパッタリングにより、半導体基板10のおもて面に沿って、第1Ti膜43a,43b、第2TiN膜44a,44bおよび第2Ti膜45a,45bを順に積層する。次に、例えばスパッタリングにより、コンタクトホール40a,40bの内部に埋め込むように、第2Ti膜45a,45b上にAl合金膜46a,46bを形成する。Al合金膜46a,46bの厚さは、例えば5μm程度であってもよい。
次に、フォトリソグラフィおよびエッチングにより、半導体基板10のおもて面上の金属膜をパターニングしてソースパッド21aおよびOCパッド22となる部分を残す。これにより、NiSi膜41a、第1TiN膜42a、第1Ti膜43a、第2TiN膜44a、第2Ti膜45aおよびAl合金膜46aからなるソースパッド21aが形成される。NiSi膜41b、第1TiN膜42b、第1Ti膜43b、第2TiN膜44b、第2Ti膜45bおよびAl合金膜46bからなるOCパッド22が形成される。
ソースパッド21aおよびOCパッド22とともに、ソースパッド21aおよびOCパッド22と同じ積層構造でゲートパッド21bおよび過電圧保護部14のOVパッド24を形成してもよい。また、ソースパッド21aおよびOCパッド22の形成前に、高機能領域3においてフィールド絶縁膜80上に、一般的な方法により温度センス部13を構成するp型ポリシリコン層81、n型ポリシリコン層82、層間絶縁層83、アノード電極84およびカソード電極85を形成する。
温度センス部13のp型ポリシリコン層81おおびn型ポリシリコン層82は、例えば、メイン半導体素子11および電流センス部12のゲート電極39a,39bと同時に形成してもよい。フィールド絶縁膜80は、メイン半導体素子11および電流センス部12の層間絶縁膜40の一部であってもよい。この場合、温度センス部13のp型ポリシリコン層81おおびn型ポリシリコン層82は、メイン半導体素子11および電流センス部12の層間絶縁膜40の形成後に形成される。
次に、アノード電極84およびカソード電極85にそれぞれ接するアノードパッド23aおよびカソードパッド23bを形成する。アノードパッド23aおよびカソードパッド23bは、ソースパッド21aおよびOCパッド22とともに形成して、ソースパッド21aおよびOCパッド22と同じ積層構造としてもよい。次に、例えばスパッタリングにより、ドレイン電極51の表面に、例えばTi膜、Ni膜および金(Au)膜を順に積層してドレインパッド52を形成する。
次に、電極パッド(ソースパッド21a、ゲートパッド21b、OCパッド22、アノードパッド23a、カソードパッド23bおよびOVパッド24)を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第1保護膜49a〜49cを形成するとともに、これら第1保護膜49a〜49cを開口する。図2では、ゲートパッド21bおよびOVパッド24と、ゲートパッド21bおよびOVパッド24の第1,2保護膜、めっき膜および端子ピンと、を図示省略する。
次に、一般的なめっき前処理により、電極パッド21a,21b,22,23a,23b,24の、第1保護膜49a〜49dの開口部に露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、電極パッド21a,21b,22,23a,23b,24の、第1保護膜49a〜49dの開口部に露出する部分にめっき膜47a〜47dを形成する。このとき、第1保護膜49a〜49dは、めっき膜47a〜47dの濡れ広がりを抑制するマスクとして機能する。めっき膜47a〜47dの厚さは、例えば5μm程度であってもよい。
次に、めっき膜47a〜47dと第1保護膜49a〜49dとの各境界を覆う第2保護膜50a〜50dを形成する。次に、めっき膜47a〜47d上に、それぞれはんだ層53a〜53dにより端子ピン48a〜48dを接合する。このとき、第2保護膜50a〜50dは、はんだ層53a〜53dの濡れ広がりを抑制するマスクとして機能する。その後、半導体ウェハをダイシング(切断)して個々のチップ状に個片化することで、図1,2に示す半導体装置が完成する。
以上、説明したように、実施の形態1によれば、高機能領域において、メイン半導体素子を保護・制御するための回路部の電極パッドを、エッジ終端領域から離して配置する。かつ、回路部の電極パッドとエッジ終端領域との間に、ソースパッドの電位に固定されたp型領域および引き抜き電極を配置する。これにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を、ソースパッドの電位に固定されたp型領域を介して引き抜き電極から引き抜くことができる。これによって、エッジ終端領域と高機能領域との境界に変位電流が集中することを抑制することができるため、エッジ終端領域の、高機能領域との境界付近で素子が破壊に至る虞がある。
(実施の形態2)
次に、実施の形態2にかかる半導体装置の構造について説明する。図9は、実施の形態2にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、高機能領域3に配置した電極パッド21b,22,23a,23b,24間にも引き抜き電極25’(ハッチング部分)を配置した点である。図9では、OVパッドを図示省略するが、OVパッドは実施の形態1と同様に高機能領域3に配置され、OVパッドと他の電極パッドとの間に引き抜き電極25’が配置される。
具体的には、高機能領域3に、例えば2つの引き抜き電極25’(25a’,25b’)がゲートコンタクトメタル領域26’を挟んで互いに離して設けられているとする。この場合、一方の引き抜き電極25a’は、例えば、実施の形態1と同様に、略矩形状の平面形状を有する高機能領域3の、エッジ終端領域2との境界である3辺3a〜3cのうちの、1つ頂点3eを共有する2辺3a,3bに沿った略L字状の平面形状に設けられている。当該引き抜き電極25a’は、ゲートパッド21bの1つの頂点を共有する2辺に対向する。
他方の引き抜き電極25b’は、高機能領域3のもう1つの頂点3fを共有する2辺3b,3cに沿って略L字状部と、当該略L字状の部分から各電極パッド22,23a,23b間に略直線状に延在する直線部と、を有する略櫛歯状の平面形状を有する。当該引き抜き電極25b’は、例えば、ゲートパッド21bとアノードパッド23aとの間、アノードパッド23aとカソードパッド23bとの間、カソードパッド23bとOCパッド22との間に配置される。
以上、説明したように、実施の形態2によれば、高機能領域の各電極パッド間に引き抜き電極を配置することで、dv/dtサージ耐量が向上し、さらに実施の形態1と同様の効果を得ることができる。
(実施の形態3)
次に、実施の形態3にかかる半導体装置の構造について説明する。図10は、実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態3にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、すべての電極パッド21a,21b,22,23a,23bが活性領域1’の有効領域1a’に配置されており、活性領域1’の、電極パッド21a,21b,22,23a,23bの直下以外の部分にメイン半導体素子11の主電流が流れる点である。実施の形態3においては、引き抜き電極は設けられていない。図10では、OVパッドを図示省略するが、OVパッドも活性領域1’の有効領域1a’に配置される。
メイン半導体素子11のp型ベース領域34a(図2参照)と、電極パッド21b,22,23a,23b直下のp型ベース領域34b(図2参照)と、は実施の形態1と同様に分離されている。各電極パッド21b,22,23a,23b間と、電極パッド21b,22,23a,23bとエッジ終端領域2との間と、には、メイン半導体素子11の単位セルが配置されている。この電極パッド21b,22,23a,23b付近に配置されたメイン半導体素子11の単位セルで、メイン半導体素子11のオフ時にエッジ終端領域2から活性領域1’へ流れ込む変位電流が引き抜かれる。
具体的には、ゲートパッド21b、OCパッド22、アノードパッド23aおよびカソードパッド23bは、略矩形状の平面形状の活性領域1’の1辺に沿って、例えば同一直線上に並列に配置されている。ゲートパッド21b、OCパッド22、アノードパッド23aおよびカソードパッド23bと、エッジ終端領域2と、の間1cは、実施の形態1と同様に、少なくともメイン半導体素子11の1つの単位セルの幅分の間隔d1’だけ離れている。
ゲートパッド21bと温度センス部13(例えばアノードパッド23a)、および、OCパッド22と温度センス部13(例えばカソードパッド23b)、との間1dは、少なくともメイン半導体素子11の1つの単位セルの幅分の間隔d2だけ離れている。電極パッド21b,22,23a,23bとエッジ終端領域2との間1cと、電極パッド21b,22と温度センス部13との間1dと、にはメイン半導体素子11の単位セルが配置されている。
以上、説明したように、実施の形態3によれば、電極パッドとエッジ終端領域との間と、電極パッド間とに、配置したメイン半導体素子の単位セルにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を引き抜くことができるため、実施の形態1,2と同様の効果を得ることができる。また、実施の形態3によれば、隣り合う電極パッド間にメイン半導体素子を配置することができるため、メイン半導体素子の電流容量を増加させることができる。
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、トレンチゲート型MOSFETに限らず、プレーナゲート型MOSFETにも適用可能である。また、上述した各実施の形態では、メイン半導体素子を保護・制御するための回路部を複数配置した場合を例に説明しているが、メイン半導体素子を保護・制御するための回路部が1つ以上配置されている場合に本発明の効果を奏する。
また、上述した実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体(例えばガリウム(Ga)など)にも適用可能である。また、本発明は、導電型(n型、p型)を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、両面冷却構造のMOS型半導体装置に有用であり、特にエッジ終端領域の幅の狭い半導体装置に適している。
1,1’ 活性領域
1a,1a’ 活性領域の有効領域
1b 活性領域の無効領域
1c 電極パッドとエッジ終端領域との間
1d 電極パッド間
2 エッジ終端領域
3 高機能領域
3a〜3f 略矩形状の平面形状の高機能領域の辺
3e,3f 略矩形状の平面形状の高機能領域の頂点
10 半導体基板
11 メイン半導体素子
12 電流センス部
13 温度センス部
14 過電圧保護部
21a ソースパッド(電極パッド)
21b ゲートパッド(電極パッド)
22 OCパッド(電極パッド)
23a アノードパッド(電極パッド)
23b カソードパッド(電極パッド)
24 OVパッド(電極パッド)
25,25’,25a,25b,25a’,25b’ 引き抜き電極
26,26’ ゲートコンタクトメタル領域
31 n+型出発基板
32 n-型ドリフト領域
32a n-型領域
33a,33b n型電流拡散領域
34a,34b p型ベース領域
35a,35b n+型ソース領域
36a〜36c p++型コンタクト領域
37a,37b トレンチ
38a,38b ゲート絶縁膜
39a,39b ゲート電極
40 層間絶縁膜
40a,40b 層間絶縁膜のコンタクトホール
41a,41b NiSi膜
42a,42b 第1TiN膜
43a,43b 第1Ti膜
44a,44b 第2TiN膜
45a,45b 第2Ti膜
46a,46b Al合金膜
47a〜47d めっき膜
48a〜48d 端子ピン
49a〜49d 第1保護膜
50a〜50d 第2保護膜
53a〜53d はんだ層
51 ドレイン電極
52 ドレインパッド
61a,61b 第1p+型領域
62a〜62c 第2p+型領域
71 n-型炭化珪素層
71a n-型炭化珪素層の厚さを増した部分
72 p型炭化珪素層
80 フィールド絶縁膜
81 p型ポリシリコン層
82 n型ポリシリコン層
83 層間絶縁層
84 アノード電極
85 カソード電極
91,93 p+型部分領域
92,94 n型部分領域
d1,d1’ 電極パッドとエッジ終端領域と間の間隔
d2 電極パッド間の間隔
d11 第1p+型領域およびp+型部分領域の深さ
d12 隣り合う第1p+型領域とp+型部分領域との間の距離
d13 n型部分領域の深さ
t1 n-型炭化珪素層の厚さ
t2 n-型炭化珪素層を増した部分の厚さ
t3 p型炭化珪素層の厚さ
w1 エッジ終端領域の幅
w11 引き抜き電極の幅
w12 ゲートコンタクトメタル領域の幅
X,Y 半導体基板のおもて面に平行な方向(第1方向)
Z 深さ方向
n-型炭化珪素層71のソース側(ソースパッド21a側)の表面層に、p型炭化珪素層72(p型ベース領域34a)に接するようにn型領域(以下、n型電流拡散領域とする)33aが設けられている。n型電流拡散領域33aは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。このn型電流拡散領域33aは、例えば、トレンチ37aの内壁に露出されるように、基板おもて面(半導体基板10のおもて面)に平行な方向に一様に設けられている。
以上、説明したように、実施の形態1によれば、高機能領域において、メイン半導体素子を保護・制御するための回路部の電極パッドを、エッジ終端領域から離して配置する。かつ、回路部の電極パッドとエッジ終端領域との間に、ソースパッドの電位に固定されたp型領域および引き抜き電極を配置する。これにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を、ソースパッドの電位に固定されたp型領域を介して引き抜き電極から引き抜くことができる。これによって、エッジ終端領域と高機能領域との境界に変位電流が集中することを抑制することができるため、エッジ終端領域の、高機能領域との境界付近で素子が破壊に至ることが抑制される

Claims (9)

  1. シリコンよりもバンドギャップの広い半導体からなる第1導電型の半導体基板に設けられた、主電流が流れる活性領域と、
    前記活性領域の周囲を囲む終端領域と、
    前記活性領域において、前記半導体基板の第1主面側の表面層に設けられた第1の第2導電型領域と、
    前記活性領域において、前記半導体基板の第1主面側の表面層に、前記第1の第2導電型領域と離して設けられた第2の第2導電型領域と、
    前記第1の第2導電型領域をベース領域とする第1絶縁ゲート型電界効果トランジスタと、
    前記第2の第2導電型領域に設けられた、前記第1絶縁ゲート型電界効果トランジスタを保護または制御するための1つ以上の回路部と、
    前記半導体基板の第1主面に設けられ、前記第1の第2導電型領域に電気的に接続された、前記第1絶縁ゲート型電界効果トランジスタのソースパッドと、
    前記半導体基板の第1主面に、前記終端領域と離して設けられた、前記回路部の1つ以上の電極パッドと、
    を備え、
    前記第2の第2導電型領域は、
    前記電極パッドと前記終端領域との間に設けられ、
    かつ前記ソースパッドの電位に固定されていることを特徴とする半導体装置。
  2. 前記半導体基板の第1主面において前記電極パッドと前記終端領域との間に、前記電極パッドと離して設けられ、前記ソースパッドの電位に固定された第1電極をさらに備え、
    前記第2の第2導電型領域は、前記第1電極を介して前記ソースパッドの電位に固定されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記電極パッドは、2つ以上設けられ、
    前記第2の第2導電型領域および前記第1電極は、隣り合う前記電極パッド間に設けられていることを特徴とする請求項2に記載の半導体装置。
  4. 前記活性領域の、前記終端領域との境界に設けられ、前記回路部および前記電極パッドが配置された高機能領域をさらに備え、
    前記第2の第2導電型領域は、前記高機能領域において、前記半導体基板の第1主面側の表面層の全域に設けられていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
  5. 前記第1絶縁ゲート型電界効果トランジスタは、
    前記第1の第2導電型領域と、
    前記半導体基板の、前記第1の第2導電型領域および前記第2の第2導電型領域以外の部分である第1導電型領域と、
    前記第1の第2導電型領域を深さ方向に貫通して前記第1導電型領域に達する第1トレンチと、
    前記第1トレンチの内部に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、
    前記第1導電型領域および前記第1の第2導電型領域に電気的に接続された前記ソースパッドと、
    前記半導体基板の第2主面に設けられた第2電極と、を有し、
    前記第2の第2導電型領域を深さ方向に貫通して前記第1導電型領域に達する第2トレンチと、
    前記第2トレンチの内部に第2ゲート絶縁膜を介して設けられた第2ゲート電極と、
    をさらに備え、
    前記第2トレンチ、前記第2ゲート絶縁膜および前記第2ゲート電極は、それぞれ前記第1トレンチ、前記第1ゲート絶縁膜および前記第1ゲート電極と同じ構成を有することを特徴とする請求項4に記載の半導体装置。
  6. 前記電極パッドは、2つ以上設けられ、
    前記第1の第2導電型領域は、隣り合う前記電極パッド間に設けられていることを特徴とする請求項1に記載の半導体装置。
  7. 前記回路部は、前記第1絶縁ゲート型電界効果トランジスタに流れる過電流を検出する第2絶縁ゲート型電界効果トランジスタであり、前記第1絶縁ゲート型電界効果トランジスタと同じ構成を有することを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
  8. 前記回路部は、前記第1絶縁ゲート型電界効果トランジスタの温度を検出するダイオードであることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
  9. 前記回路部は、過電圧から前記第1絶縁ゲート型電界効果トランジスタを保護するダイオードであることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
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