JP7210182B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP7210182B2
JP7210182B2 JP2018139889A JP2018139889A JP7210182B2 JP 7210182 B2 JP7210182 B2 JP 7210182B2 JP 2018139889 A JP2018139889 A JP 2018139889A JP 2018139889 A JP2018139889 A JP 2018139889A JP 7210182 B2 JP7210182 B2 JP 7210182B2
Authority
JP
Japan
Prior art keywords
silicon carbide
region
carbide region
trench
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018139889A
Other languages
English (en)
Other versions
JP2020017641A (ja
Inventor
俊之 大嶋
真也 京極
良介 飯島
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2018139889A priority Critical patent/JP7210182B2/ja
Priority to US16/286,644 priority patent/US10770549B2/en
Publication of JP2020017641A publication Critical patent/JP2020017641A/ja
Application granted granted Critical
Publication of JP7210182B2 publication Critical patent/JP7210182B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L2210/00—Converter types
    • B60L2210/40—DC to AC converters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
    • B66B1/00—Control systems of elevators in general
    • B66B1/24—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration
    • B66B1/28—Control systems with regulation, i.e. with retroactive action, for influencing travelling speed, acceleration, or deceleration electrical

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がオン動作をしている際に、負荷に短絡が生じると、ＭＯＳＦＥＴのドレイン－ソース間に高電圧が印加される。ドレイン－ソース間に高電圧が印加されることにより、ＭＯＳＦＥＴの破壊が生じる。ＭＯＳＦＥＴの破壊は、大電流が流れることによる発熱に起因すると考えられる。
ＭＯＳＦＥＴの破壊を回避するために、負荷の短絡からＭＯＳＦＥＴの破壊に至るまでの時間を長くすることが要求される。言い換えれば、短絡耐量を向上させることが要求される。
特開２０１７－５０５１６号公報
本発明が解決しようとする課題は、短絡耐量を向上させることが可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、第１の側面と、第２の側面と、前記第１の側面と前記第２の側面との間の第１の底面とを有する第１のトレンチと、前記第１のトレンチの中に位置する第１のゲート電極と、前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、前記第２の側面に対向する第３の側面と、第４の側面と、前記第３の側面と前記第４の側面との間の第２の底面とを有する第２のトレンチと、前記第２のトレンチの中に位置する第２のゲート電極と、前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチとの間に前記第３の炭化珪素領域を挟むｎ型の第４の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置し、前記第１の底面を覆うｐ型の第５の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置し、前記第２の底面を覆い、前記第５の炭化珪素領域との間に前記第１の炭化珪素領域を挟むｐ型の第６の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第２の炭化珪素領域との間に位置するｎ型の第７の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に位置するｎ型の第８の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記第５の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第９の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記第６の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第１０の炭化珪素領域と、を備え、前記第９の炭化珪素領域と前記第１０の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に対して斜行し、前記第９の炭化珪素領域と前記第１０の炭化珪素領域は、前記第１の方向に一つずつ交互に配置され、前記第９の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の４分の１以上であり、前記第１０の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の４分の１以上であり、前記第１のトレンチの前記第１の側面から前記第２のトレンチの前記第３の側面までの距離は６μｍ以下である。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の駆動装置の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの形状、絶縁層の厚さ等は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に垂直な第２の方向に平行な第１の面と、第１の面に平行な第２の面と、を有する炭化珪素層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸し、第１の側面と、第２の側面と、第１の側面と第２の側面との間の第１の底面とを有する第１のトレンチと、第１のトレンチの中に位置する第１のゲート電極と、第１のゲート電極と炭化珪素層との間に位置する第１のゲート絶縁層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸し、第２の側面に対向する第３の側面と、第４の側面と、第３の側面と第４の側面との間の第２の底面とを有する第２のトレンチと、第２のトレンチの中に位置する第２のゲート電極と、第２のゲート電極と炭化珪素層との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置し、第１のトレンチとの間に第３の炭化珪素領域を挟むｎ型の第４の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１のトレンチとの間に位置し、第１の底面を覆うｐ型の第５の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第２のトレンチとの間に位置し、第２の底面を覆い、第５の炭化珪素領域との間に第１の炭化珪素領域を挟むｐ型の第６の炭化珪素領域と、炭化珪素層の中に位置し、第５の炭化珪素領域と第２の炭化珪素領域との間に位置するｎ型の第７の炭化珪素領域と、炭化珪素層の中に位置し、第６の炭化珪素領域と第２の炭化珪素領域との間に位置するｎ型の第８の炭化珪素領域と、炭化珪素層の中に位置し、第５の炭化珪素領域と第２の炭化珪素領域との間に位置し、第５の炭化珪素領域及び第２の炭化珪素領域に接し、第１の方向に繰り返し配置された複数のｐ型の第９の炭化珪素領域と、炭化珪素層の中に位置し、第６の炭化珪素領域と第２の炭化珪素領域との間に位置し、第６の炭化珪素領域及び第２の炭化珪素領域に接し、第１の方向に繰り返し配置された複数のｐ型の第１０の炭化珪素領域と、を備え、第９の炭化珪素領域と第１０の炭化珪素領域とを結び、第１の面に平行な仮想的な線分は、第２の方向に対して斜行する。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２は、第１の実施形態の半導体装置の模式平面図である。図２は、図１の第１の面（図１中のＰ１）における平面図である。第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に対して垂直な方向である。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図１のＰｘに沿った断面である。図３は、第１の方向及び第２の方向に対し平行な断面である。図３は、第１の面Ｐ１に対して平行な断面である。図１は、図３のＡＡ’断面である。
図４は、第１の実施形態の半導体装置の模式断面図である。図４は、図３のＢＢ’断面である。図５は、第１の実施形態の半導体装置の模式断面図である。図５は、図３のＣＣ’断面である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、第１のトレンチ１５、第１のゲート電極１６、第１のゲート絶縁層１７、第２のトレンチ２５、第２のゲート電極２６、第２のゲート絶縁層２７、層間絶縁層２８を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域３０、ｎ－型のドリフト領域３２（第１の炭化珪素領域）、ｐ型の第１のボディ領域３４ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域３４ｂ（第１１の炭化珪素領域）、ｐ型の第３のボディ領域３４ｃ（第１５の炭化珪素領域）、ｎ＋型の第１のソース領域３６ａ（第３の炭化珪素領域）、ｎ＋型の第２のソース領域３６ｂ（第４の炭化珪素領域）、ｎ＋型の第３のソース領域３６ｃ（第１２の炭化珪素領域）、ｎ＋型の第４のソース領域３６ｄ（第１６の炭化珪素領域）、ｐ＋型の第１の電界緩和領域３８ａ（第５の炭化珪素領域）、ｐ＋型の第２の電界緩和領域３８ｂ（第６の炭化珪素領域）、ｎ型の第１の電流分散領域４０ａ（第７の炭化珪素領域）、ｎ型の第２の電流分散領域４０ｂ（第８の炭化珪素領域）、ｎ型の第３の電流分散領域４０ｃ（第１３の炭化珪素領域）、ｎ型の第４の電流分散領域４０ｄ（第１７の炭化珪素領域）、ｐ＋型の第１の接続領域４２ａ（第９の炭化珪素領域）、ｐ＋型の第２の接続領域４２ｂ（第１０の炭化珪素領域）、ｐ＋型の第３の接続領域４２ｃ（第１４の炭化珪素領域）、ｐ＋型の第４の接続領域４２ｄ（第１８の炭化珪素領域）、ｐ＋型の第１のコンタクト領域４４ａ、ｐ＋型の第２のコンタクト領域４４ｂ、ｐ＋型の第３のコンタクト領域４４ｃが設けられる。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。なお、以下、「深さ」とは、第１の面Ｐ１を基準とした第２の面Ｐ２に向かう方向の深さを意味する。
図１、図２中、第１の方向及び第２の方向は、第１の面Ｐ１及び第２の面Ｐ２に平行である。第３の方向は、第１の面Ｐ１及び第２の面Ｐ２に垂直である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１では、例えば、図中に示す第２の方向がａ軸方向である。
第１のトレンチ１５及び第２のトレンチ２５は、炭化珪素層１０の中に存在する。第１のトレンチ１５及び第２のトレンチ２５は、図２に示すように第１の方向に延伸する。第１のトレンチ１５及び第２のトレンチ２５の深さは、例えば、１μｍ以上２μｍ以下である。第１のトレンチ１５及び第２のトレンチ２５を含む複数のトレンチが、第２の方向に繰り返し配置される。トレンチの第２の方向の繰り替えしピッチは、例えば、２μｍ以上６μｍ以下である。
第１のトレンチ１５は、第１の側面１５ａと、第２の側面１５ｂと、第１の底面１５ｃを有する。第１の底面１５ｃは、第１の側面１５ａと第２の側面１５ｂの間に設けられる。
第１のゲート電極１６は、第１のトレンチ１５の中に設けられる。第１のゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１６は、第１の方向に延伸する。
第１のゲート絶縁層１７は、第１のゲート電極１６と炭化珪素層１０との間に設けられる。第１のゲート絶縁層１７は、第１のソース領域３６ａ、第３のソース領域３６ｃ、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、第１の電流分散領域４０ａ、第３の電流分散領域４０ｃ、第１の接続領域４２ａ、第３の接続領域４２ｃ、及び、第１の電界緩和領域３８ａの各領域と、第１のゲート電極１６との間に設けられる。
第２のトレンチ２５は、第３の側面２５ａと、第４の側面２５ｂと、第２の底面２５ｃを有する。第２の底面２５ｃは、第３の側面２５ａと第４の側面２５ｂの間に設けられる。
第２のゲート電極２６は、第２のトレンチ２５の中に設けられる。第２のゲート電極２６は、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極２６は、第１の方向に延伸する。
第２のゲート絶縁層２７は、第２のゲート電極１６と炭化珪素層１０との間に設けられる。第２のゲート絶縁層２７は、第２のソース領域３６ｂ、第４のソース領域３６ｄ、第１のボディ領域３４ａ、第３のボディ領域３４ｃ、第２の電流分散領域４０ｂ、第４の電流分散領域４０ｄ、第２の接続領域４２ｂ、第４の接続領域４２ｄ、及び、第２の電界緩和領域３８ｂの各領域と、第２のゲート電極２６との間に設けられる。
第１のゲート電極１６及び第２のゲート電極２６は、導電層である。第１のゲート電極１６及び第２のゲート電極２６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１７及び第２のゲート絶縁層２７は、例えば、シリコン酸化膜である。第１のゲート絶縁層１７及び第２のゲート絶縁層２７には、例えば、Ｈｉｇｈ－ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、第１のゲート絶縁層１７及び第２のゲート絶縁層２７には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ－Ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２８は、第１のゲート電極１６上及び第２のゲート電極２６上に設けられる。層間絶縁層２０は、例えば、シリコン酸化膜である。
ソース電極１２は、炭化珪素層１０の表面側に設けられる。ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、第４のソース領域３６ｄ、第１のコンタクト領域４４ａ、第２のコンタクト領域４４ｂ、及び、第３のコンタクト領域４４ｃに接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の裏面側に設けられる。ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域３０に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域３０は、炭化珪素層１０の裏面側に設けられる。ドレイン領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域３０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域３２は、ドレイン領域３０上に設けられる。ドリフト領域３２は、ドレイン領域３０と炭化珪素層１０の表面との間に設けられる。
ドリフト領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域３２のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上×１０１７ｃｍ－３以下である。ドリフト領域３２の第３の方向の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型の第１のボディ領域３４ａは、ドリフト領域３２と炭化珪素層１０の表面との間に設けられる。第１のボディ領域３４ａは、第１のトレンチ１５と第２のトレンチ２５との間に設けられる。第１のボディ領域３４ａは、第２の側面１５ｂ及び第３の側面２５ａに接する。
ｐ型の第２のボディ領域３４ｂは、ドリフト領域３２と炭化珪素層１０の表面との間に設けられる。第２のボディ領域３４ｂと第１のボディ領域３４ａとの間には、第１のトレンチ１５が挟まれる。第２のボディ領域３４ｂは、第１の側面１５ａに接する。
ｐ型の第３のボディ領域３４ｃは、ドリフト領域３２と炭化珪素層１０の表面との間に設けられる。第３のボディ領域３４ｃと第２のボディ領域３４ｂとの間には、第２のトレンチ２５が挟まれる。第３のボディ領域３４ｃは、第４の側面２５ｂに接する。
第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃはＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第１のボディ領域３４ａ及び第２のボディ領域３４ｂのゲート絶縁層１７と接する領域、及び、第２のボディ領域３４ｂ及び第３のボディ領域３４ｃのゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。第１のボディ領域３４ａ及び第２のボディ領域３４ｂの第１のゲート絶縁層１７と接する領域、及び、第２のボディ領域３４ｂ及び第３のボディ領域３４ｃの第２のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃのｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃの深さは、例えば、０．２μｍ以上１．０μｍ以下である。
ｎ＋型の第１のソース領域３６ａは、第１のボディ領域３４ａと炭化珪素層１０の表面との間に設けられる。第１のソース領域３６ａは、ソース電極１２と接する。第１のソース領域３６ａは、第１のゲート絶縁層１７に接する。第１のソース領域３６ａは、第２の側面１５ｂに接する。
ｎ＋型の第２のソース領域３６ｂは、第１のボディ領域３４ａと炭化珪素層１０の表面との間に設けられる。第２のソース領域３６ｂと第１のトレンチ１５との間に、第１のソース領域３６ａが挟まれる。第２のソース領域３６ｂは、ソース電極１２と接する。第２のソース領域３６ｂは、第２のゲート絶縁層２７に接する。第２のソース領域３６ｂは、第３の側面２５ａに接する。
ｎ＋型の第３のソース領域３６ｃは、第２のボディ領域３４ｂと炭化珪素層１０の表面との間に設けられる。第３のソース領域３６ｃと第１のソース領域３６ａとの間に、第１のトレンチ１５が挟まれる。第３のソース領域３６ｃは、ソース電極１２と接する。第３のソース領域３６ｃは、第１のゲート絶縁層１７に接する。第３のソース領域３６ｃは、第１の側面１５ａに接する。
ｎ＋型の第４のソース領域３６ｄは、第３のボディ領域３４ｃと炭化珪素層１０の表面との間に設けられる。第４のソース領域３６ｄと第２のソース領域３６ｂとの間に、第２のトレンチ２５が挟まれる。第４のソース領域３６ｄは、ソース電極１２と接する。第４のソース領域３６ｄは、第２のゲート絶縁層２７に接する。第４のソース領域３６ｄは、第４の側面２５ｂに接する。
第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、及び、第４のソース領域３６ｄのｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、及び、第４のソース領域３６ｄの深さは、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。ドリフト領域３２と第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、及び、第４のソース領域３６ｄとの距離は、例えば、０．１μｍ以上０．９μｍ以下である。
ｐ＋型の第１のコンタクト領域４４ａは、第１のボディ領域３４ａと炭化珪素層１０の表面との間に設けられる。第１のコンタクト領域４４ａは、ソース電極１２と接する。
ｐ＋型の第２のコンタクト領域４４ｂは、第２のボディ領域３４ｂと炭化珪素層１０の表面との間に設けられる。第２のコンタクト領域４４ｂは、ソース電極１２と接する。
ｐ＋型の第３のコンタクト領域４４ｃは、第３のボディ領域３４ｃと炭化珪素層１０の表面との間に設けられる。第３のコンタクト領域４４ｃは、ソース電極１２と接する。
第１のコンタクト領域４４ａ、第２のコンタクト領域４４ｂ、及び、第３のコンタクト領域４４ｃは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のコンタクト領域４４ａ、第２のコンタクト領域４４ｂ、及び、第３のコンタクト領域４４ｃのｐ型不純物濃度は、例えば、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃのｐ型不純物濃度よりも高い。
第１のコンタクト領域４４ａ、第２のコンタクト領域４４ｂ、及び、第３のコンタクト領域４４ｃは、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。また、ソース電極１２とのコンタクト部分は高濃度であることが好ましく、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型の第１の電界緩和領域３８ａは、ドリフト領域３２と第１のトレンチ１５との間に設けられる。第１の電界緩和領域３８ａは、第１のトレンチ１５の第１の底面１５ｃを覆う。第１の電界緩和領域３８ａは、第１のトレンチ１５の第１の底面１５ｃ、第１の側面１５ａの一部、及び、第２の側面１５ｂの一部に接する。
ｐ＋型の第２の電界緩和領域３８ｂは、ドリフト領域３２と第２のトレンチ２５との間に設けられる。第２の電界緩和領域３８ｂは、第２のトレンチ２５の第２の底面２５ｃを覆う。第２の電界緩和領域３８ｂは、第２のトレンチ２５の第２の底面２５ｃ、第３の側面２５ａの一部、及び、第４の側面２５ｂの一部に接する。第２の電界緩和領域３８ｂと第１の電界緩和領域３８ａの間に、ドリフト領域３２の一部が挟まれる。
第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂのｐ型不純物濃度は、例えば、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃのｐ型不純物濃度よりも高い。第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂの電位は、ソース電位に固定される。第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂは、それぞれ、第１のゲート絶縁層１７及び第２のゲート絶縁層１８に印加される電界を緩和させる機能を有する。特に、第１のトレンチ１５の底部の第１のゲート絶縁層１７、及び、第２のトレンチ２５の底部の第２のゲート絶縁層１８に印加される電界を緩和させる機能を有する。
ｎ型の第１の電流分散領域４０ａは、第１の電界緩和領域３８ａと第１のボディ領域３４ａとの間に設けられる。第１の電流分散領域４０ａの少なくとも一部は、第１のトレンチ１５の第２の側面１５ｂに接する。第１の電流分散領域４０ａは、第１のトレンチ１５と第２のトレンチ２５との間に設けられる。
ｎ型の第２の電流分散領域４０ｂは、第２の電界緩和領域３８ｂと第１のボディ領域３４ａとの間に設けられる。第２の電流分散領域４０ｂの少なくとも一部は、第２のトレンチ２５の第３の側面２５ａに接する。第２の電流分散領域４０ｂは、第１のトレンチ１５と第２のトレンチ２５との間に設けられる。第２の電流分散領域４０ｂは、第１のトレンチ１５と第２のトレンチ２５との間で、第１の電流分散領域４０ａに接する。
ｎ型の第３の電流分散領域４０ｃは、第１の電界緩和領域３８ａと第２のボディ領域３４ｂとの間に設けられる。第３の電流分散領域４０ｃの少なくとも一部は、第１のトレンチ１５の第１の側面１５ａに接する。
ｎ型の第４の電流分散領域４０ｄは、第２の電界緩和領域３８ｂと第３のボディ領域３４ｃとの間に設けられる。第４の電流分散領域４０ｄの少なくとも一部は、第２のトレンチ２５の第４の側面２５ｂに接する。
第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、及び、第４の電流分散領域４０ｄは、例えば、窒素（Ｎ）をｎ型不純物として含む。第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、及び、第４の電流分散領域４０ｄのｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度よりも高い。
第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、及び、第４の電流分散領域４０ｄのｎ型不純物濃度は、例えば、４×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、及び、第４の電流分散領域４０ｄの第３の方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。
第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、及び、第４の電流分散領域４０ｄは、ＭＯＳＦＥＴ１００のオン動作時に、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃから、ドリフト領域３２に流れる電子を分散させて、オン抵抗を低減させる機能を有する。
ｐ＋型の第１の接続領域４２ａは、第１の電界緩和領域３８ａと第１のボディ領域３４ａとの間に設けられる。第１の接続領域４２ａは、第１の電界緩和領域３８ａ及び第１のボディ領域３４ａに接する。第１の接続領域４２ａは、第１のトレンチ１５の第２の側面１５ｂと、第２のトレンチの第３の側面２５ａとの間に設けられる。第１の接続領域４２ａは、第１のトレンチ１５の第２の側面１５ｂに接する。第１の接続領域４２ａと第３の側面２５ａとの間に、第１の電流分散領域４０ａ及び第２の電流分散領域４０ｂが設けられる。
複数の第１の接続領域４２ａは、第１の方向に繰り返し配置される。複数の第１の接続領域４２ａは、例えば、一定の第１のピッチ（図３中のＱ１）で第１の方向に繰り返し配置される。例えば、第１の接続領域４２ａの第１の方向の幅は、隣り合う第１の接続領域４２ａの第１の方向の間隔よりも小さい。
第１の接続領域４２ａの第２の方向の幅（図１中のｗ１）は、例えば、第１のトレンチ１５と第２のトレンチ２５との間隔（図１中のｄ）の４分の１以上２分の１以下である。
ｐ＋型の第２の接続領域４２ｂは、第２の電界緩和領域３８ｂと第１のボディ領域３４ａとの間に設けられる。第２の接続領域４２ｂは、第２の電界緩和領域３８ｂ及び第１のボディ領域３４ａに接する。第２の接続領域４２ｂは、第１のトレンチ１５の第２の側面１５ｂと、第２のトレンチの第３の側面２５ａとの間に設けられる。第２の接続領域４２ｂは、第２のトレンチ２５の第３の側面２５ａに接する。第２の接続領域４２ｂと第２の側面１５ｂとの間に、第１の電流分散領域４０ａ及び第２の電流分散領域４０ｂが設けられる。
複数の第２の接続領域４２ｂは、第１の方向に繰り返し配置される。複数の第２の接続領域４２ｂは、例えば、一定の第２のピッチ（図３中のＱ２）で第１の方向に繰り返し配置される。例えば、第２の接続領域４２ｂの配置の第２のピッチＱ２と、第１の接続領域４２ａの配置の第１のピッチＱ１は同一である。例えば、第２の接続領域４２ｂの第１の方向の幅は、隣り合う第２の接続領域４２ｂの第１の方向の間隔よりも小さい。
第２の接続領域４２ｂの第２の方向の幅（図４中のｗ２）は、例えば、第１のトレンチ１５と第２のトレンチ２５との間隔（図４中のｄ）の４分の１以上２分の１以下である。
第１の接続領域４２ａと第２の接続領域４２ｂとを結び、第１の面Ｐ１に平行な仮想的な線分（図３中のＬ１）は、第２の方向に対して斜行する。上記仮想的な線分Ｌ１とは、例えば、第１の面Ｐ１に平行な断面における第１の接続領域４２ａの幾何学的重心（図３中のＧ１）と、第２の接続領域４２ｂの幾何学的重心（図３中のＧ２）とを結ぶ線分である。仮想的な線分Ｌ１と第２の方向とのなす角度（図３中のθ）は、例えば、１０度以上８０度以下である。
第１の接続領域４２ａと第２の接続領域４２ｂは、第１の方向に交互に配置される。例えば、第１の接続領域４２ａと第２の接続領域４２ｂは、第１の方向に配置のピッチがずれている。例えば、第１の接続領域４２ａと第２の接続領域４２ｂは、半ピッチずれて配置される。第１の接続領域４２ａと第２の接続領域４２ｂは、第１の方向の位置が互いにずれている。
ｐ＋型の第３の接続領域４２ｃは、第１の電界緩和領域３８ａと第２のボディ領域３４ｂとの間に設けられる。第３の接続領域４２ｃは、第１の電界緩和領域３８ａ及び第２のボディ領域３４ｂに接する。第３の電流分散領域４０ｃと第１のトレンチ１５の第１の側面１５ａとの間に、第３の接続領域４２ｃが設けられる。第３の接続領域４２ｃは、第１のトレンチ１５の第１の側面１５ａに接する。
複数の第３の接続領域４２ｃは、第１の方向に繰り返し配置される。複数の第３の接続領域４２ｃは、第１の接続領域４２ａと同一のピッチで第１の方向に繰り返し配置される。例えば、第３の接続領域４２ｃの第１の方向の幅は、隣り合う第３の接続領域４２ｃの第１の方向の間隔よりも小さい。
第１の接続領域４２ａと第３の接続領域４２ｃとを結び、第１の面Ｐ１に平行な仮想的な線分（図３中のＬ２）は、第２の方向に対して斜行する。上記仮想的な線分Ｌ２とは、例えば、第１の面Ｐ１に平行な断面における第１の接続領域４２ａの幾何学的重心（図３中のＧ１）と、第３の接続領域４２ｃの幾何学的重心（図３中のＧ３）とを結ぶ線分である。
ｐ＋型の第４の接続領域４２ｄは、第２の電界緩和領域３８ｂと第３のボディ領域３４ｃとの間に設けられる。第４の接続領域４２ｄは、第２の電界緩和領域３８ｂ及び第３のボディ領域３４ｃに接する。第４の電流分散領域４０ｄと第２のトレンチ２５の第４の側面２５ｂとの間に、第４の接続領域４２ｄが設けられる。第４の接続領域４２ｄは、第４の側面２５ｂに接する。
複数の第４の接続領域４２ｄは、第１の方向に繰り返し配置される。複数の第４の接続領域４２ｄは、第２の接続領域４２ｂと同一のピッチで第１の方向に繰り返し配置される。例えば、第４の接続領域４２ｄの第１の方向の幅は、隣り合う第４の接続領域４２ｄの第１の方向の間隔よりも小さい。
第２の接続領域４２ｂと第４の接続領域４２ｄとを結び、第１の面Ｐ１に平行な仮想的な線分（図３中のＬ３）は、第２の方向に対して斜行する。上記仮想的な線分Ｌ３とは、例えば、第１の面Ｐ１に平行な断面における第２の接続領域４２ｂの幾何学的重心（図３中のＧ２）と、第４の接続領域４２ｄの幾何学的重心（図３中のＧ４）とを結ぶ線分である。
第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄは、例えば、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄのｐ型不純物濃度は、例えば、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃのｐ型不純物濃度よりも高い。第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの第３の方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。
第１の接続領域４２ａは、第１の電界緩和領域３８ａと第１のボディ領域３４ａとを電気的に接続する機能を有する。第１の接続領域４２ａによって、第１の電界緩和領域３８ａはソース電位に固定される。
第２の接続領域４２ｂは、第２の電界緩和領域３８ｂと第１のボディ領域３４ａとを電気的に接続する機能を有する。第２の接続領域４２ｂによって、第２の電界緩和領域３８ｂはソース電位に固定される。
第３の接続領域４２ｃは、第１の電界緩和領域３８ａと第２のボディ領域３４ｂとを電気的に接続する機能を有する。第３の接続領域４２ｃによって、第１の電界緩和領域３８ａはソース電位に固定される。
第４の接続領域４２ｄは、第２の電界緩和領域３８ｂと第３のボディ領域３４ｃとを電気的に接続する機能を有する。第４の接続領域４２ｄによって、第２の電界緩和領域３８ｂはソース電位に固定される。
第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂがソース電位に固定されることにより、ＭＯＳＦＥＴ１００の動作が安定する。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図６、図７、図８、図９、図１０、図１１は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図６、図７、図８、図９、図１０、図１１は、図１に相当する断面を示す。
最初に、ｎ＋型のドレイン領域３０、ｎ－型の第１のエピタキシャル層１６１を有する炭化珪素層を準備する。第１のエピタキシャル層１６１の一部は、最終的に、ドリフト領域３２となる。
次に、第１のエピタキシャル層１６１に、イオン注入法により、第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂを形成する（図６）。
次に、第１のエピタキシャル層１６１の表面に、ｎ型の第２のエピタキシャル層１６２を形成する（図７）。第２のエピタキシャル層１６２は、第１のエピタキシャル層１６１の上にエピタキシャル成長法により形成される炭化珪素層である。第２のエピタキシャル層１６２の一部は、最終的に、第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、第４の電流分散領域４０ｄ、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄとなる。
次に、第２のエピタキシャル層１６２に、イオン注入法により、ｐ＋型領域２４０を形成する（図８）。例えば、マスク材５０をマスクに、第２のエピタキシャル層１６２にアルミニウムイオンを注入する。ｐ＋型領域２４０の一部は、最終的に、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄとなる。
次に、第２のエピタキシャル層１６２の表面に、ｐ型の第３のエピタキシャル層１６３を形成する（図９）。第３のエピタキシャル層１６３は、第２のエピタキシャル層１６２の上にエピタキシャル成長法により形成される炭化珪素層である。第３のエピタキシャル層１６３の一部は、最終的に、第１のボディ領域３４ａ、第２のボディ領域３４ｂ、及び、第３のボディ領域３４ｃとなる。
次に、第３のエピタキシャル層１６３に、イオン注入法により、ｎ＋型領域２３６、ｐ＋型領域２４４を形成する（図１０）。ｎ＋型領域２３６の一部は、最終的に、第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、及び、第４のソース領域３６ｄとなる。ｐ＋型領域２４４の一部は、最終的に、第１のコンタクト領域４４ａ、第２のコンタクト領域４４ｂ、及び、第３のコンタクト領域４４ｃとなる。
次に、公知のプロセス技術を用いて、第１のトレンチ１５及び第２のトレンチ２５を形成する。次に、公知の方法で第１のトレンチ１５の中に、ゲート絶縁層１７及びゲート電極１６を形成する。また、第２のトレンチ２５の中に、ゲート絶縁層２７及びゲート電極２６を形成する（図１１）。
その後、公知のプロセス技術を用いて、層間絶縁層２８、ソース電極１２、及び、ドレイン電極１４を形成する。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
炭化珪素を用いたＭＯＳＦＥＴがオン動作をしている際に、負荷に短絡が生じると、ＭＯＳＦＥＴのドレイン－ソース間に高電圧が印加される。ドレイン－ソース間に高電圧が印加されることにより、ＭＯＳＦＥＴの破壊が生じる。ＭＯＳＦＥＴの破壊は、大電流が流れることによる発熱に起因すると考えられる。
ＭＯＳＦＥＴの破壊を回避するために、負荷の短絡からＭＯＳＦＥＴの破壊に至るまでの時間を長くすることが要求される。いいかえれば、短絡耐量を向上させることが要求される。
第１の実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層の絶縁破壊を抑制するために設けられたｐ＋型の電界緩和領域をソース電位に固定するための複数のｐ＋型の接続領域が設けられる。複数のｐ＋型の接続領域の配置を特定の配置に定めることで、ＭＯＳＦＥＴ１００の局所的な発熱が抑制される。したがって、ＭＯＳＦＥＴ１００の破壊が抑制され、短絡耐量を向上させることが可能となる。以下、詳述する。
図１２、図１３、図１４、図１５、図１６は、第１の実施形態の半導体装置の作用及び効果の説明図である。
図１２は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１３は、比較例の半導体装置の模式断面図である。図１３は、図１２のＰｘに沿った断面である。図１３は、第１の方向及び第２の方向に対し平行な断面である。図１３は、第１の面Ｐ１に対して平行な断面である。図１２は、図１３のＡＡ’断面である。
図１４は、比較例の半導体装置の模式断面図である。図１４は、図１３のＢＢ’断面である。
比較例のＭＯＳＦＥＴ９００は、以下の点で、第１の実施形態のＭＯＳＦＥＴ１００と異なっている。ＭＯＳＦＥＴ９００は、第１の接続領域４２ａと第２の接続領域４２ｂとを結び、第１の面Ｐ１に平行な仮想的な線分（図１３中のＬ４）が、第２の方向に対して平行である。また、第１の接続領域４２ａと第３の接続領域４２ｃとを結び、第１の面Ｐ１に平行な仮想的な線分（図１３中のＬ５）は、第２の方向に対して平行である。また、第２の接続領域４２ｂと第４の接続領域４２ｄとを結び、第１の面Ｐ１に平行な仮想的な線分（図１３中のＬ６）は、第２の方向に対して平行である。
比較例のＭＯＳＦＥＴ９００は、第１の接続領域４２ａと第２の接続領域４２ｂについて、第１の方向に配置のピッチが揃っている。比較例のＭＯＳＦＥＴ９００は、第１の接続領域４２ａと第２の接続領域４２ｂについて、第１の方向の位置が揃っている。
図１５は、比較例のＭＯＳＦＥＴ９００のオン動作時に流れる電流分布を示す模式図である。図１５は、図１３に相当する断面である。電流分布を矢印で示している。
第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの下側、すなわち、第２の面Ｐ２側には、第１の電界緩和領域３８ａ又は第２の電界緩和領域３８ｂが存在する。このため、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側、すなわち、第１の面Ｐ１側のチャネル形成領域を流れてくる電流は、直接トレンチの側面に沿って直下のドリフト領域３２に流れることができない。したがって、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側のチャネル形成領域を流れてくる電流は、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄに隣接する第１の電流分散領域４０ａ、第２の電流分散領域４０ｂ、第３の電流分散領域４０ｃ、又は、第４の電流分散領域４０ｄに回り込んだ後、ドリフト領域３２に流れる。
図１５に示すように、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域の上側のチャネル形成領域を流れてくる電流は、領域Ｘに集中する。このため、負荷の短絡時に領域Ｘでの電流集中による局所的な発熱が大きくなる。したがって、ＭＯＳＦＥＴ９００の発熱による破壊が生じやすくなり、短絡耐量が小さくなる。
第１の面Ｐ１側のチャネル形成領域を流れてくる電流が領域Ｘに集中するのは、第１の接続領域４２ａと第２の接続領域４２ｂについて、第１の方向の位置が揃っているためである。
図１６は、第１の実施形態のＭＯＳＦＥＴ１００のオン動作時に流れる電流分布を示す模式図である。図１６は、図３に相当する断面である。電流分布を矢印で示している。
図１６に示すように、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側、すなわち、第１の面Ｐ１側のチャネル形成領域を流れてくる電流は、領域Ｘ１と領域Ｘ２とに分散される。いいかえれば、電流が集中する領域が分散される。このため、負荷の短絡時の電流集中による局所的な発熱が抑制される。したがって、ＭＯＳＦＥＴ１００の発熱による破壊が抑制され、短絡耐量が大きくなる。
第１の実施形態のＭＯＳＦＥＴ１００による短絡耐量の向上は、例えば、トレンチの配置のピッチが小さくなり電流密度が大きくなる場合に、特に顕著に表れる。この観点から、第１の接続領域４２ａの第２の方向の幅（図１中のｗ１）は、第１のトレンチ１５と第２のトレンチ２５との間隔（図１中のｄ）の４分の１以上であることが好ましく、３分の１以上であることがより好ましい。同様に、第２の接続領域４２ｂの第２の方向の幅（図４中のｗ２）は、第１のトレンチ１５と第２のトレンチ２５との間隔（図４中のｄ）の４分の１以上であることが好ましく、３分の１以上であることがより好ましい。
なお、第１の電界緩和領域３８ａ及び第２の電界緩和領域３８ｂの電位を安定化させる観点から、第１の接続領域４２ａ及びの第２の接続領域４２ｂの第２の方向の幅の縮小には限界がある。もっとも、第１の接続領域４２ａ及びの第２の接続領域４２ｂの第２の方向の幅の占める割合が大きくなると、オン抵抗が増大するため好ましくない。したがって、第１の接続領域４２ａの第２の方向の幅（図１中のｗ１）は、第１のトレンチ１５と第２のトレンチ２５との間隔（図１中のｄ）の２分の１以下であることが好ましい。同様に、第２の接続領域４２ｂの第２の方向の幅（図４中のｗ２）は、第１のトレンチ１５と第２のトレンチ２５との間隔（図４中のｄ）の２分の１以下であることが好ましい。
以上、第１の実施形態のＭＯＳＦＥＴ１００によれば、負荷の短絡時の電流集中による発熱が抑制される。よって、短絡耐量を向上させることが可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第９の炭化珪素領域と第１４の炭化珪素領域とを結び、第１の面に平行な仮想的な線分は、第２の方向に平行であり、かつ、第１０の炭化珪素領域と第１８の炭化珪素領域とを結び、第１の面に平行な仮想的な線分は、第２の方向に平行である点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１７は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１８は、第２の実施形態の半導体装置の模式断面図である。図１８は、図１７のＰｘに沿った断面である。図１８は、第１の方向及び第２の方向に対し平行な断面である。図１８は、第１の面Ｐ１に対して平行な断面である。図１７は、図１８のＡＡ’断面である。
図１９は、第２の実施形態の半導体装置の模式断面図である。図１９は、図１８のＢＢ’断面である。図２０は、第２の実施形態の半導体装置の模式断面図である。図２０は、図１８のＣＣ’断面である。
ＭＯＳＦＥＴ２００において、ｐ＋型の第１の接続領域４２ａ（第９の炭化珪素領域）とｐ＋型の第２の接続領域４２ｂ（第１０の炭化珪素領域）とを結び、第１の面Ｐ１に平行な仮想的な線分（図１８中のＬ１１）は、第２の方向に対して斜行する。上記仮想的な線分Ｌ１１とは、例えば、第１の面Ｐ１に平行な断面における第１の接続領域４２ａの幾何学的重心（図１８中のＧ１）と、第２の接続領域４２ｂの幾何学的重心（図１８中のＧ２）とを結ぶ線分である。
ＭＯＳＦＥＴ２００において、ｐ＋型の第１の接続領域４２ａ（第９の炭化珪素領域）とｐ＋型の第３の接続領域４２ｃ（第１４の炭化珪素領域）とを結び、第１の面Ｐ１に平行な仮想的な線分（図１８中のＬ１２）は、第２の方向に対して平行である。また、ｐ＋型の第２の接続領域４２ｂ（第１０の炭化珪素領域）とｐ＋型の第４の接続領域４２ｄ（第１８の炭化珪素領域）とを結び、第１の面Ｐ１に平行な仮想的な線分（図１８中のＬ１３）は、第２の方向に対して平行である。
図２１は、第２の実施形態の半導体装置の作用及び効果の説明図である。図２１は、第２の実施形態のＭＯＳＦＥＴ２００のオン動作時に流れる電流分布を示す模式図である。図２１は、図１８に相当する断面である。電流分布を矢印で示している。
図２１に示すように、第１の実施形態と同様、第１の接続領域４２ａ、第２の接続領域４２ｂ、第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側、すなわち、第１の面Ｐ１側のチャネル形成領域を流れてくる電流は、領域Ｘ１と領域Ｘ２とに分散される。このため、負荷の短絡時の電流集中による局所的な発熱が抑制される。したがって、ＭＯＳＦＥＴ２００の発熱による破壊が抑制され、短絡耐量が大きくなる。
以上、第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様、負荷の短絡時の電流集中による発熱が抑制される。よって、短絡耐量を向上させることが可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第７の炭化珪素領域と第８の炭化珪素領域との間に、第１の炭化珪素領域が挟まれる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２２は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２３は、第３の実施形態の半導体装置の模式断面図である。図２３は、図２２のＰｘに沿った断面である。図２３は、第１の方向及び第２の方向に対し平行な断面である。図２３は、第１の面Ｐ１に対して平行な断面である。図２２は、図２３のＡＡ’断面である。
ＭＯＳＦＥＴ３００は、ｎ型の第１の電流分散領域４０ａ（第７の炭化珪素領域）とｎ型の第２の電流分散領域４０ｂ（第８の炭化珪素領域）との間に、ｎ－型のドリフト領域３２（第１の炭化珪素領域）を挟む。
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態と同様、負荷の短絡時の電流集中による発熱が抑制される。よって、短絡耐量を向上させることが可能なＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第９の炭化珪素領域と第２の側面との間に第７の炭化珪素領域が挟まれ、第１０の炭化珪素領域と第３の側面との間に第８の炭化珪素領域が挟まれる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２４は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２５は、第４の実施形態の半導体装置の模式断面図である。図２５は、図２４のＰｘに沿った断面である。図２５は、第１の方向及び第２の方向に対し平行な断面である。図２５は、第１の面Ｐ１に対して平行な断面である。図２４は、図２５のＡＡ’断面である。
図２６は、第４の実施形態の半導体装置の模式断面図である。図２６は、図２５のＢＢ’断面である。図２７は、第４の実施形態の半導体装置の模式断面図である。図２７は、図２５のＣＣ’断面である。
ＭＯＳＦＥＴ４００において、ｐ＋型の第１の接続領域４２ａ（第９の炭化珪素領域）と第１のトレンチ１５の第２の側面１５ｂとの間にｎ型の第１の電流分散領域４０ａ（第７の炭化珪素領域）が挟まれる。また、ｐ＋型の第２の接続領域４２ｂ（第１０の炭化珪素領域）と第２のトレンチ２５の第３の側面２５ａとの間にｎ型の第２の電流分散領域４０ｂ（第８の炭化珪素領域）が挟まれる。また、ｐ＋型の第３の接続領域４２ｃ（第１４の炭化珪素領域）と第１のトレンチ１５の第１の側面１５ａとの間にｎ型の第３の電流分散領域４０ｃ（第１３の炭化珪素領域）が挟まれる。また、ｐ＋型の第４の接続領域４２ｄ（第１８の炭化珪素領域）と第２のトレンチ２５の第４の側面２５ｂとの間にｎ型の第４の電流分散領域４０ｄ（第１７の炭化珪素領域）が挟まれる。
第１の接続領域４２ａは、第１のトレンチ１５の第２の側面１５ｂと離間している。第２の接続領域４２ｂは、第２のトレンチ２５の第３の側面２５ａと離間している。第３の接続領域４２ｃは、第１のトレンチ１５の第１の側面１５ａと離間している。第４の接続領域４２ｄは、第２のトレンチ２５の第４の側面２５ｂと離間している。
ＭＯＳＦＥＴ４００では、上記構成により、例えば、第１の接続領域４２ａが設けられた部分においても、第１の電流分散領域４０ａが第１のトレンチ１５の第２の側面１５ｂに接する。また、第２の接続領域４２ｂが設けられた部分においても、第２の電流分散領域４０ｂが第２のトレンチ２５の第３の側面２５ａに接する。
このため、第１の接続領域４２ａ、及び、第２の接続領域４２ｂの上側、すなわち、第１の面Ｐ１側のチャネル形成領域を流れてくる電流は、直接トレンチの側面に沿って、直下の第１の電流分散領域４０ａ又は第２の電流分散領域４０ｂに流れ込む。そして、その後、ドリフト領域３２に流れる。したがって、第１の実施形態のＭＯＳＦＥＴ１００と比較して、電流経路が低抵抗になる。よって、第１の実施形態のＭＯＳＦＥＴ１００と比較して、オン抵抗が低減する。
第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側のチャネル形成領域を流れてくる電流についても同様の作用が生じる。
以上、第４の実施形態のＭＯＳＦＥＴ４００によれば、第１の実施形態と同様、負荷の短絡時の電流集中による発熱が抑制される。よって、短絡耐量を向上させることが可能なＭＯＳＦＥＴが実現できる。また、第１の実施形態よりもオン抵抗が低減する。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の方向及び第２の方向に平行な第１の面と、第１の面に平行な第２の面と、を有する炭化珪素層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸し、第１の側面と、第２の側面と、第１の側面と第２の側面との間の第１の底面とを有する第１のトレンチと、第１のトレンチの中に位置する第１のゲート電極と、第１のゲート電極と炭化珪素層との間に位置する第１のゲート絶縁層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸し、第２の側面に対向する第３の側面と、第４の側面と、第３の側面と第４の側面との間の第２の底面とを有する第２のトレンチと、第２のトレンチの中に位置する第２のゲート電極と、第２のゲート電極と炭化珪素層との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置し、第１のトレンチとの間に第３の炭化珪素領域を挟むｎ型の第４の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１のトレンチとの間に位置し、第１の底面を覆うｐ型の第５の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第２のトレンチとの間に位置し、第２の底面を覆い、第５の炭化珪素領域との間に第１の炭化珪素領域を挟むｐ型の第６の炭化珪素領域と、炭化珪素層の中に位置し、第５の炭化珪素領域と第２の炭化珪素領域との間に位置するｎ型の第７の炭化珪素領域と、炭化珪素層の中に位置し、第６の炭化珪素領域と第２の炭化珪素領域との間に位置するｎ型の第８の炭化珪素領域と、炭化珪素層の中に位置し、第５の炭化珪素領域と第２の炭化珪素領域との間に位置し、第５の炭化珪素領域及び第２の炭化珪素領域に接し、第２の側面と第３の側面との間に位置し、第１の方向に繰り返し配置された複数のｐ型の第９の炭化珪素領域と、炭化珪素層の中に位置し、第６の炭化珪素領域と第２の炭化珪素領域との間に位置し、第６の炭化珪素領域及び第２の炭化珪素領域に接し、第１の方向に繰り返し配置された複数のｐ型の第１０の炭化珪素領域と、を備え、第９の炭化珪素領域と第２の側面との間に第７の炭化珪素領域が挟まれ、第１０の炭化珪素領域と第３の側面との間に第８の炭化珪素領域が挟まれる。
第５の実施形態の半導体装置は、第９の炭化珪素領域と第１０の炭化珪素領域とを結び、第１の面に平行な仮想的な線分が、第２の方向に平行である点で、第４の実施形態と異なる。また、第９の炭化珪素領域と第２の側面との間に第７の炭化珪素領域が挟まれ、第１０の炭化珪素領域と第３の側面との間に第８の炭化珪素領域が挟まれる点で、比較例の半導体装置と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。
図２８は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２９は、第５の実施形態の半導体装置の模式断面図である。図２９は、図２８のＰｘに沿った断面である。図２９は、第１の方向及び第２の方向に対し平行な断面である。図２９は、第１の面Ｐ１に対して平行な断面である。図２８は、図２９のＡＡ’断面である。
図３０は、第５の実施形態の半導体装置の模式断面図である。図３０は、図２９のＢＢ’断面である。
ＭＯＳＦＥＴ５００において、第１の接続領域４２ａと第２の接続領域４２ｂとを結び、第１の面Ｐ１に平行な仮想的な線分（図２９中のＬ１４）が、第２の方向に対して平行である。また、第１の接続領域４２ａと第３の接続領域４２ｃとを結び、第１の面Ｐ１に平行な仮想的な線分（図２９中のＬ１５）は、第２の方向に対して平行である。また、第２の接続領域４２ｂと第４の接続領域４２ｄとを結び、第１の面Ｐ１に平行な仮想的な線分（図２９中のＬ１６）は、第２の方向に対して平行である。
ＭＯＳＦＥＴ５００において、ｐ＋型の第１の接続領域４２ａ（第９の炭化珪素領域）と第１のトレンチ１５の第２の側面１５ｂとの間にｎ型の第１の電流分散領域４０ａ（第７の炭化珪素領域）が挟まれる。また、ｐ＋型の第２の接続領域４２ｂ（第１０の炭化珪素領域）と第２のトレンチ２５の第３の側面２５ａとの間にｎ型の第２の電流分散領域４０ｂ（第８の炭化珪素領域）が挟まれる。また、ｐ＋型の第３の接続領域４２ｃ（第１４の炭化珪素領域）と第１のトレンチ１５の第１の側面１５ａとの間にｎ型の第３の電流分散領域４０ｃ（第１３の炭化珪素領域）が挟まれる。また、ｐ＋型の第４の接続領域４２ｄ（第１８の炭化珪素領域）と第２のトレンチ２５の第４の側面２５ｂとの間にｎ型の第４の電流分散領域４０ｄ（第１７の炭化珪素領域）が挟まれる。
第１の接続領域４２ａは、第１のトレンチ１５の第２の側面１５ｂと離間している。第２の接続領域４２ｂは、第２のトレンチ２５の第３の側面２５ａと離間している。第３の接続領域４２ｃは、第１のトレンチ１５の第１の側面１５ａと離間している。第４の接続領域４２ｄは、第２のトレンチ２５の第４の側面２５ｂと離間している。
ＭＯＳＦＥＴ５００では、上記構成により、例えば、第１の接続領域４２ａが設けられた部分においても、第１の電流分散領域４０ａが第１のトレンチ１５の第２の側面１５ｂに接する。また、第２の接続領域４２ｂが設けられた部分においても、第２の電流分散領域４０ｂが第２のトレンチ２５の第３の側面２５ａに接する。
このため、第１の接続領域４２ａ、及び、第２の接続領域４２ｂの上側、すなわち、第１の面Ｐ１側のチャネル形成領域を流れてくる電流は、直接トレンチの側面に沿って、直下の第１の電流分散領域４０ａ又は第２の電流分散領域４０ｂに流れ込む。そして、その後、ドリフト領域３２に流れる。したがって、第１の実施形態のＭＯＳＦＥＴ１００及び比較例のＭＯＳＦＥＴ９００と比較して、電流経路が低抵抗になる。よって、第１の実施形態のＭＯＳＦＥＴ１００及び比較例のＭＯＳＦＥＴ９００と比較して、オン抵抗が低減する。
第３の接続領域４２ｃ、及び、第４の接続領域４２ｄの上側のチャネル形成領域を流れてくる電流についても同様の作用が生じる。
以上、第５の実施形態のＭＯＳＦＥＴ５００によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第６の実施形態）
第６の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図３１は、第６の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図３２は、第７の実施形態の車両の模式図である。第７の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図３３は、第８の実施形態の車両の模式図である。第８の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第９の実施形態）
第９の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図３４は、第９の実施形態の昇降機（エレベータ）の模式図である。第９の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第５の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１ないし第５の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、本発明をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に適用することも可能である。ＭＯＳＦＥＴのドレイン領域３０に相当する領域を、ｎ型からｐ型に置き換えることで、ＩＧＢＴが実現できる。
第１ないし第５の実施形態のドリフト領域３２に、いわゆるスーパージャンクション構造を形成し、オン抵抗を更に低減させることも可能である。
また、第６ないし第９の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態乃至第５の実施形態の半導体装置を適用することも可能である。
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極
１４ ドレイン電極
１５ 第１のトレンチ
１５ａ 第１の側面
１５ｂ 第２の側面
１５ｃ 第１の底面
１６ 第１のゲート電極
１７ 第１のゲート絶縁層
２５ 第２のトレンチ
２５ａ 第３の側面
２５ｂ 第４の側面
２５ｃ 第２の底面
２６ 第２のゲート電極
２７ 第２のゲート絶縁層
１６ ゲート電極
１８ ゲート絶縁層
２８ 層間絶縁層
３０ ドレイン領域
３２ ドリフト領域（第１の炭化珪素領域）
３４ａ 第１のボディ領域（第２の炭化珪素領域）
３４ｂ 第２のボディ領域（第１１の炭化珪素領域）
３４ｃ 第３のボディ領域（第１５の炭化珪素領域）
３６ａ 第１のソース領域（第３の炭化珪素領域）
３６ｂ 第２のソース領域（第４の炭化珪素領域）
３６ｃ 第３のソース領域（第１２の炭化珪素領域）
３６ｄ 第４のソース領域（第１６の炭化珪素領域）
３８ａ 第１の電界緩和領域（第５の炭化珪素領域）
３８ｂ 第２の電界緩和領域（第６の炭化珪素領域）
４０ａ 第１の電流分散領域（第７の炭化珪素領域）
４０ｂ 第２の電流分散領域（第８の炭化珪素領域）
４０ｃ 第３の電流分散領域（第１３の炭化珪素領域）
４０ｄ 第４の電流分散領域（第１７の炭化珪素領域）
４２ａ 第１の接続領域（第９の炭化珪素領域）
４２ｂ 第２の接続領域（第１０の炭化珪素領域）
４２ｃ 第３の接続領域（第１４の炭化珪素領域）
４２ｄ 第４の接続領域（第１８の炭化珪素領域）
４４ａ 第１のコンタクト領域
４４ｂ 第２のコンタクト領域
４４ｃ 第３のコンタクト領域
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｌ１ 線分
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｑ１ 第１のピッチ
Ｑ２ 第２のピッチ

Claims (18)

  1. 第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、
    前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、第１の側面と、第２の側面と、前記第１の側面と前記第２の側面との間の第１の底面とを有する第１のトレンチと、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、前記第２の側面に対向する第３の側面と、第４の側面と、前記第３の側面と前記第４の側面との間の第２の底面とを有する第２のトレンチと、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチとの間に前記第３の炭化珪素領域を挟むｎ型の第４の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置し、前記第１の底面を覆うｐ型の第５の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置し、前記第２の底面を覆い、前記第５の炭化珪素領域との間に前記第１の炭化珪素領域を挟むｐ型の第６の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第２の炭化珪素領域との間に位置するｎ型の第７の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に位置するｎ型の第８の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記第５の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第９の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記第６の炭化珪素領域及び前記第２の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第１０の炭化珪素領域と、
    を備え、
    前記第９の炭化珪素領域と前記第１０の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に対して斜行し、
    前記第９の炭化珪素領域と前記第１０の炭化珪素領域は、前記第１の方向に一つずつ交互に配置され、
    前記第９の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の４分の１以上であり、前記第１０の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の４分の１以上であり、
    前記第１のトレンチの前記第１の側面から前記第２のトレンチの前記第３の側面までの距離は６μｍ以下である半導体装置。
  2. 前記第９の炭化珪素領域と前記第２の側面との間に前記第７の炭化珪素領域が挟まれ、前記第１０の炭化珪素領域と前記第３の側面との間に前記第８の炭化珪素領域が挟まれる請求項１記載の半導体装置。
  3. 前記第９の炭化珪素領域は前記第２の側面に接し、前記第１０の炭化珪素領域は前記第３の側面に接する請求項１記載の半導体装置。
  4. 前記第９の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の３分の１以上であり、前記第１０の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチと前記第２のトレンチとの間隔の３分の１以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第７の炭化珪素領域と前記第８の炭化珪素領域は、前記第１のトレンチと前記第２のトレンチとの間で接する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第７の炭化珪素領域のｎ型不純物濃度、及び、前記第８の炭化珪素領域のｎ型不純物濃度は、前記第１の炭化珪素領域のｎ型不純物濃度よりも高い請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第９の炭化珪素領域の配置の前記第１の方向の第１のピッチは一定であり、前記第１０の炭化珪素領域の配置の前記第１の方向の第２のピッチは一定であり、前記第１のピッチと前記第２のピッチは同一である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第９の炭化珪素領域のｐ型不純物濃度、及び、前記第１０の炭化珪素領域のｐ型不純物濃度は、前記第２の炭化珪素領域のｐ型不純物濃度よりも高い請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記第１のトレンチを挟むｐ型の第１１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１１の炭化珪素領域と前記第１の面との間に位置するｎ型の第１２の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第１１の炭化珪素領域との間に位置するｎ型の第１３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第５の炭化珪素領域と前記第１１の炭化珪素領域との間に位置し、前記第５の炭化珪素領域及び前記第１１の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第１４の炭化珪素領域と、を更に備える請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第９の炭化珪素領域と前記第１４の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に対して斜行する請求項９記載の半導体装置。
  11. 前記第９の炭化珪素領域と前記第１４の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に平行な請求項９記載の半導体装置。
  12. 前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記第２のトレンチを挟むｐ型の第１５の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１５の炭化珪素領域と前記第１の面との間に位置するｎ型の第１６の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第１５の炭化珪素領域との間に位置するｎ型の第１７の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第６の炭化珪素領域と前記第１５の炭化珪素領域との間に位置し、前記第６の炭化珪素領域及び前記第１５の炭化珪素領域に接し、前記第１の方向に繰り返し配置された複数のｐ型の第１８の炭化珪素領域と、を更に備える請求項９ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１０の炭化珪素領域と前記第１８の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に対して斜行する請求項１２記載の半導体装置。
  14. 前記第１０の炭化珪素領域と前記第１８の炭化珪素領域とを結び、前記第１の面に平行な仮想的な線分は、前記第２の方向に平行な請求項１２記載の半導体装置。
  15. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備えるインバータ回路。
  16. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備える駆動装置。
  17. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備える車両。
  18. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備える昇降機。
JP2018139889A 2018-07-26 2018-07-26 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Active JP7210182B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018139889A JP7210182B2 (ja) 2018-07-26 2018-07-26 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US16/286,644 US10770549B2 (en) 2018-07-26 2019-02-27 Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018139889A JP7210182B2 (ja) 2018-07-26 2018-07-26 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2020017641A JP2020017641A (ja) 2020-01-30
JP7210182B2 true JP7210182B2 (ja) 2023-01-23

Family

ID=69178658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018139889A Active JP7210182B2 (ja) 2018-07-26 2018-07-26 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US10770549B2 (ja)
JP (1) JP7210182B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022137788A1 (ja) 2020-12-24 2022-06-30 富士電機株式会社 絶縁ゲート型半導体装置
EP4145534A4 (en) * 2020-12-24 2024-03-13 Fuji Electric Co., Ltd. INSULATED GATE SEMICONDUCTOR DEVICE
CN113066866B (zh) * 2021-03-15 2022-07-26 无锡新洁能股份有限公司 碳化硅mosfet器件及其工艺方法
JP2022144216A (ja) * 2021-03-18 2022-10-03 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169385A (ja) 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2013012590A (ja) 2011-06-29 2013-01-17 Denso Corp 炭化珪素半導体装置
JP2015226060A (ja) 2014-05-23 2015-12-14 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 半導体装置
JP2017050516A (ja) 2015-09-04 2017-03-09 株式会社豊田中央研究所 炭化珪素半導体装置
JP2017112161A (ja) 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置
JP2017135424A (ja) 2013-02-05 2017-08-03 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
WO2017187670A1 (ja) 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058682B2 (en) * 2007-01-09 2011-11-15 Maxpower Semiconductor Inc. Semiconductor device
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP2013168540A (ja) * 2012-02-16 2013-08-29 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6256075B2 (ja) 2014-02-13 2018-01-10 住友電気工業株式会社 炭化珪素半導体装置
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102015117469A1 (de) * 2015-10-14 2017-04-20 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung mit grabengate durch verwenden einer screenoxidschicht
JP6848317B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2019069580A1 (ja) * 2017-10-05 2019-04-11 富士電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169385A (ja) 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2013012590A (ja) 2011-06-29 2013-01-17 Denso Corp 炭化珪素半導体装置
JP2017135424A (ja) 2013-02-05 2017-08-03 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
JP2015226060A (ja) 2014-05-23 2015-12-14 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 半導体装置
JP2017050516A (ja) 2015-09-04 2017-03-09 株式会社豊田中央研究所 炭化珪素半導体装置
JP2017112161A (ja) 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置
WO2017187670A1 (ja) 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置

Also Published As

Publication number Publication date
JP2020017641A (ja) 2020-01-30
US10770549B2 (en) 2020-09-08
US20200035791A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
US10177251B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7210182B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10763354B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP7263178B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7458257B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11276751B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US10374044B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20220013638A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11121249B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20230317844A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11201210B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230307536A1 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20230299193A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230080779A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
US11764276B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20240097020A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230299192A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
JP6992021B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2023142243A (ja) 半導体装置
JP2024043248A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220301

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220301

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220311

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220315

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20220527

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20220531

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220830

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220920

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20220927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221101

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20221115

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20221213

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20221213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230111

R151 Written notification of patent or utility model registration

Ref document number: 7210182

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151